JP2002064971A

JP2002064971A - 混成集積回路装置

Info

Publication number: JP2002064971A
Application number: JP2000247708A
Authority: JP
Inventors: Mitsuaki Otani; 充昭大谷; Takeshi Nakayama; 健中山; Takanari Nakajima; 隆也中島; Yasuo Hosaka; 康夫保坂
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2000-08-17
Filing date: 2000-08-17
Publication date: 2002-02-28

Abstract

(57)【要約】【課題】スイッチング素子の電力損失及びインダクタ
による電力損失を低減すると共に動作可能時間の増大を
図れる混成集積回路装置を提供する。【解決手段】スイッチング速度が速いＦＥＴ３１１と
オン抵抗の低いＦＥＴ３１２を２つ以上用いて、これら
のＦＥＴ３２１１，３１２の能動端子（ドレイン、ソー
ス）を並列接続し、これらのＦＥＴ３１１，３１２を併
用して導電路の導通状態と非導通状態を切り替える。ス
イッチング制御回路３１３は、非導通状態から導通状態
への切り替え時には、最初にスイッチング速度の速いＦ
ＥＴ３１１をオンさせ、このＦＥＴ３１１が飽和するタ
イミングで２つ目のＦＥＴ３１２をオンさせる。同様に
導通状態から非導通状態への切り替え時には、ＦＥＴ３
１２をオフさせた後に、ＦＥＴ３１１の飽和電圧付近で
ＦＥＴ３１１をオフさせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、混成集積回路装置
に関し、特に直列接続されたスイッチング半導体素子と
インダクタを有する混成集積回路装置のスイッチング効
率の向上を図った混成集積回路装置に関するものであ
る。

【０００２】

【従来の技術】従来、ノート型のパーソナルコンピュー
タや携帯電話、その他の携帯用電子機器等では、電池の
電圧を降圧型スイッチング電源回路からなるＤＣ／ＤＣ
コンバータによって規定電圧に降圧して電子回路に供給
して駆動している。

【０００３】この種のＤＣ／ＤＣコンバータは、一般に
ハイブリッドモジュールと称されている混成集積回路装
置として市場に流通し電子機器の製造の簡略化が図られ
ている。この一例としてＤＣ／ＤＣコンバータを混成集
積回路装置２０とした例を図２及び図３に示す。図２は
混成集積回路装置２０を示す外観斜視図、図３はその回
路図である。図に示すように、基板２０ａの上面に積層
インダクタ２２や半導体ＩＣ２９等の電子部品が実装さ
れ、基板２０の周縁部には複数の接続端子２１が形成さ
れ、一般の電子部品と同様に親回路基板に実装してＤＣ
／ＤＣコンバータとして動作するようになっている。

【０００４】また、電子回路は、入力端子２１ａから入
力された電池からの入力電圧Ｖinをインダクタ２２を介
して出力端子２１ｂに出力する電界効果トランジスタ
（ＦＥＴ）からなる第１のスイッチング半導体素子（以
下スイッチング素子と称する）２３と、出力端子２１ｂ
と接地間に接続された平滑コンデンサ２４と、インダク
タ２２と平滑コンデンサ２４の直列回路に対して並列に
且つインダクタ２２の電流を維持する極性に接続された
転流ダイオード２５と、転流ダイオード２５と並列に且
つ転流ダイオード２５と同じ通電極性に接続されたＦＥ
Ｔからなる第２のスイッチング素子２６と、入力端子２
１ａと接地間に接続された平滑コンデンサ２７と、スイ
ッチング制御回路２８とから構成されている。ここで、
コンデンサ２４，２７は親回路基板に実装するように構
成され、混成集積回路装置２０には含まれていない。

【０００５】また、スイッチング制御回路２８は、出力
端子２１ｂからの出力電圧Ｖoutを監視し、この出力電
圧Ｖoutが一定値となるように、第１及び第２のスイッ
チング素子２３，２６をオン・オフする。このとき、第
１のスイッチング素子２３がオンのとき第２のスイッチ
ング素子２６がオフとなるように制御する。

【０００６】スイッチング素子２３，２６と転流ダイオ
ード２５、スイッチング制御回路２８の主要部分は半導
体ＩＣ２９として形成されている。

【０００７】前述の構成よりなる混成集積回路装置２０
は次のようにして入力した直流電圧を異なる値の直流電
圧に変換して出力する。即ち、第１のスイッチング素子
２３がオンのときは、入力端子２１ａに入力された電圧
Ｖinがインダクタ２２及び平滑コンデンサ２４によって
平滑され出力端子２１ｂに出力される。また、第１のス
イッチング素子２３がオフのときは第２のスイッチング
素子２６がオンとされ、インダクタ２２の電流は転流ダ
イオード２５及び第２のスイッチング素子２６によって
維持され、一定の電圧が出力端子２１ｂに出力される。

【０００８】このとき、スイッチング制御回路２８で
は、出力端子電圧Ｖoutの変化に応じて第１及び第２の
スイッチング素子２３，２６のオン・オフを制御するパ
ルス信号のパルス幅を変化させ、出力端子電圧Ｖoutが
一定となるように帰還制御を行う。

【０００９】さらに、スイッチング制御回路２８は、第
１及び第２のスイッチング素子２３，２６が同時にオン
するクロスカレントを防止するため、図４に示すよう
に、第１或いは第２のスイッチング２３，２６がオンか
らオフ状態に移行した後、所定のデッドタイムｔ_DETを
設定し、このデッドタイムｔ_DET経過後に、第２或いは
第１のスイッチング素子２６，２３をオン状態としてい
る。

【００１０】これにより、出力端子２１ｂに接続された
負荷（図示せず）への供給電流が大きい重負荷のときに
も、第１のスイッチング素子２３がオフのとき、インダ
クタ２２に蓄えられたエネルギーは、第２のスイッチン
グ素子２６を介して放出されるので、転流ダイオード２
５による順方向電圧損失を生ずることが無く、効率の良
い同期整流を行うことができる。

【００１１】さらに、上記のＤＣ／ＤＣコンバータで
は、出力電圧付近まで電池からの入力電圧が低下した際
に、スイッチング素子２３をオン状態にすると共にスイ
ッチング素子２６をオフ状態に設定し、スイッチング動
作を停止した導通状態を維持することにより出力電圧を
規定の電圧に維持して、電池による動作時間の拡大を図
っている。

【００１２】前述した図３に示す混成集積回路装置２０
は降圧同期整流型のＤＣ／ＤＣコンバータであるが、ス
イッチング素子２６を除去した降圧チョッパ型のＤＣ／
ＤＣコンバータ（図５参照）も周知である。

【００１３】この降圧チョッパ型ＤＣ／ＤＣコンバータ
によれば、スイッチング素子２３がオン状態のときは、
入力端子２１ａに入力された電圧Ｖinがインダクタ２２
及び平滑コンデンサ２４によって平滑され出力端子２１
ｂに出力される。

【００１４】また、スイッチング素子２３がオフ状態の
ときはインダクタ２２の電流は転流ダイオード２５によ
って維持され、一定の電圧が出力端子２１ｂに出力され
る。このとき、スイッチング制御回路２８では、出力端
子電圧Ｖoutの変化に応じてスイッチング素子２３のオ
ン・オフを制御するパルス信号のパルス幅を変化させ、
出力端子電圧Ｖoutが一定となるように帰還制御を行
う。

【００１５】

【発明が解決しようとする課題】しかしながら、一般的
にトランジスタや電界効果トランジスタ等のスイッチン
グ半導体素子にはオフ状態とオン状態との切り替えにあ
る程度の時間がかかる。この時間を一般的にスイッチン
グ時間と称しているが、このスイッチング時間が長い
（スイッチング速度が遅い）場合には、スイッチングロ
スが大きくなる。例えば上記スイッチング素子２３がオ
フ状態とオン状態の切り替わり時には、図６に示すよう
にスイッチング時間ｔ１、ｔ2の間において、スイッチ
ング素子２３のドレイン・ソース間電圧Ｖdsとドレイン
電流Ｉdとの積が電力損失となる。

【００１６】さらに、スイッチング素子２３が完全にオ
ン状態になった後も、素子自体のオン抵抗によってドレ
イン・ソース間電圧Ｖdsは飽和電圧Ｖsat以下には下が
らないので、これにより素子内で電力損失を生じてい
る。

【００１７】トランジスタや電界効果トランジスタ等の
スイッチング半導体素子においては、一般的に、スイッ
チング速度（オフ状態とオン状態との切り替え速度）と
オン抵抗（飽和電圧）とがトレードオフの関係にあるの
で、一つの素子でスイッチング速度の高速化とオン抵抗
の低減を両立させることはできない。このため、通常は
スイッチング速度とオン抵抗（飽和電圧）のバランスの
とれたスイッチング半導体素子を用いて回路を構成して
いる。

【００１８】また、スイッチング素子２３を導通状態に
維持しても、入力端子２１ａと出力端子２１ｂとの間に
はスイッチング素子２３とインダクタ２２が直列接続さ
れているので、これらの電気抵抗によって電圧降下が生
じ、出力電圧Ｖout を規定値に維持できなかった。

【００１９】即ち、図７に示すように電池からの入力電
圧Ｖinが電子機器の駆動時間経過と共に徐々に低下し、
入力電圧Ｖinが電圧Ｖa1に達した後は出力電圧Ｖout も
徐々に低下する。ここで、Ｖa1＝Ｖset＋Ｖdrpであり、
Ｖsetは設定出力電圧、Ｖdrpはスイッチング素子２３と
インダクタ２２の直列抵抗による電圧降下である。

【００２０】このため、入力電圧Ｖinが電圧Ｖa1に達し
た後に電子回路の駆動電圧許容範囲の下限値Ｖminに達
したときに電子回路の駆動が停止する。従って、電池に
よる電子回路の駆動時間増大はこれが限界であった。

【００２１】これらのことから電池駆動の携行型電子回
路装置、特に携帯電話やノート型パーソナルコンピュー
タでは電池の消耗低減に限界が生じ、電池による駆動時
間増大を図ることは限界に達していた。また、携帯電話
においては受信電波の状態に応じてＤＣ／ＤＣコンバー
タからの供給電力を瞬時に切り替える必要があるが、前
述したようにスイッチング半導体素子のスイッチング速
度とオン抵抗とがトレードオフの関係にあるので、高速
化を図ると電池による駆動時間が低下するという問題が
あった。

【００２２】本発明の目的は上記の問題点に鑑み、スイ
ッチング素子の電力損失及びインダクタによる電力損失
を低減すると共に動作可能時間の増大を図れる混成集積
回路装置を提供することである。

【００２３】

【課題を解決するための手段】本発明は上記の目的を達
成するために、第１の工夫として、スイッチング半導体
素子の素子面積に基づくスイッチング速度（スイッチン
グ時間）とオン抵抗（飽和電圧）との関係を電力損失を
低減させるために利用した。ここで、前記オン抵抗に
は、例えばＦＥＴのオン抵抗、トランジスタの飽和電圧
に基づく等価的なオン抵抗などがある。

【００２４】一般的に、トランジスタや電界効果トラン
ジスタ等のスイッチング半導体素子においては、スイッ
チング速度の速さとオン抵抗（飽和電圧）の大きさとは
反比例関係にある。これは、スイッチング半導体素子の
チップ面積が大きいとオン抵抗（飽和電圧）が低くな
り、また、スイッチング半導体素子のチップ面積が大き
いと該面積に基づく静電容量が大きくなり入出力信号波
形に鈍りが生じてスイッチング速度が遅くなるという関
係がある。

【００２５】上記スイッチング速度の速さとオン抵抗
（飽和電圧）の大きさとの関係を利用して、２つ以上の
スイッチング半導体素子の能動端子を並列接続し、これ
らのスイッチング半導体素子を併用して能動端子間の導
通状態と非導通状態を切り替えるようにした。

【００２６】このように２つ以上のスイッチング半導体
素子の能動端子を並列接続して併用する場合、例えば、
スイッチング半導体素子として電界効果トランジスタを
用いたときは各素子のドレインを接続すると共に各素子
のソースを接続して用い、またスイッチング半導体素子
としてトランジスタを用いたときは各素子のコレクタを
接続すると共に各素子のエミッタを接続して用いる。

【００２７】ここで、オン状態に設定するスイッチング
半導体素子の数及びオン・オフ状態の切り替えタイミン
グを制御することにより、スイッチング半導体素子のチ
ップ面積に基づくオン抵抗（飽和電圧）及び静電容量を
調整することができる。例えば、オフ状態からオン状態
への切り替え当初に１つのスイッチング半導体素子のみ
をオン状態に設定することにより、該スイッチング半導
体素子単体の静電容量に基づくスイッチング速度でオフ
状態からオン状態へ切り替えることができる。同様にオ
ン状態からオフ状態への切り替えを行う時に１つのスイ
ッチング半導体素子のみがオン状態に設定されていれ
ば、該スイッチング半導体素子のみの静電容量に基づく
スイッチング速度でオン状態からオフ状態へ切り替える
ことができる。また、導通状態において２つ以上のスイ
ッチング半導体素子をオン状態に設定すれば、これらの
素子が並列接続されて全体としてのオン抵抗（飽和電
圧）が低下する。これにより、前記導電路に直列接続さ
れるオン抵抗（飽和電圧）は、前記スイッチング半導体
素子を単体で用いたときに比べて低下する。従って、前
記スイッチング半導体素子のオン状態におけるオン抵抗
（飽和電圧）による電力損失も低減できる。

【００２８】また、オン抵抗（飽和電圧）の低いスイッ
チング半導体素子を併用することにより、導通状態時に
おいて該スイッチング半導体素子をオン状態に設定する
と、前記端子間飽和電圧の低いスイッチング半導体素子
よりもさらに低い端子間飽和電圧となる。

【００２９】また、導通状態時において前記通電容量の
大きいスイッチング半導体素子をオン状態に設定する
と、該スイッチング半導体素子を含む２つ以上の素子に
電流が流れるので、通電容量が増大する。

【００３０】また、並列接続された２つ以上のスイッチ
ング半導体素子の中の１つのスイッチング半導体素子を
オン状態に設定することにより、該スイッチング半導体
素子のスイッチング時間で前記導電路を導通状態にする
ことができる。この後、他のスイッチング半導体素子を
オン状態に設定することにより、前記スイッチング半導
体素子を単体で用いたときに比べて前記導電路に直列接
続されるオン抵抗（飽和電圧）を低下することができ
る。

【００３１】また、並列接続された２つ以上のスイッチ
ング半導体素子の能動端子間を非導通状態から導通状態
にする時には、１つのスイッチング半導体素子をオン状
態に設定した後、２つ目以降のスイッチング半導体素子
のオフ状態からオン状態への切り替え設定を、この直前
にオン状態に設定したスイッチング半導体素子の端子間
電圧が該スイッチング半導体素子をオン状態に設定した
時点の端子間電圧の所定割合まで低下したときに行え
ば、最初にオン状態に設定したスイッチング半導体素子
のスイッチング速度によって導電路には急速に電流が流
れ該スイッチング半導体素子の端子間電圧は低下する。
この後、２つ目以降のスイッチング半導体素子のオフ状
態からオン状態への切り替え設定を、この直前にオン状
態に設定したスイッチング半導体素子の端子間電圧が該
スイッチング半導体素子をオン状態に設定した時点の端
子間電圧の所定割合まで低下したときに行うことによ
り、これらのスイッチング半導体素子の飽和電圧が低下
する。

【００３２】また、並列接続された２つ以上のスイッチ
ング半導体素子の能動端子間を導通状態から非導通状態
にする時には、他のスイッチング半導体素子よりもオン
状態からオフ状態へのスイッチング速度が速いスイッチ
ング半導体素子を最後にオフ状態に設定することによ
り、該スイッチング半導体素子の速いスイッチング速度
で導電路は非導通状態にされる。

【００３３】また、並列接続された２つ以上のスイッチ
ング半導体素子の能動端子間を導通状態から非導通状態
にする時には、１つを除いた他の全てのスイッチング半
導体素子をオフ状態に設定した後に最後の１つのスイッ
チング半導体素子をオフ状態に設定することにより、前
記導電路に直列接続されているスイッチング半導体素子
を、残る１つのスイッチング半導体素子のみにする。こ
れにより、残る１つのスイッチング半導体素子のチップ
面積による静電容量は最小値に設定されるので、前記導
電路を非導通状態にするときの制御信号は鈍ることが無
く、該スイッチング半導体素子のスイッチング速度で導
電路は非導通状態にされる。

【００３４】また、並列接続された２つ以上のスイッチ
ング半導体素子の能動端子間を導通状態から非導通状態
から導通状態に切り替えるときに最初にオン状態に設定
するスイッチング半導体素子として異なる素子を順番に
用いることにより、特定のスイッチング半導体素子にの
みストレスがかかることを防止できる。即ち、前記最初
のオン状態に設定するスイッチング半導体素子には他の
素子に比べてスイッチングのときの電力損失が大きくな
るので大きなストレスがかかる。しかし、前記最初にオ
ン状態に設定するスイッチング半導体素子として異なる
素子を順番に用いることにより、前記ストレスを各スイ
ッチング半導体素子に分散させることができる。

【００３５】また、並列接続された２つ以上のスイッチ
ング半導体素子の能動端子間を非導通状から導通状態に
する時に、他のスイッチング半導体素子よりもオフ状態
からオン状態へのスイッチング速度が速いスイッチング
半導体素子から順にオン状態に設定することにより、オ
フ状態からオン状態への移行が最小時間で行われる。

【００３６】また、並列接続された２つ以上のスイッチ
ング半導体素子の能動端子間を非導通状態から導通状態
に設定するときは、導通状態になるまでに要する時間は
スイッチング速度の速いスイッチング半導体素子に依存
するので、全てのスイッチング半導体素子を同時にオン
状態に設定すれば、スイッチング速度の向上及び飽和電
圧の低下が図れる。

【００３７】また、並列接続された２つ以上のスイッチ
ング半導体素子のしきい値レベルをそれぞれ異なる値に
設定することにより、同一の電圧形波によって各スイッ
チング半導体素子のオン・オフ制御が可能となる。これ
により、２つ以上のタイミングの異なる制御信号を生成
する必要が無くなる。前記電圧波形としては、例えば、
台形波、三角波、階段形状波、サイン波など、波形の立
ち上がり及び立ち下がりが所定値以上の時間を要し且つ
連続的或いは段階的にレベル変化する波形であればよ
い。

【００３８】また、前記スイッチング半導体素子として
電界効果トランジスタを用い、電界効果トランジスタの
しきい値電圧レベルを異なる値に設定することにより、
同一の電圧波形によって各電界効果トランジスタのオン
・オフ制御が可能となる。これにより、２つ以上のタイ
ミングの異なる制御電圧を生成する必要が無くなる。

【００３９】また、第２の工夫として、直列接続された
スイッチング半導体素子とインダクタに対して並列に電
流制御素子を接続し、入力側に印加される電圧が低下し
たときに電流制御素子を介して通電するようにした。

【００４０】即ち、直列接続されたスイッチング半導体
素子とインダクタとが存在し、前記スイッチング半導体
素子だけがオンオフ状態を交互に繰り返してスイッチン
グ動作されるときは、前記スイッチング半導体素子のス
イッチング動作によって入力側から前記スイッチング半
導体素子及びインダクタを介して出力側に電流が供給さ
れる。また、前記スイッチング半導体素子の駆動に並行
して前記電流制御素子が駆動されるときは、前記電流制
御素子を介して前記制御信号に基づく量の電流が前記入
力端子から出力端子に供給される。このとき、前記スイ
ッチング半導体素子の等価抵抗とインダクタの抵抗成分
の直列抵抗と前記電流制御素子の抵抗成分が並列接続さ
れた状態になるので、出力端子への供給電流は前記電流
制御素子を動作させないときに比べて増加させることが
できる。また、前記入力端子へ電池を接続している場
合、前記スイッチング半導体素子のみの駆動を行ってい
て出力電圧が低下した場合、前記電流制御素子を動作さ
せて該電流制御素子を介して電流を流すことにより、前
記スイッチング素子の等価抵抗とインダクタの抵抗成分
の直列抵抗と前記電流制御素子の抵抗成分が並列接続さ
れた状態になるので、前記出力側への出力電圧値を前記
一定に維持できる時間が延長される。

【００４１】また、前記スイッチング半導体素子のみの
駆動を行っていて出力電圧値が低下し、前記スイッチン
グ半導体素子がオンデューティー１００％を維持するよ
うになったら、即ち前記スイッチング半導体素子を制御
するパルスのデューティー比が１００％になったら前記
電流制御素子を動作させて該電流制御素子を介して電流
を流すことにより、前記スイッチング半導体素子のオン
抵抗とインダクタの抵抗成分の直列抵抗と前記電流制御
素子の抵抗成分が並列接続された状態にすることが効率
向上の点から好ましい。また、前記出力端子への出力電
圧値を前記一定に維持できる時間が延長され前記電子回
路の駆動時間が増大する。すなわち、負荷となる電子装
置の使用可能時間を長くすることが可能となる。

【００４２】また、前記スイッチング半導体素子のスイ
ッチング動作に並行して前記電流制御素子を動作させる
ことにより前記スイッチング半導体素子のオン抵抗とイ
ンダクタの抵抗成分の直列抵抗と前記電流制御素子の抵
抗成分が並列接続された状態になるので前記出力側への
電流供給量を増やすことができると共に前記電流制御素
子を３端子レギュレータのようにシリーズ動作させるこ
とによって前記スイッチング半導体素子のみを動作させ
るときに比べて出力電圧の最大値を高めることができ
る。

【００４３】また、前記スイッチング半導体素子から出
力される信号或いは前記スイッチング素子へ入力される
制御信号に基づいて前記スイッチング動作を制御するパ
ルスのデューティー比が１００％になったことを判断す
ることができる。

【００４４】

【発明の実施の形態】以下、図面に基づいて本発明の一
実施形態を説明する。

【００４５】図１は、本発明の第１の実施形態における
混成集積回路装置として構成したＤＣ／ＤＣコンバータ
を示す回路図、図８はその外観斜視図である。図におい
て、１２はインダクタ、１３，１４はコンデンサ、１
５，１６は抵抗器、３０Ａは集積回路（以下、ＩＣと称
する）で、これらによってＤＣ／ＤＣコンバータ回路が
構成されている。これらの構成のうちコンデンサ１３，
１４を除いた部分は混成集積回路装置１０Ａとして、図
８に示すようにセラミック基板１７に実装されている。
セラミック基板１７の表面には６つの外部端子１１ａ〜
１１ｆと抵抗器１５，１６及びＩＣ３０Ａが実装され、
セラミック基板１７の裏面にはインダクタ１２が実装さ
れている。インダクタ１２は、セラミック基板１７に実
装可能な直方体形状を有する積層インダクタから成る。
コンデンサ１３，１４は積層インダクタ１２の半分程度
の大きさを有するので、混成集積回路装置１０Ａを親回
路基板に実装する際に親回路基板上に実装されて接続さ
れる。尚、コンデンサ１３，１４をＩＣ３０Ａ等と共に
基板上に実装した混成集積回路装置を構成しても良い。

【００４６】また、外部端子１１ａ〜１１ｆのそれぞれ
は、抵抗器１５，１６とＩＣ３０Ａの実装高さよりも大
きな高さを有し、ＩＣ３０Ａを親回路基板の部品実装面
に対向させて外部端子１１ａ〜１１ｆを親回路基板に接
続できるようになっている。このような構成にしたの
で、親回路基板への実装面積を削減でき電子機器の小型
化を図ることができる。

【００４７】電池からの電圧Ｖinが印加される外部端子
１１ａはコンデンサ１３を介して接地されると共にＩＣ
３０Ａの端子３０ａに接続されている。また、負荷に接
続される外部端子１１ｂはコンデンサ１４を介して接地
されると共にインダクタ１２を介してＩＣ３０Ａの端子
３０ｂに接続され、負荷に対して電圧Ｖoutを出力す
る。また、外部端子１１ｂは直列接続された抵抗器１
５，１６によって接地されている。これらの抵抗器１
５，１６によって出力電圧Ｖoutは分圧され、帰還電圧
Ｖfdが生成される。この帰還電圧はＩＣ３０Ａの端子３
０ｃに印加され、ＩＣ３０Ａが出力電圧Ｖoutを帰還電
圧Ｖfdとして入力できるようになっている。

【００４８】ＩＣ３０Ａは、２つのスイッチング回路３
１Ａ，３１Ｂと転流ダイオード３２、スイッチング制御
回路３３から構成されている。スイッチング回路３１
Ａ，３１Ｂは同じ構成をなし、それぞれＰチャネルの電
界効果トランジスタ（以下、ＦＥＴと称する）３１１，
３１２と切替制御回路３１３から構成されている。

【００４９】ＦＥＴ３１１は、ＦＥＴ３１２に比べてオ
ン・オフ状態の切り替え時間、即ちスイッチング時間が
短いものであり、ＦＥＴ３１２は、ＦＥＴ３１１に比べ
てオン抵抗が低いものである。これらのＦＥＴ３１１，
３１２の能動端子すなわちドレインとソースは配列に接
続され、これら２つのＦＥＴ３１１，３１２で１つの導
電路の開閉を行う。

【００５０】スイッチング回路３１ＡのＦＥＴ３１１，
３１２のソースは端子３０ａを介して入力用の外部端子
１１ａに接続され、ドレインは端子３０ｂ及びインダク
タ１２を介して出力用の外部端子１１ｂに接続されてい
る。また、スイッチング回路３１ＡのＦＥＴ３１１，３
１２のゲートはスイッチング回路３１Ａの制御回路３１
３に接続されている。

【００５１】スイッチング回路３１ＢのＦＥＴ３１１，
３１２のソースは接地され、ドレインは端子３０ｂに接
続されている。さらに、スイッチング回路３１ＢのＦＥ
Ｔ３１１，３１２のゲートはスイッチング回路３１Ｂの
制御回路３１３に接続されている。

【００５２】転流ダイオード３２のカソードは端子３０
ｂに接続され、アノードは接地されている。

【００５３】また、スイッチング回路３１Ａ，３１Ｂの
それぞれの制御回路３１３は、スイッチング制御回路３
３から入力されるオン・オフ制御信号ＣＳ０に基づい
て、ＦＥＴ３１１，３１２のそれぞれのオン・オフ状態
を切り替える素子制御信号ＣＳ１，ＣＳ２を生成して、
ＦＥＴ３１１，３１２のゲートに出力する。

【００５４】スイッチング制御回路３３は、例えば図９
に示すように、誤差増幅器３３１、三角波発生回路３３
２、コンパレータ３３３、ＮＰＮ型のトランジスタ３３
４、ＰＮＰ型のトランジスタ３３５から構成されてい
る。

【００５５】誤差増幅器３３１には、出力電圧Ｖoutが
抵抗器１５，１６によって分圧された帰還電圧Ｖfdが印
加される。抵抗器１５，１６は直列接続され、その一端
は接地されると共に他端には帰還電圧Ｖfdが印加され、
出力電圧Ｖoutを分圧した電圧Ｖfdを誤差増幅器３３１
に入力する。

【００５６】誤差増幅器３３１は電圧Ｖfdを入力して、
この電圧Ｖfdがリファレンス電圧Ｖrefとほぼ同じにな
るようにこれらの差の電圧に対応した誤差電圧を出力す
る。

【００５７】コンパレータ３３３は、三角波発生回路３
３２から出力される三角波電圧と上記誤差電圧とを比較
して、三角波電圧より誤差電圧が大きいときはハイレベ
ルの信号を出力し、誤差電圧より三角波電圧が大きいと
きはローレベルの電圧を出力する。この出力電圧はトラ
ンジスタ３３４，３３５のベースに入力され、トランジ
スタ３３４，３３５はスイッチング動作を行い、このス
イッチング動作に伴ってスイッチング回路３１Ａ，３１
ＢのＦＥＴ３１１，３１２もスイッチング動作を行う。

【００５８】これにより、スイッチング回路３１ＡのＦ
ＥＴ３１１，３１２の能動端子（ドレイン・ソース）間
が導通状態のときにスイッチング回路３１ＢのＦＥＴ３
１１，３１２の能動端子（ドレイン・ソース）間が非導
通状態になり、スイッチング回路３１ＢのＦＥＴ３１
１，３１２の能動端子（ドレイン・ソース）間が導通状
態のときにスイッチング回路３１ＡのＦＥＴ３１１，３
１２の能動端子（ドレイン・ソース）間が非導通状態に
なる。この動作が繰り返され、これらのスイッチング動
作に基づく連続したほぼ一定レベルの直流電圧が出力さ
れる。

【００５９】さらに、各スイッチング回路３１Ａ，３１
Ｂの動作を詳細に説明する。

【００６０】ここでは、スイッチング回路３１Ａに関し
て説明するが、スイッチング回路３１Ｂについても同様
の動作を行う。

【００６１】制御回路３１３において生成される素子制
御信号ＣＳ１，ＣＳ２のそれぞれは、例えば図１０に示
すような信号であることが好ましい。

【００６２】即ち、オン・オフ制御信号ＣＳ０がオフ状
態のハイレベル（期間Ｐ１）からオン状態を指示するロ
ーレベル（期間Ｐ２〜Ｐ４）に変わると同時に一方のＦ
ＥＴ３１１に対する素子制御信号ＣＳ１もハイレベルか
らローレベルに変わり、スイッチング速度が速いＦＥＴ
３１１をオン状態に設定する。

【００６３】これにより、端子３０ａと端子３０ｂ間の
電位差（ＦＥＴ３１１のドレイン・ソース間電圧Ｖds）
はＦＥＴ３１１のスイッチング時間に応じて急速に低下
し、端子３０ａ，３０ｂ間には電流（ＦＥＴ３１１のド
レイン電流）Ｉdが急速に流れ出す（期間Ｐ２）。

【００６４】この後、端子３０ａ，３０ｂ間の電位差が
ＦＥＴ３１１のオン抵抗に基づく飽和電圧に至る付近に
おいて、他方のＦＥＴ３１２に対する素子制御信号ＣＳ
２をハイレベルからローレベルに切り替えて、他方のＦ
ＥＴ３１２をオン状態に設定する。これにより、端子３
０ａ，３０ｂ間に流れる電流はＦＥＴ３１１，３１２の
双方を流れ、一方のＦＥＴ３１１のオン抵抗に対して他
方のＦＥＴ３１２のオン抵抗が並列接続され、端子３０
ａ，３０ｂ間の電位差、即ち並列接続された２つのＦＥ
Ｔ３１１，３１２のドレイン・ソース間電圧Ｖdsは、他
方のＦＥＴ３１２のスイッチング速度に応じて低下し
（期間Ｐ３）、これら２つのＦＥＴ３１１，３１２の合
成オン抵抗に基づく飽和電圧Ｖsat'に落ち着く（期間Ｐ
４）。

【００６５】従って、導電路を導通状態にする際のター
ンオン時間ｔon（ＦＥＴ３１１のスイッチング時間）は
短くなり、このターンオン時間ｔonにおける電力損失も
低減される。

【００６６】一方、オン・オフ制御信号ＣＳ０がオン状
態のローレベル（期間Ｐ２〜Ｐ４）からオフ状態を指示
するハイレベル（期間Ｐ５，Ｐ６，Ｐ１）に変わると同
時に他方のＦＥＴ３１２に対する素子制御信号ＣＳ２を
ローレベルからハイレベルに変えて、他方のＦＥＴ３１
２をオフ状態に設定する。

【００６７】これにより、端子３０ａと端子３０ｂ間の
電位差（ＦＥＴ３１１，３１２のドレイン・ソース間電
圧Ｖds）はＦＥＴ３１２のスイッチング時間に応じて上
昇する（期間Ｐ５）。

【００６８】この後、端子３０ａ，３０ｂ間の電位差が
一方のＦＥＴ３１１のオン抵抗に基づく飽和電圧に至っ
たら、このＦＥＴ３１１に対する素子制御信号ＣＳ１を
ローレベルからハイレベルに切り替えて、ＦＥＴ３１１
をオフ状態に設定する。

【００６９】これにより、端子３０ａ，３０ｂ間に流れ
る電流はＦＥＴ３１１のスイッチング時間に応じて急速
に低下し、端子３０ａ，３０ｂ間の電位差は急速に上昇
し（期間Ｐ６）、端子３０ａ，３０ｂ間が電気的に非導
通状態にされる（期間Ｐ１）。

【００７０】また、導電路の導通状態時（期間Ｐ３〜Ｐ
５）においては、飽和電圧Ｖsat'を低くできるので、Ｆ
ＥＴ３１１，３１２のオン抵抗による電力損失も従来よ
り低減される。

【００７１】従って、導電路を非導通状態にする際のタ
ーンオフ時間ｔoff（ＦＥＴ１１のスイッチング時間）
は短くなり、このターンオフ時間ｔoffにおける電力損
失も低減される。

【００７２】前述したように本実施形態の混成集積回路
装置１０Ａによれば、スイッチングにかかるターンオン
時間ｔon及びターンオフ時間ｔoffを短くできるため高
周波数での駆動が容易に行えると共に電力損失を低減す
ることができる。

【００７３】尚、上記他方のＦＥＴ３１２に代えてオン
抵抗の低いＦＥＴをさらに併用すれば導電路の導通状態
時における合成オン抵抗をさらに低下させることがで
き、導通状態時における電力損失をさらに低減すること
ができる。

【００７４】また、使用するＦＥＴ３１１，３１２の特
性を適宜選択することにより、スイッチング時間のみを
変更することも可能であり、また入出力端子３０ａ，３
０ｂ間の飽和電圧のみを変更することも可能である。

【００７５】また、他方のＦＥＴ３１２に代えて複数の
ＦＥＴの能動端子（ドレイン、ソース）を並列接続して
用いても、導電路の導通状態時における合成オン抵抗及
び電力損失をさらに低下させることができることは言う
までもない。

【００７６】また、２つのＦＥＴ３１１，３１２を交互
に最初にオンするＦＥＴにすれば、オフ状態からオン状
態に切り替わる際にＦＥＴにかかるストレスを各ＦＥＴ
３１１，３１２に分散することができる。３つ以上のＦ
ＥＴの能動端子を並列接続して用いるときは、最初にオ
ンするＦＥＴを順番に代えることにより、ＦＥＴにかか
るストレスを分散することができる。

【００７７】また、本実施形態では、スイッチング速度
及びオン抵抗の異なるＦＥＴ３１１，３１２を用いた
が、これらがほぼ同じＦＥＴを用いても良い。

【００７８】さらに、非導通状態から導通状態に設定す
るときは、導通状態になるまでに要する時間はスイッチ
ング速度の速いＦＥＴ３１１に依存するので、２つのＦ
ＥＴ３１１，３１２を同時にオン状態に設定しても同様
の効果が得られる。

【００７９】また、本実施形態ではスイッチング半導体
素子としてＦＥＴを用いたが、これに限定されることは
なく、トランジスタ或いはこれ以外の半導体素子を用い
ても同様の作用効果を得ることができる。

【００８０】次に、第１実施形態におけるスイッチング
回路３１Ａ，３１Ｂの切替制御回路の詳細例を説明す
る。

【００８１】図１１は、第１実施例の切替制御回路を示
す構成図である。図において、３１３Ａは切替制御回路
で、差動増幅器４１、コンパレータ４２、基準電圧発生
源４３、ゲート駆動回路４４，４５から構成されてい
る。

【００８２】差動増幅器４１の２つの入力端子は並列接
続されたＦＥＴ３１１，３１２のドレインとソースに接
続され、ドレイン・ソース間の電位差Ｖ１に対応した電
圧を出力する。コンパレータ４２の非反転入力端子には
差動増幅器４１の出力電圧が入力され、反転入力端子に
は基準電圧発生源４３から出力される基準電圧Ｖthが印
加されている。

【００８３】ここでは、基準電圧Ｖthは、ＦＥＴ３１１
のオン抵抗に基づく飽和電圧に設定されている。これに
より、コンパレータ４２の出力信号ＤＳ１は、ドレイン
・ソース間の電位差Ｖ１が基準電圧Ｖth以上のときにハ
イレベルとなり、電位差Ｖ１が基準電圧Ｖthより低いと
きにローレベルとなる。

【００８４】コンパレータ４２の出力信号ＤＳ１及びオ
ン・オフ制御信号ＣＳ０はゲート駆動回路４４，４５の
それぞれに入力され、これらの信号に基づいて、ゲート
回路４４では素子制御信号ＣＳ１が生成され、ゲート駆
動回路４５では素子制御信号ＣＳ２が生成される。

【００８５】前述の構成によれば、ＦＥＴ３１１がオン
状態に設定された後、ドレイン・ソース間の電位差Ｖ１
がＦＥＴ３１１のオン抵抗に基づく飽和電圧に至ったと
きに他方のＦＥＴ３１２をオン状態に設定することがで
きる。さらに、他方のＦＥＴ３１２をオフ状態に設定し
た後にドレイン・ソース間の電位差Ｖ１がＦＥＴ３１１
のオン抵抗に基づく飽和電圧に至ったときに、ＦＥＴ３
１１をオフ状態に設定することができる。

【００８６】図１２は、第２実施例の切替制御回路を示
す構成図である。図において、前述した第１実施例と同
一構成部分は同一符号をもって表しその説明を省略す
る。また、第２実施例態と第１実施例との相違点は、ゲ
ート駆動回路４４，４５に代えて２入力の論理和回路
（以下、ＯＲ回路と称する）４６を設けたことである。

【００８７】即ち、ＯＲ回路４６の一方の入力端子はコ
ンパレータ４２の出力端子に接続され、他方の入力端子
には制御信号ＣＳ０が入力されると共にＦＥＴ３１１の
ゲートに接続されている。また、ＯＲ回路４６の出力端
子はＦＥＴ３１２のゲートに接続されている。

【００８８】これにより、図１３のタイミングチャート
に示すように、一方のＦＥＴ３１１に対する素子制御信
号ＣＳ１はオン・オフ制御信号ＣＳ０と同一であり、他
方のＦＥＴ３１２に対する素子制御信号ＣＳ２はハイレ
ベルからローレベルへの立ち下がりが信号ＤＳ１と同じ
タイミングになり、ローレベルからハイレベルへの立ち
上がりが信号ＣＳ０と同じになる。

【００８９】従って、並列接続されたＦＥＴ３１１，３
１２のドレイン・ソース間を非導通状態から導通状態に
切り替えるときのターンオン時間ｔonの短縮化を図るこ
とができると共に、ターンオン時間内の電力損失と、導
通状態時のオン抵抗による電力損失を低減できる。しか
し、２つのＦＥＴ３１１，３１２を同時にオフ状態にす
るため、ターンオフ時間ｔoffは期間Ｐ５と期間Ｐ６の
和となり、ターンオフ時間の短縮化とこのときの電力損
失はあまり改善されない。

【００９０】このターンオフ時間の短縮化とこのときの
電力損失を改善した切替制御回路が、図１４に示す第３
実施例の切替制御回路３１３Ｃである。

【００９１】図１４において、前述した第２実施例と同
一構成部分は同一符号をもって表しその説明を省略す
る。切替制御回路３１３Ｃは、第２実施例の切替制御回
路３１３Ｂに対して２入力の論理積回路（以下、ＡＮＤ
回路と称する）４７を設けたものである。このＡＮＤ回
路４７の一方の入力端子にはオン・オフ信号ＣＳ０が入
力され、他方の入力端子にはコンパレータ４２の出力信
号ＤＳ１が入力されている。このＡＮＤ回路４７の出力
信号はＦＥＴ３１２の素子制御信号ＣＳ２としてＦＥＴ
３１２のゲートに入力されている。

【００９２】上記構成により、図１５のタイミングチャ
ートに示す素子制御信号ＣＳ１，ＣＳ２が生成され、前
述した理想的なオン・オフ切り替えができる。

【００９３】従って、第３実施例の切替制御回路３１３
Ｃを用いたスイッチング回路３１Ａ，３１Ｂを混成集積
回路装置１０Ａに設けることにより、ターンオン時間ｔ
on及びターンオフ時間ｔoffの短縮化を図ることができ
ると共に、ターンオン時間及びターンオフ時間内の電力
損失と、導通状態時のオン抵抗による電力損失を低減す
ることができる。

【００９４】次に、第４実施例のスイッチング回路を説
明する。

【００９５】図１６は、第４実施例のスイッチング回路
３１Ｃを示す構成図である。このスイッチング回路３１
Ｃを前述のスイッチング回路３１Ａ，３１Ｂに代えて用
いることができる。図において、３１１Ａ，３１２Ａは
Ｎチャネル型のＦＥＴで、前述の実施形態と同様にスイ
ッチング時間が短いものである。さらに、ＦＥＴ３１１
Ａ，３１２Ａは、それぞれターンオン、ターンオフする
しきい値電圧レベルが異なる値に設定されている。ここ
では、一方のＦＥＴ３１１Ａのしきい値電圧レベルはＶ
th1に設定され、他方のＦＥＴ３１２Ａのしきい値電圧
レベルはＶth1よりも高いＶth2（＞Ｖth1）に設定され
ている。また、３１３Ｄは切替制御回路で、台形波発生
回路４８から構成されている。

【００９６】Ｎチャネル型ＦＥＴ３１１Ａ，３１２Ａ
は、ゲート電圧がローレベルのときオフ状態にあり、ハ
イレベルになるとオン状態になるので、オン・オフ制御
信号ＣＳ０’として前述のオン・オフ制御信号ＣＳ０を
反転した信号を用いれば良い。

【００９７】台形波発生回路４８は、オン・オフ制御信
号ＣＳ０’に基づいて、図１７に示すような台形波の素
子制御信号ＣＳ０”を出力する。素子制御信号ＣＳ０”
は、オン・オフ制御信号ＣＳ０’がローレベルからハイ
レベルに変わると徐々に直線状に電圧が上昇し、オン・
オフ制御信号ＣＳ０’がハイレベルからローレベルに変
わると徐々に直線状に電圧が低下する信号である。ま
た、ＦＥＴ３１１Ａ，３１２Ａのしきい値電圧レベルＶ
th1，Ｖth2は素子制御信号ＣＳ０”の最小値と最大値の
中間に位置するように設定されている。

【００９８】上記構成によれば、図１７に示すように、
オン・オフ制御信号ＣＳ０’がローレベルからハイレベ
ルに変わり素子制御信号ＣＳ０”の電圧レベルが上昇
し、第１のしきい値電圧レベルＶth1に達すると一方の
ＦＥＴ３１１Ａがオン状態にされる。この後、素子制御
信号ＣＳ０”の電圧レベルがさらに上昇し、第２のしき
い値電圧レベルＶth2に達すると他方のＦＥＴ３１２Ａ
がオン状態にされる。また、オン・オフ制御信号ＣＳ
０’がハイレベルからローレベルに変わり素子制御信号
ＣＳ０”の電圧レベルが低下して第２のしきい値電圧レ
ベルＶth2に達すると他方のＦＥＴ３１２Ａがオフ状態
にされる。この後、素子制御信号ＣＳ０”の電圧レベル
がさらに低下して第１のしきい値電圧レベルＶth1に達
すると一方のＦＥＴ３１１Ａがオフ状態にされる。

【００９９】上記動作によってもターンオン時及びター
ンオフ時の電力損失及び導通状態時におけるオン抵抗に
基づく電力損失を低減することができる。

【０１００】尚、台形波発生回路４８によって発生され
る台形波（素子制御信号ＣＳ０”）の立ち上がり及び立
ち下がりの傾きは、ＦＥＴ３１１Ａ，３１２Ａそれぞれ
のスイッチング時間、飽和電圧及びしきい値電圧レベル
Ｖth1，Ｖth2を考慮して最適値に設定することが好まし
い。

【０１０１】次に、第５実施例のスイッチング回路を説
明する。

【０１０２】図１８は、第５実施例のスイッチング回路
３１Ｄを示す構成図である。このスイッチング回路３１
Ｃを前述のスイッチング回路３１Ａ，３１Ｂに代えて用
いることができる。図において、３１１，３１２は前述
と同じＦＥＴで、スイッチング時間が短く、オン抵抗が
高いものである。５１はＦＥＴで、ターンオン時のスイ
ッチング時間がＦＥＴ３１１，３１２よりも短く、ター
ンオフ時のスイッチング時間はＦＥＴ１１，１２よりも
長いものである。５２はＦＥＴで、ターンオフ時のスイ
ッチング時間がＦＥＴ３１１，３１２よりも短く、ター
ンオン時のスイッチング時間はＦＥＴ３１１，３１２よ
りも長いものである。ここで、ＦＥＴのスイッチング速
度とオン抵抗の間には、前述したようにトレードオフの
関係がある。ＦＥＴ３１１，３１２，５１，５２は互い
に並列接続されて、それぞれのソース及びドレインは互
いに接続されている。

【０１０３】３１３Ｅは切替制御回路で、差動増幅器５
３、コンパレータ５５ａ，５５ｂ、基準電圧発生源５４
ａ，５４ｂ、ＯＲ回路５６ａ〜５６ｃ及びＡＮＤ回路５
７によって構成されている。

【０１０４】差動増幅器５３の２つの入力端子は並列接
続されたＦＥＴ３１１，３１２，５１，５２のドレイン
及びソースに接続され、ドレイン・ソース間の電位差Ｖ
１を出力する。

【０１０５】コンパレータ５５ａの非反転入力端子には
差動増幅器５３の出力電圧が入力され、反転入力端子に
は基準電圧発生源５４ａから出力される第１の基準電圧
Ｖth-aが印加されている。ここでは、第１の基準電圧Ｖ
th-aは、ＦＥＴ５１のオン抵抗に基づく飽和電圧に設定
されている。これにより、コンパレータ５５ａの出力信
号ＤＳａは、入出力端子間の電位差Ｖ１が第１の基準電
圧Ｖth-a以上のときにハイレベルとなり、電位差Ｖ１が
第１の基準電圧Ｖth-aより低いときにローレベルにな
る。

【０１０６】コンパレータ５５ｂの非反転入力端子には
差動増幅器５３の出力電圧が入力され、反転入力端子に
は基準電圧発生源５４ｂから出力される第２の基準電圧
Ｖth-bが印加されている。ここでは、第２の基準電圧Ｖ
th-bは、ＦＥＴ５２のオン抵抗に基づく飽和電圧に設定
されている。これにより、コンパレータ５５ｂの出力信
号ＤＳｂは、入出力端子間の電位差Ｖ１が第２の基準電
圧Ｖth-b以上のときにハイレベルとなり、電位差Ｖ１が
第２の基準電圧Ｖth-bより低いときにローレベルにな
る。

【０１０７】ＯＲ回路５６ａは、コンパレータ５５ａの
出力信号ＤＳａとオン・オフ制御信号ＣＳ０を入力し、
これらを論理和した信号をＦＥＴ３１１の素子制御信号
ＣＳｂとしてＦＥＴ３１１のゲートに対して出力する。

【０１０８】ＯＲ回路５６ｂは、コンパレータ５５ａの
出力信号ＤＳａとオン・オフ制御信号ＣＳ０を入力し、
これらを論理和した信号をＦＥＴ３１２の素子制御信号
ＣＳｃとしてＦＥＴ３１２のゲートに対して出力する。

【０１０９】ＯＲ回路５６ｃは、コンパレータ５５ａの
出力信号ＤＳａとオン・オフ制御信号ＣＳ０を入力し、
これらを論理和した信号を出力する。

【０１１０】ＡＮＤ回路５７は、ＯＲ回路５６ｃの出力
信号とコンパレータ５５ｂの出力信号ＤＳｂを入力し、
これらを論理積した信号をＦＥＴ５２の素子制御信号Ｃ
ＳｄとしてＦＥＴ５２のゲートに対して出力する。

【０１１１】また、オン・オフ制御信号ＣＳ０は、ＦＥ
Ｔ５１に対する素子制御信号ＣＳａとしてＦＥＴ５１の
ゲートに入力される。

【０１１２】次に、前述の構成よりなるスイッチング回
路３１Ｄの動作を図１９に示すタイミングチャートを参
照して説明する。

【０１１３】ここでは、各ＦＥＴ３１１，３１２，５
１，５２のオン・オフ状態を切り替えることにより、導
電路の導通状態と非導通状態を切り替え、ＦＥＴがオン
状態のときに導電路に所定の電流を流すものとして説明
する。

【０１１４】オン・オフ制御信号ＣＳ０がオフ状態のハ
イレベル（期間Ｐ１）からオン状態を指示するローレベ
ル（期間Ｐ２〜Ｐ４）に変わると同時にＦＥＴ５１に対
する素子制御信号ＣＳａもハイレベルからローレベルに
変わり、ＦＥＴ５１がオン状態に設定される。

【０１１５】これにより、並列接続されたＦＥＴ３１
１，３１２，５１，５２のドレイン・ソース間の電位差
（ＦＥＴ５１のドレイン・ソース間電圧Ｖds）はＦＥＴ
５１のスイッチング時間に応じて急速に低下し、ドレイ
ン・ソース間には電流（ＦＥＴ５１のドレイン電流）Ｉ
dが急速に流れ出す（期間Ｐ２）。

【０１１６】この後、ドレイン・ソース間の電位差がＦ
ＥＴ５１のオン抵抗に基づく飽和電圧に至ると、ＦＥＴ
３１１，３１２，５２に対する素子制御信号ＣＳｂ，Ｃ
Ｓｃ，ＣＳｄがハイレベルからローレベルに変わり、Ｆ
ＥＴ３１１，３１２，５２がオン状態に設定される。こ
れにより、ドレイン・ソース間に流れる電流は４つのＦ
ＥＴ５１，３１１，３１２，５２を流れ、双方のＦＥＴ
５１，３１１，３１２，５２のオン抵抗が並列接続され
る。また、ドレイン・ソース間の電位差（電圧Ｖ１）
は、ＦＥＴ３１１，３１２，５２のスイッチング速度に
応じて低下し（期間Ｐ３）、これら４つのＦＥＴ５１，
３１１，３１２，５２の合成オン抵抗に基づく飽和電圧
Ｖsat'に落ち着く（期間Ｐ４）。

【０１１７】従って、導電路を導通状態にする際のター
ンオン時間ｔon（ＦＥＴ５１のスイッチング時間）は短
くなり、このターンオン時間ｔonにおける電力損失が低
減される。

【０１１８】一方、オン・オフ制御信号ＣＳ０がオン状
態のローレベル（期間Ｐ２〜Ｐ４）からオフ状態を指示
するハイレベル（期間Ｐ５〜Ｐ７）に変わると同時にＦ
ＥＴ５１，３１１，３１２に対する素子制御信号ＣＳ
ａ，ＣＳｂ，ＣＳｃがローレベルからハイレベルに変わ
り、ＦＥＴ５１，３１１，３１２がオフ状態に設定され
る。これにより、ドレイン・ソース間の電位差（電圧Ｖ
１）はＦＥＴ５１，３１１，３１２のスイッチング時間
に応じて上昇する（期間Ｐ５）。

【０１１９】この後、ドレイン・ソース間の電位差（電
圧Ｖ１）がＦＥＴ５２のオン抵抗に基づく飽和電圧に至
ると、ＦＥＴ５２に対する素子制御信号ＣＳｄがローレ
ベルからハイレベルに変化し、ＦＥＴ５２がオフ状態に
設定される。これにより、ドレイン・ソース間に流れる
電流はＦＥＴ５２のスイッチング時間に応じて急速に低
下し、ドレイン・ソース間の電位差Ｖ１（Ｖds）は急速
に上昇して（期間Ｐ６）、ドレイン・ソース間が電気的
に非導通状態にされる（期間Ｐ７）。

【０１２０】従って、導電路を非導通状態にする際のタ
ーンオフ時間ｔoff（ＦＥＴ５２のスイッチング時間）
は短くなり、このターンオフ時間ｔoffにおける電力損
失も低減される。

【０１２１】また、導電路の導通状態時（期間Ｐ３〜Ｐ
５）においては、飽和電圧Ｖsat'を従来よりも低くでき
るので、ＦＥＴ５１，３１１，３１２，５２の合成オン
抵抗による電力損失も従来より低減される。

【０１２２】前述したように本実施形態のスイッチング
回路３１Ｄによれば、スイッチングにかかるターンオン
時間ｔon及びターンオフ時間ｔoffを短くできると共に
電力損失を低減することができる。

【０１２３】尚、上記他方のＦＥＴ３１１，３１２に代
えてオン抵抗の低いＦＥＴを用いれば導電路の導通状態
時における合成オン抵抗をさらに低下させることがで
き、導通状態時における電力損失をさらに低減すること
ができる。

【０１２４】また、他方のＦＥＴ３１１，３１２に代え
て複数のＦＥＴの能動端子を並列接続して用いても、導
電路の導通状態時における合成オン抵抗及び電力損失を
さらに低下させることができることは言うまでもない。

【０１２５】また、ターンオンのスイッチング時間が短
いＦＥＴ５１と同等のものを複数並列接続して、これら
を交互に最初にオンするＦＥＴにすれば、オフ状態から
オン状態に切り替わる際にＦＥＴにかかるストレスを分
散することができる。３つ以上のＦＥＴの能動端子を並
列接続して用いるときは、最初にオンするＦＥＴを順番
に代えることにより、ＦＥＴにかかるストレスを分散す
ることができる。

【０１２６】また、本実施形態ではスイッチング半導体
素子としてＦＥＴを用いたが、これに限定されることは
なく、トランジスタ或いはこれ以外の半導体素子を用い
ても同様の作用効果を得ることができる。

【０１２７】次に、第６実施例のスイッチング回路を説
明する。

【０１２８】図２０は、第６実施例のスイッチング回路
３１Ｅを示す構成図である。図において、前述した第３
実施例（図１４）と同一構成部分は同一符号をもって表
しその説明を省略する。また、第６実施例と上記第３実
施例との相違点は、ＦＥＴ３１１，３１２よりもオン抵
抗の低いＦＥＴ５８，５９をＦＥＴ３１２に対して並列
接続し、これらのＦＥＴ３１２，５８，５９のゲートに
素子制御信号ＣＳ２を入力して、オン・オフ制御するよ
うにしたことである。

【０１２９】このように、ターンオン期間及びターンオ
フ期間を除いた導通状態の期間にオン抵抗の低いＦＥＴ
５８，５９をオン状態に設定することにより、導通状態
時におけるオン抵抗による電力損失を大幅に低減するこ
とができる。

【０１３０】次に、本発明の第２の実施形態における混
成集積回路装置を説明する。

【０１３１】図２１は、第２の実施形態における混成集
積回路装置して構成したＤＣ／ＤＣコンバータを示す回
路図である。図において、前述した第１の実施形態と同
一構成部分は同一符号をもって表しその説明を省略す
る。また、第２の実施形態における混成集積回路装置１
０Ｂは外部からの制御信号によって出力電圧Ｖoutの設
定値を変化できるようにしすると共に出力電圧（設定電
圧）が高いときは低周波数におけるＰＷＭ（pulse widt
h modulation）によるスイッチング制御を行い、出力電
圧（設定電圧）が低いときはＰＦＭ（pulse frequency
modulation）によるスイッチング制御を行い、出力電圧
を設定値に維持するようにしたものである。上記出力電
圧（設定電圧）の最大値のほぼ１／２を境としてＰＷＭ
とＰＦＭを切り替えている。これにより、外部から容易
に出力設定値を変更できるようにすると共に、出力設定
値に応じて変換効率の向上を図ることができる。

【０１３２】本実施形態では、図２２に示すように、第
１の実施形態におけるスイッチング制御回路に対して抵
抗器３３６ａ，３３６ｂと、誤差増幅器３３７、互いに
連動するスイッチ回路３３８ａ〜３３８ｃ、設定値制御
回路３３９及び電圧によって発振周波数を変化できるＶ
ＣＯを内蔵したを三角波発生回路３３２Ｂを設けたスイ
ッチング制御回路３３Ｂを備えた。

【０１３３】設定値制御回路３３９は外部からディジタ
ル２ビットの出力制御信号を入力して３回路４接点のス
イッチ回路３３８ａ〜３３８ｃを切り替えて出力電圧の
設定値を４段階に切り替える。最も高い第１の出力設定
値のときは、帰還電圧Ｖfdが抵抗器３３６ａ，３３６ｂ
によって分圧された電圧が誤差増幅器３３１に入力さ
れ、三角波発生回路３３２ＢのＶＣＯには定電圧Ｖ１１
が印加されこの電圧Ｖ１１に基づく周波数の三角波電圧
が発生される。次に高い第２の出力設定値のときは、帰
還電圧Ｖfdが誤差増幅器３３１に入力され、三角波発生
回路３３２ＢのＶＣＯには定電圧Ｖ１１が印加されこの
電圧Ｖ１１に基づく周波数の三角波電圧が発生される。
最大出力電圧値の１／２よりも小さい３番目に高い出力
設定値のときは定電圧Ｖ１２が誤差増幅器３３１に入力
され、三角波発生回路３３２ＢのＶＣＯには誤差増幅器
３３７の出力電圧が入力される。このとき誤差増幅器３
３７はリファレンス電圧Ｖref1と帰還電圧Ｖfdを入力し
てこれらの誤差電圧を出力する。最も低い出力設定値の
ときは定電圧Ｖ１２が誤差増幅器３３１に入力され、三
角波発生回路３３２ＢのＶＣＯには誤差増幅器３３７の
出力電圧が入力される。このとき誤差増幅器３３７はリ
ファレンス電圧Ｖref2(Ｖref1と異なる)と帰還電圧Ｖfd
を入力してこれらの誤差電圧を出力する。

【０１３４】尚、上記構成は一例であって、出力制御信
号を１ビット或いは３ビット以上としても良いし、出力
制御信号をアナログ信号で入力しても良いし、また、１
ビットのシリアル信号で入力するようにしても良い。ま
た、設定値の可変方法として、誤差増幅器３３１のリフ
ァレンス電圧を切り替えるようにしても良い。また、三
角波発生回路３３２Ｂの発振周波数を可変する方法とし
て、発振回路の時定数を決定する抵抗器或いはコンデン
サを切り替えても良い。また、ＰＷＭ或いはＰＦＭの何
れか一方のみを用いて出力設定値を切り替えるようにし
ても良い。

【０１３５】また、上記第１の実施形態或いは第２の実
施形態において、図２３に示すように転流ダイオード３
２に並列接続されたＦＥＴを１つのみとしてスイッチン
グ制御するＩＣ３０Ｃを用いた混成集積回路装置１０Ｃ
によってＤＣ／ＤＣコンバータ回路を構成することも可
能である。さらに、図２４に示すように転流ダイオード
３２に並列接続されたＦＥＴを除去してスイッチング制
御するＩＣ３０Ｄを用いた混成集積回路装置１０Ｄによ
ってＤＣ／ＤＣコンバータ回路を構成することも可能で
ある。これらのＤＣ／ＤＣコンバータによって上記第１
及び第２の実施形態と同様に効率の向上等を図ることが
できる。

【０１３６】次に、本発明の第３の実施形態における混
成集積回路装置として構成したＤＣ／ＤＣコンバータを
説明する。

【０１３７】図２５は、第３の実施形態におけるＤＣ／
ＤＣコンバータを示す回路図である。図において、前述
した第１の実施形態と同一構成部分は同一符号をもって
表しその説明を省略する。即ち、電池からの電圧Ｖinが
印加される外部端子１１ａはコンデンサ１３を介して接
地されると共にＩＣ３０Ｅの端子３０ａに接続されてい
る。また、負荷に接続される外部端子１１ｂは、ＩＣ３
０Ｅの端子３０ｇに接続され、さらにコンデンサ１４を
介して接地されると共にインダクタ１２を介してＩＣ３
０Ｅの端子３０ｂに接続され、負荷に対して電圧Ｖout
を出力する。

【０１３８】また、外部端子１１ｂは直列接続された抵
抗器１５，１６によって接地されている。これらの抵抗
器１５，１６によって出力電圧Ｖoutは分圧され、帰還
電圧Ｖfdが生成される。この帰還電圧はＩＣ３０Ｅの端
子３０ｃに印加され、ＩＣ３０Ｅが出力電圧Ｖoutを帰
還電圧Ｖfdとして入力できるようになっている。

【０１３９】ＩＣ３０Ｅは、転流ダイオード３２と、ス
イッチング制御回路３３、Ｐチャネルの電界効果トラン
ジスタ（以下、ＦＥＴと称する）３３，３６、Ｎチャネ
ルのＦＥＴ３５、駆動回路３７とから構成されている。

【０１４０】ＦＥＴ３４のソースは端子３０ａを介して
入力用の外部端子１１ａに接続され、ドレインは端子３
０ｂとインダクタ１２を介して出力用の外部端子１１ｂ
に接続されている。ＦＥＴ３４のゲートはスイッチング
制御回路３３に接続されている。

【０１４１】ＦＥＴ３５のソースは接地され、ドレイン
は端子３０ｂに接続されている。さらに、ＦＥＴ３５の
ゲートはスイッチング制御回路３３に接続されている。

【０１４２】転流ダイオード３２のカソードは端子３０
ｂに接続され、アノードは接地されている。

【０１４３】ＦＥＴ３６のソースは入力端子１１ａに接
続されドレインは出力端子１１ｂに接続されている。ま
た、ＦＥＴ３６のゲートは駆動回路３７に接続されてい
る。

【０１４４】駆動回路３７は、Ｎチャネル型のＦＥＴ３
７１と、抵抗器３７２、コンデンサ３７３、ダイオード
３７４から構成されている。ＦＥＴ３７１のソースは接
地され、ドレインはＦＥＴ３６のゲートに接続されてい
る。また、ＦＥＴ３７１のゲートは抵抗器３７２の一端
とダイオード３７４のアノードに接続されると共にコン
デンサ３７３を介して接地されている。抵抗器３７２の
他端とダイオード３７４のカソードはＦＥＴ３４のドレ
インに接続されている。

【０１４５】前述の構成よりなる混成集積回路装置によ
れば、図２６に示すように、入力電圧Ｖinが電圧値Ｖa1
に至るまでＦＥＴ３４はスイッチング制御回路３３によ
りスイッチング動作されて出力電圧Ｖoutは設定電圧値
Ｖsetに維持される。また、入力電圧Ｖinが電圧値Ｖa1
に至るまではＦＥＴ３６はオフ状態を維持し、入力電圧
Ｖinが電圧値Ｖa1に至るとＦＥＴ３６はそのオン抵抗が
最小になる完全なオン状態に設定される。

【０１４６】即ち、ＦＥＴ３４がスイッチング動作して
いるときは、ＦＥＴ３５がオフ状態の期間に抵抗器３７
２を介してコンデンサ３７３に充電され、ＦＥＴ３７１
のゲート電圧ＶGが徐々に増加する。この後、ＦＥＴ３
５がオフ状態からオン状態に移るとコンデンサ３７３に
充電された電荷はダイオード３７４及びＦＥＴ３５を介
して放電され、ＦＥＴ３７１のゲート電圧ＶGは０Ｖま
で低下する。ここで、コンデンサ３７３への充電の時定
数は、ＦＥＴ３５がオフ状態の間にＦＥＴ３７１のゲー
ト電圧ＶGがＦＥＴ３７１をオン状態にならないように
設定されている。これにより、ＦＥＴ３７１はオフ状態
を維持しているためＦＥＴ３６もオフ状態を維持する。

【０１４７】また、入力電圧Ｖinが電圧値Ｖa1に至りＦ
ＥＴ３４がオンデューティー１００％（１００％オン状
態）になると、ＦＥＴ３５はオンデューティー０％（１
００％オフ状態）に設定される。このため、ＦＥＴ３７
１のゲートは抵抗器３７２によってプルアップされた状
態になりＦＥＴ３７１はオン状態に設定される。これに
より、ＦＥＴ３６のゲートが接地されるのでＦＥＴ３６
はオン状態に設定され出力電圧ＶoutはＶin−Ｖdrp1に
なり電力供給時間と共に徐々に低下する。ここで、電圧
Ｖdrp1はＦＥＴ３４とインダクタ１２とＦＥＴ３６の合
成抵抗による電圧降下分である。この電圧降下分Ｖdrp1
は従来例の電圧降下分Ｖdrpよりも小さい。

【０１４８】即ち、ＦＥＴ３４のオン抵抗をＲ1、イン
ダクタ１２の抵抗ＲL、ＦＥＴ３６のオン抵抗をＲ2とす
ると、従来例における電圧降下ＶdrpはＦＥＴ３４とイ
ンダクタ１２の合成抵抗による電圧降下分であり、その
合成抵抗Ｒi1は次の（１）式によって表され、本実施形
態におけるはＦＥＴ３４とインダクタ１２とＦＥＴ３６
の合成抵抗Ｒi2は次の（２）式によって表される。

【０１４９】Ｒi1＝Ｒ1＋ＲL …（１）Ｒi2＝｛（Ｒ1＋ＲL）・Ｒ2｝／｛Ｒ1＋ＲL＋Ｒ2｝ …（２）従って、Ｒi1＞Ｒi2となって電圧降下分Ｖdrp1は従来例
の電圧降下分Ｖdrpよりも小さくなる。

【０１５０】このため、出力電圧Ｖoutの電圧値が駆動
対象となる電子回路の駆動電圧許容範囲の下限値Ｖmin
に達するまでの時間が（ｔ2−ｔ1）だけ延長され、電子
回路の駆動可能時間を拡大することができる。ただし、
ＦＥＴ３６がオン状態になったときの出力電圧Ｖout
（＝Ｖin−Ｖdrp1）が駆動対象となる電子回路の駆動電
圧許容範囲の上限値Ｖmax以下でなくてはならない。

【０１５１】尚、本実施形態ではＦＥＴ３４がオンデュ
ーティー１００％（１００％オン状態）になったときに
ＦＥＴ３６を動作させて駆動回路３７を構成したが、入
力電圧Ｖinが所定値まで低下したときにＦＥＴ３６を動
作させて負荷の駆動可能時間を拡大する駆動回路を構成
しても良い。

【０１５２】次に、本発明の第４の実施形態を説明す
る。

【０１５３】図２７は第４の実施形態における混成集積
回路装置として構成したＤＣ／ＤＣコンバータを示す回
路図、図２８はその出力電圧とスイッチング動作の関係
を説明するタイミングチャートである。図において、前
述した第３の実施形態と同一構成部分は同一符号をもっ
て表しその説明を省略する。また、第３の実施形態と第
４の実施形態との相違点は、駆動回路３７に代えてシリ
ーズ駆動制御回路３８を設けたことである。

【０１５４】シリーズ駆動制御回路３８は、出力電圧Ｖ
outとＦＥＴ３４のゲート電圧を監視し、ＦＥＴ３４が
オンデューティー１００％（１００％オン状態）に設定
されてからＦＥＴ３６を動作させる。

【０１５５】尚、図２９に示すように前述した第３の実
施形態に用いた駆動回路３７によってシリーズ駆動制御
回路３８’を起動するようにしても良い。この図２９に
示すシリーズ駆動制御回路３８’は、図２７のシリーズ
駆動制御回路３８と基本的に同じ動作であるが、スイッ
チング制御回路３３の出力信号の代わりに駆動回路３７
の出力信号に応じてＦＥＴ３６のオン状態とオフ状態と
を切り換える。

【０１５６】図２７に示すシリーズ駆動制御回路３８
は、３端子レギュレータで行われているような一般にシ
リーズ動作と称されている動作をＦＥＴ３６に行わせ
る。即ち、シリーズ駆動制御回路３８は、出力電圧Ｖou
tを設定電圧値Ｖsetに維持するようにＦＥＴ３６のゲー
ト電圧を変化させてＦＥＴ３６のオン抵抗（飽和電圧）
を制御する。これにより、ＦＥＴ３６を介して出力端子
１１ｂへ供給される電流量が制御され、出力電圧Ｖout
は設定電圧値Ｖsetに維持される。

【０１５７】シリーズ駆動制御回路３８によってＦＥＴ
３６のオン抵抗が最下限値に設定されたとき（時間ｔ
3）にＦＥＴ３６は完全なオン状態となり、この後は第
１の実施形態と同様に出力電圧ＶoutはＶin−Ｖdrp1に
なり電力供給時間と共に徐々に低下して時間ｔ4に駆動
対象となる電子回路の駆動電圧許容範囲の下限値Ｖmin
に達する。

【０１５８】このため、出力電圧Ｖoutの電圧値が駆動
対象となる電子回路の駆動電圧許容範囲の下限値Ｖmin
に達するまでの時間が（ｔ4−ｔ1）だけ延長され、電子
回路の駆動可能時間を拡大することができる。

【０１５９】第４の実施形態では、ＦＥＴ３４がオンデ
ューティー１００％（１００％オン状態）になった後は
ＦＥＴ３６をシリーズ動作させることによって出力電圧
Ｖoutが設定電圧値Ｖsetに維持されるので、第３の実施
形態のような制限はない。また、この方がオンデューテ
ィー１００％になる前にＦＥＴ３６をシリーズ動作させ
るよりも効率が向上する点で好ましい。

【０１６０】尚、ＦＥＴ３４がスイッチング動作を行っ
ているときにこれと並行してＦＥＴ３６をシリーズ動作
させれば、出力電圧Ｖoutの許容範囲すなわち最大出力
電圧を高めることができる。即ち、図３０に示すよう
に、従来例では電圧降下分Ｖdrpを考慮したＶin−Ｖdrp
が出力電圧Ｖoutの設定可能電圧の最大値であったが、
本実施形態では電圧降下分Ｖdrp1を考慮したＶin−Ｖdr
p1が出力電圧Ｖoutの設定可能電圧の最大値となる。ま
た、出力電圧を一定とすれば、入力電圧について動作範
囲が広くなる。

【０１６１】上記実施形態は、同期整流タイプのスイッ
チング電源部を含む場合であったが、非同期整流タイプ
のスイッチング電源部を含む場合でも良い。即ち、図３
１に示すように、ＦＥＴ３５を除去してなる非同期整流
タイプであっても良い。

【０１６２】次に、本発明の第５の実施形態を説明す
る。

【０１６３】図３２は第５の実施形態における混成集積
回路装置として構成したＤＣ／ＤＣコンバータを示す回
路図である。図において、前述した第１乃至第４の実施
形態と同一構成部分は同一符号をもって表しその説明を
省略する。本実施形態では、第１実施形態と第３実施形
態を組み合わせたＤＣ／ＤＣコンバータを構成した。即
ち、本実施形態の混成集積回路装置１０Ｊに用いたＩＣ
３０Ｊはスイッチング回路３１Ａ，３１Ｂと、転流ダイ
オード３２、スイッチング制御回路３３、電流制御用の
ＦＥＴ３６及びその駆動回路３７を備えている。これに
より、変換効率の向上を図ることができると共に負荷と
なる電子回路の駆動可能時間を拡大することができる。

【０１６４】尚、第５の実施形態と同様に前述した第１
乃至第４実施形態及びその各実施例を組み合わせて、ま
た組み合わせ方を変えてＤＣ／ＤＣコンバータを構成し
ても同様の優れた効果を奏する。

【０１６５】次に、本発明の第６の実施形態を説明す
る。

【０１６６】第６の実施形態では携帯型電話機や携帯型
無線通信機に使用される高周波電力増幅回路と前述した
ＤＣ／ＤＣコンバータ回路とからなる混成集積回路装置
を構成した。図３３はこの混成集積回路装置を用いた携
帯電話機６０を示す外観斜視図、図３４はその電子回路
基板６２の要部斜視図、図３５は要部側断面図、図３６
はその電子回路構成を示すブロック図、である。図に示
すように、携帯型電話機６０は携帯に適した小型のケー
シング６１を備え、このケーシング６１内に電子回路基
板６２及び電池（図示せず）が収納されている。回路基
板６１には前述した混成集積回路装置１０ＡからなるＤ
Ｃ／ＤＣコンバータ７６と、高周波電力増幅回路とＤＣ
／ＤＣコンバータ回路とからなる混成集積回路装置８
０、及びその他の回路素子が実装されている。

【０１６７】また、第６の実施形態では、図２２に示し
たスイッチング制御回路３３Ｂを備えたＤＣ／ＤＣコン
バータの出力電圧を高周波電力増幅器に供給し、出力制
御信号によってＤＣ／ＤＣコンバータの出力電圧を変化
させることにより送信出力を変化できる混成集積回路装
置８０を構成した。

【０１６８】図３６において、７１は低周波部、７２は
高周波部、７３は操作部、７４は表示部、７５は制御
部、７６，７７はＤＣ／ＤＣコンバータ、７８は電池で
ある。

【０１６９】低周波部７１は、マイク７１１とスピーカ
ー７１２、及びこれらのマイク７１１とスピーカー７１
２と制御部７５との間に設けられた音声入出力回路７１
３から構成されている。

【０１７０】高周波部７２は、アンテナ７２１、アンテ
ナ切替器７２２、受信回路７２３、信号強度検出回路７
２４、送信回路７２５、高周波電力増幅器７２６から構
成されている。アンテナ７２１はアンテナ切替器７２２
を介して受信回路７２３の入力側と高周波電力増幅器７
２６の入力側に接続されている。受信回路７２３の出力
信号は制御部７５に入力され、制御部７５を介して受信
情報がスピーカー７１２又は表示部７４に出力される。
また、受信回路７２３によって受信した信号は信号強度
検出回路７２４に入力される。

【０１７１】信号強度検出回路７２４は、入力した信号
強度を互いに異なる３つのしきい値と比較して４段階の
ランクの何れに該当するかを判別して該当ランクを表す
ディジタル２ビットの出力制御信号を出力する。

【０１７２】送信回路７２５は制御部７５から入力した
送信信号を高周波信号に変換して高周波電力増幅器７２
６に入力する。

【０１７３】高周波電力増幅器７２６はＤＣ／ＤＣコン
バータ７７から供給される電圧に対応し他増幅率で入力
した高周波信号を増幅してアンテナ７１１に出力する。

【０１７４】操作部７３はキーボードからなり複数のス
イッチの信号を制御部７５に出力する。表示部７４は、
表示器と表示制御回路からなり制御部７５から入力した
表示信号に基づく情報を表示する。

【０１７５】制御部７５は、マイク７１１或いは操作部
７３から入力した送信対象の情報を送信信号に変換して
送信回路７２５に出力すると共に、受信回路７２３の出
力信号を入力して、受信情報をスピーカー７１２又は表
示部７４に出力する。

【０１７６】ＤＣ／ＤＣコンバータ７６は前述した混成
集積回路装置１０Ａからなり、電池７８から入力した電
圧を所定の電圧に変換して高周波電力増幅器７２６を除
く全ての回路に供給する。

【０１７７】ＤＣ／ＤＣコンバータ７７は、図２２に示
したスイッチング制御回路３３Ｂを備えたＤＣ／ＤＣコ
ンバータであり、その出力電圧を高周波電力増幅器７２
６のみに供給する。ここで、高周波電力増幅器７２６と
ＤＣ／ＤＣコンバータ７７によって混成集積回路装置８
０が構成されている。

【０１７８】図３７は混成集積回路装置８０を示す外観
斜視図、図３８はその電気系回路を示すブロック図であ
る。

【０１７９】図において、前述した各実施形態と同一構
成部分は同一符号をもって表しその説明を省略する。図
において、８０は混成集積回路装置で回路基板８１の表
面には１０個の外部端子８２ａ〜８２ｊと抵抗器１５，
１６及びＩＣ３０Ｋが実装され、セラミック基板８１の
裏面にはインダクタ１２及び高周波電力増幅器７２６が
実装されている。インダクタ１２は、セラミック基板８
１に実装可能な直方体形状を有するセラミック積層イン
ダクタから成る。

【０１８０】尚、本実施形態では、ＤＣ／ＤＣコンバー
タの入出力における平滑用コンデンサ１３，１４は積層
インダクタ１２の半分程度の大きさを有するので、混成
集積回路装置８０を親回路基板に実装する際に親回路基
板上に平滑用コンデンサ１３，１４を実装して接続す
る。また、コンデンサ１３，１４をＩＣ３０Ｋ等と共に
基板上に実装した混成集積回路装置を構成しても良い。

【０１８１】また、外部端子８２ａ〜８２ｊのそれぞれ
は、抵抗器１５，１６とＩＣ３０Ｋの実装高さよりも大
きな高さを有し、ＩＣ３０Ｋを親回路基板の部品実装面
に対向させて外部端子８２ａ〜８２ｊを親回路基板に接
続できるようになっている。

【０１８２】電池からの電圧Ｖinが印加される外部端子
８２ｃはＩＣ３０Ｋの端子３０ａに接続されている。ま
た、外部端子８２ｈはインダクタ１２を介してＩＣ３０
Ｋの端子３０ｂに接続されると共にＩＣ３０Ｋの端子３
０ｇ及び高周波電力増幅器７２６のドレインバイアス回
路８３３に接続されている。さらに、端子８２ｈは直列
接続された抵抗器１５，１６を介して接地され、これら
の抵抗器１５，１６によって出力電圧Ｖoutが分圧され
た帰還電圧ＶfdがＩＣ３０Ｋの端子３０ｃに印加されて
いる。

【０１８３】外部端子８２ａは高周波電力増幅器７２６
の入力側整合回路８３１を介してＦＥＴ８３２のゲート
に接続され、ＦＥＴ８３２のドレインにはドレインバイ
アス回路８３３から電流が供給される。また、ＦＥＴ８
３２のドレインは出力側整合回路８３４を介して外部端
子８２ｊに接続され、ソースは接地されている。

【０１８４】その他の外部端子８２ｂ，８２ｆ，８２
ｇ，８２ｉは接地端子である。

【０１８５】ＩＣ３０Ｋは、前述したＩＣ３０Ｊに図２
２に示したスイッチング制御回路３３Ｂを備えたもの
で、外部から入力した出力制御信号によってＤＣ／ＤＣ
コンバータの出力電圧Ｖoutを変化できるものである。

【０１８６】高周波電力増幅器７２６は、図３９に示す
ように、アルミナ（ε＝９．６）からなる第１及び第２
セラミック基板８４ａ，８４ｂを積層してなるセラミッ
ク多層回路基板（以下、多層回路基板と称する）８４の
上面にＦＥＴ８３２及び他の電子部品を実装することに
より構成されている。多層回路基板８４の寸法は、約
７．０ｍｍ×７．０ｍｍで厚さ０．８ｍｍである。

【０１８７】上層に設けられた第１セラミック基板８４
ａの上面には、電力増幅用のＦＥＴ８３２がほぼ中央部
に実装されると共に、ＦＥＴ８３２を境とした一方の側
に入力側整合回路８３１が形成され、他方の側に出力側
整合回路８３４が形成されている。

【０１８８】さらに、第１セラミック基板８４ａの上面
に形成された導体配線パターン上にチップ部品（Ｃ、
Ｒ、Ｌ等）が実装されると共に、ＦＥＴ８３２は半導体
チップであるため、ワイヤーボンディング或いはフリッ
プチップ等で搭載されている。

【０１８９】ここで、多層回路基板８４上の導体配線パ
ターンは銅（Ｃｕ）で形成されているが、銀（Ａｇ）、
銀パラジウム（ＡｇＰｄ）、或いは銀プラチナ（ＡｇＰ
ｔ）を用いて形成しても良い。

【０１９０】一方、下層の第２セラミック基板８４ｂの
上面には、出力側整合回路８３４の形成位置と重なる領
域内にドレインバイアス回路８３３が形成され、ＤＣ／
ＤＣコンバータ７７からバイアス回路８３３を介して通
電することによりＦＥＴ８３２のドレインがバイアスさ
れる。

【０１９１】さらに、第２セラミック基板８４ｂの下
面、即ち多層回路基板８４の底面には、周縁部を除くほ
ぼ全面に接地導体８５が形成されている。

【０１９２】これらの第１及び第２セラミック基板８４
ａ，８４ｂを積層することにより、ドレインバイアス回
路８３３が内層に形成された多層回路基板８４が構成さ
れる。

【０１９３】また、多層回路基板８４の側面には複数の
リードレス電極８６が設けられ、これらのリードレス電
極８６のそれぞれが、増幅対象となる高周波信号を入力
側整合回路８３１に入力するための入力端子、ＦＥＴ８
３２によって増幅され出力側整合回路８３４によってイ
ンピーダンス整合された信号を外部に出力するための出
力端子、ドレインバイアス回路８３３に電源を接続する
電源端子及び接地端子となり、回路基板８１上への面実
装に対応した構造となっている。

【０１９４】さらに、図中に記載してないが、多層回路
基板８４の上面は金属ケースによって覆われ、これによ
りシールドされている。

【０１９５】また、入力端子８２ａに入力された増幅対
象となる高周波信号は入力側整合回路８３１を介してＦ
ＥＴ８３２のゲートに入力される。入力側整合回路８３
１は、入力端子８２ａの前段に接続される高周波信号源
のインピーダンス、即ち前段回路の出力インピーダンス
とＦＥＴ８３２のゲートの入力インピーダンスとの整合
をとる。

【０１９６】上記混成集積回路装置８０を使用する際に
は、ＤＣ／ＤＣコンバータの入出力用平滑コンデンサ１
３，１４を親回路基板に実装して接続する必要がある。
これらのコンデンサ１３，１４を一体化した混成集積回
路装置を構成しても良いことは言うまでもない。

【０１９７】また、ＤＣ／ＤＣコンバータ７７の出力電
圧を他の電子回路或いは回路素子に供給したいときは外
部端子８２ｈを介して供給することができる。

【０１９８】前述の混成集積回路装置８０によれば、高
周波電力増幅器８３へ駆動電圧を供給する配線が短くな
るのでノイズの重畳を大幅に低減することができる。こ
のため、ノイズ除去用としてバイパスコンデンサを設け
る必要がなくなる。また、高周波出力電力を切り替える
ためにＤＣ／ＤＣコンバータ７７から高周波電力増幅器
７２６へ供給する駆動電圧を切り替えるときに、高速応
答が可能になり、高い周波数での切替も容易に行うこと
ができる。さらに、前述したＤＣ／ＤＣコンバータ７７
を用いているので、損失を低減して効率向上を図れると
共に電池による駆動時間を増大することができる。

【０１９９】また、ＤＣ／ＤＣコンバータ７７は、信号
強度検出回路７２４から出力される出力出力制御信号に
よって出力電圧を変化させる。これにより、高周波電力
増幅器７２６から出力される高周波電力は、前記出力制
御信号に対応して変化する。即ち、受信電波の信号強度
が低い（弱い）ときは相手方の送信地点が現地点から遠
い地点或いは電波伝搬状態が悪い地点であるとして、送
信する高周波電力を増大することにより円滑な交信を行
えるようにする。また、受信電波の信号強度が高い（強
い）ときは相手方の送信地点が現地点に近い地点或いは
電波伝搬状態が良い地点であるとして、送信する高周波
電力を低下することにより消費電力を低減し、電池７８
の寿命を延ばして駆動可能時間を増大させる。

【０２００】従って、上記の混成集積回路装置８０を用
いた携帯型電話機によればＤＣ／ＤＣコンバータ７７に
よる変換効率が従来よりも向上し電池による駆動可能時
間を増大することができる。さらに、高周波電力増幅器
７２６の安定動作を図ることができると共に高周波電力
増幅器７２６への電源ラインにおけるバイパスコンデン
サを削除することができる。

【０２０１】尚、前述した各実施形態のＤＣ／ＤＣコン
バータ素子１０Ａ〜１０Ｊの何れを用いてＤＣ／ＤＣコ
ンバータ７７を形成しても同様の効果が得られることは
言うまでもない。

【０２０２】また、前述した各実施形態では、ＤＣ／Ｄ
Ｃコンバータを構成する混成集積回路装置或いは出力制
御信号によってＤＣ出力電圧を変化できるＤＣ／ＤＣコ
ンバータと高周波電力増幅器とを一体化した混成集積回
路装置を構成したが、これに限定されることはなく、前
述したスイッチング半導体素子やインダクタを備えた他
の混成集積回路装置であっても、前述同様にスイッチン
グ半導体素子やインダクタによる電力損失を従来よりも
大幅に低減することができる。

【０２０３】また、本実施形態では信号強度検出回路７
２４から出力される出力制御信号を２ビットのディジタ
ル信号としたがこれに限定されることはなく、アナログ
信号、１ビットのディジタル・シリアル信号、１ビット
のディジタル信号、３ビット以上のディジタル信号の何
れであっても良い。この出力制御信号の形態に対応して
ＤＣ／ＤＣコンバータ７７の入力インタフェースを形成
すれば良い。

【０２０４】また、前述した各実施形態および各実施例
は本発明の一具体例に過ぎず、本発明がこれらの実施形
態及び実施例のみに限定されることはない。これらの実
施形態及び実施例の全ての組み合わせを別の実施形態と
して記載せずとも当業者であれば本願発明を十分に理解
できるであろう。

【０２０５】

【発明の効果】以上説明したように本発明の請求項１乃
至請求項２６に記載の混成集積回路装置によれば、２つ
以上のスイッチング半導体素子の能動端子を並列接続し
て併用することにより、導電路に直列接続されるオン抵
抗（飽和電圧）がスイッチング半導体素子を単体で用い
たときに比べて低下し、前記スイッチング半導体素子の
オン状態におけるオン抵抗（飽和電圧）による電力損失
が低減される。さらに、スイッチング時間を短くするこ
とができ、該スイッチング時間に生ずる電力損失が低減
される。また、スイッチング素子の駆動に並行して電流
制御素子を駆動することにより、前記スイッチング素子
のオン抵抗とインダクタの抵抗成分の直列抵抗と前記電
流制御素子の抵抗成分が並列接続された状態になるの
で、前記電流制御素子を動作させないときに比べて出力
端子への供給電流を増加させることができ、出力電圧の
最大値を高めることができる。また、電池から電力の供
給を受ける場合においては、スイッチング素子のみの駆
動を行っていて出力電圧が低下してスイッチング素子が
オンデューティー１００％（１００％オン状態）を維持
するようになったら電流制御素子を動作させて該電流制
御素子を介して電流を流すことにより、出力端子への出
力電圧値を前記一定に維持できる時間を延ばすことがで
き電子回路の動作時間を拡大することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態における混成集積回路
装置を示す回路図

【図２】従来例の混成集積回路装置を示す回路図

【図３】従来例の混成集積回路装置を示す回路図

【図４】従来例のＤＣ−ＤＣコンバータ回路におけるス
イッチング動作を説明するタイミングチャート

【図５】他の従来例の混成集積回路装置を示す回路図

【図６】従来例のＤＣ−ＤＣコンバータ回路におけるス
イッチング動作を説明するタイミングチャート

【図７】従来例における電池動作による出力電圧の変移
を説明する図

【図８】本発明の第１の実施形態における混成集積回路
装置を示す外観図

【図９】本発明の第１の実施形態におけるスイッチング
制御回路を示す回路図

【図１０】本発明の第１の実施形態におけるスイッチン
グ動作を説明するタイミングチャート

【図１１】本発明の第１の実施形態における第１実施例
の切替制御回路を示す回路図

【図１２】本発明の第１の実施形態における第２実施例
の切替制御回路を示す回路図

【図１３】本発明の第１の実施形態における第２実施例
の切替制御回路のスイッチング動作を示すタイミングチ
ャート

【図１４】本発明の第１の実施形態における第３実施例
の切替制御回路を示す回路図

【図１５】本発明の第１の実施形態における第３実施例
の切替制御回路のスイッチング動作を示すタイミングチ
ャート

【図１６】本発明の第１の実施形態における第４実施例
のスイッチング回路を示す回路図

【図１７】本発明の第１の実施形態における第４実施例
のスイッチング回路のスイッチング動作を示すタイミン
グチャート

【図１８】本発明の第１の実施形態における第５実施例
のスイッチング回路を示す回路図

【図１９】本発明の第１の実施形態における第５実施例
のスイッチング回路のスイッチング動作を示すタイミン
グチャート

【図２０】本発明の第１の実施形態における第６実施例
のスイッチング回路を示す回路図

【図２１】本発明の第２の実施形態における混成集積回
路装置を示す回路図

【図２２】本発明の第２の実施形態におけるスイッチン
グ制御回路を示す回路図

【図２３】本発明の第２の実施形態における他の混成集
積回路装置の構成例を示す回路図

【図２４】本発明の第２の実施形態における他の混成集
積回路装置の構成例を示す回路図

【図２５】本発明の第３の実施形態における混成集積回
路装置を示す回路図

【図２６】本発明の第３の実施形態における出力電圧と
スイッチング動作の関係を説明するタイミングチャート

【図２７】本発明の第４の実施形態における混成集積回
路装置を示す回路図

【図２８】本発明の第４の実施形態における出力電圧と
スイッチング動作の関係を説明するタイミングチャート

【図２９】本発明の第４の実施形態における混成集積回
路装置の他の構成例を示す回路図

【図３０】本発明の第４の実施形態に係る他の動作例を
説明する図

【図３１】本発明の第４の実施形態における混成集積回
路装置の他の構成例を示す回路図

【図３２】本発明の第５の実施形態における混成集積回
路装置を示す回路図

【図３３】本発明の第６の実施形態における携帯型電話
機を示す外観斜視図

【図３４】本発明の第６の実施形態における電子回路基
板の要部を示す斜視図

【図３５】本発明の第６の実施形態における要部を示す
側断面図

【図３６】本発明の第６の実施形態における携帯型電話
機の電子回路構成を示すブロック図

【図３７】本発明の第６の実施形態における混成集積回
路装置を示す外観斜視図

【図３８】本発明の第６の実施形態における混成集積回
路装置の電気系回路を示すブロック図

【図３９】本発明の第６の実施形態における高周波電力
増幅器を示す分解斜視図

【符号の説明】

１０Ａ〜１０Ｊ…混成集積回路装置、１１ａ〜１１ｆ…
外部端子、１２…インダクタ、１３，１４…コンデン
サ、１５，１６…抵抗器、１７…セラミック基板、３０
Ａ〜３０Ｋ…ＩＣ、３１Ａ〜３１Ｅ…スイッチング回
路、３２…転流ダイオード、３３，３３Ｂ〜３３Ｄ…ス
イッチング制御回路、３４，３５…ＦＥＴ、３６…ＦＥ
Ｔ（電流制御素子）、３７…駆動回路、３１１，３１
２、３１１Ａ，３１２Ａ…ＦＥＴ（スイッチング半導体
素子）、３１３，３１３Ａ〜３１３Ｄ…切替制御回路、
３３１…誤差増幅器、３３２，３３２Ｂ…三角波発生回
路、３３３…コンパレータ、３３４…ＮＰＮ型トランジ
スタ、３３５…ＰＮＰ型トランジスタ、３３６ａ，３３
６ｂ…抵抗器、３３７…誤差増幅器、３３８ａ〜３３８
ｃ…スイッチ回路、３３９…設定値制御回路、３７１…
Ｎチャネル型のＦＥＴ、３７２…抵抗器、３７３…コン
デンサ、３７４…ダイオード、３８，３８’…シリーズ
駆動制御回路、４１…差動増幅器、４２…コンパレー
タ、４３…基準電圧発生源、４４，４５…ゲート駆動回
路、４６…ＯＲ回路、４７…ＡＮＤ回路、４８…台形波
発生回路、５１，５２，５８，５９…ＦＥＴ（スイッチ
ング半導体素子）、５３…差動増幅器、５４ａ，５４ｂ
…基準電圧発生源、５５ａ，５５ｂ…コンパレータ、５
６ａ〜５６ｃ…ＯＲ回路、５７…ＡＮＤ回路、６０…携
帯型電話機、６１…ケーシング、６２…回路基板、７１
…低周波部、７２…高周波部、７３…操作部、７４…表
示部、７５…制御部、７６，７７…ＤＣ／ＤＣコンバー
タ、７８…電池、７１１…マイク、７１２…スピーカ
ー、７１３…音声入出力部、７２１…アンテナ、７２２
…アンテナ切替器、７２３…受信回路、７２４…信号強
度検出回路、７２５…送信回路、７２６…高周波電力増
幅器、８０…混成集積回路装置、８１…回路基板、８２
ａ〜８２ｊ…外部端子、８３１…入力側整合回路、８３
２…ＦＥＴ、８３３…ドレインバイアス回路、８３４…
出力側整合回路、８４…多層回路基板、８４ａ，８４ｂ
…セラミック基板、８５…接地導体、８６…リードレス
電極。

───────────────────────────────────────────────────── フロントページの続き (72)発明者中島隆也東京都台東区上野６丁目16番20号太陽誘電株式会社内 (72)発明者保坂康夫東京都台東区上野６丁目16番20号太陽誘電株式会社内Ｆターム(参考） 5H730 AA07 AA14 AA16 AS01 BB13 BB57 DD04 DD13 DD26 DD32 FD01 FF02 FG05 ZZ04 ZZ11 ZZ12 ZZ15

Claims

【特許請求の範囲】

【請求項１】直列接続された第１スイッチング半導体
素子とインダクタとを有し且つ前記第１スイッチング半
導体素子をスイッチング動作させて前記直列接続された
第１スイッチング半導体素子とインダクタの入力側に印
加された電圧を所定の電圧に変換して出力するスイッチ
ング回路を備えた混成集積回路装置において、前記第１スイッチング半導体素子の能動端子に対して能
動端子が並列接続された１個以上の第２スイッチング半
導体素子を設けると共に、前記第１及び第２スイッチング半導体素子のオン・オフ
状態を切り替え制御する切替制御手段を設けたことを特
徴とする混成集積回路装置。
【請求項２】直列接続されたスイッチング半導体素子
とインダクタを有し且つ前記第１スイッチング半導体素
子をスイッチング動作させて前記直列接続された第１ス
イッチング半導体素子とインダクタの入力側に印加され
た電圧を所定の電圧に変換して出力するスイッチング回
路を備えた混成集積回路装置において、前記第１スイッチング半導体素子とインダクタに対して
並列に接続され且つ制御信号に基づいて入力側から出力
側への通電電流量を変化させる電流制御素子を設けると
共に、前記電流制御素子の通電電流量を制御する駆動制御手段
を設けたことを特徴とする混成集積回路装置。
【請求項３】前記第１スイッチング半導体素子とイン
ダクタに対して並列に接続され且つ制御信号に基づいて
入力側から出力側への通電電流量を変化させる電流制御
素子を設けると共に、前記電流制御素子の通電電流量を制御する駆動制御手段
を設けたことを特徴とする請求項１に記載の混成集積回
路装置。
【請求項４】前記駆動制御手段は、前記第１スイッチ
ング半導体素子のスイッチング動作を制御するパルスの
デューティー比が１００％になってから前記電流制御素
子を動作させて通電することを特徴とする請求項２又は
請求項３に記載の混成集積回路装置。
【請求項５】前記駆動制御手段は、前記第１スイッチ
ング半導体素子から出力される信号に基づいて前記第１
スイッチング半導体素子のスイッチング動作を制御する
パルスのデューティー比が１００％になったことを判断
することを特徴とする請求項４に記載の混成集積回路装
置。
【請求項６】前記駆動制御手段は、前記第１スイッチ
ング半導体素子へ入力される制御信号に基づいて前記第
１スイッチング半導体素子のスイッチング動作を制御す
るパルスのデューティー比が１００％になったことを判
断することを特徴とする請求項４に記載の混成集積回路
装置。
【請求項７】前記電流制御素子としてトランジスタを
備え、前記駆動手段は、前記トランジスタのベース電流を制御
して前記トランジスタの飽和電流を変化させることを特
徴とする請求項２又は請求項３に記載の混成集積回路装
置。
【請求項８】前記電流制御素子として電界効果トラン
ジスタを備え、前記駆動手段は、前記電界効果トランジスタのゲート電
圧を制御して前記電界効果トランジスタのオン抵抗を変
化させることを特徴とする請求項２又は請求項３に記載
の混成集積回路装置。
【請求項９】前記第１スイッチング半導体素子と１個
以上の第２スイッチング半導体素子のうちの少なくとも
１個のスイッチング半導体素子は、他のスイッチング半
導体素子よりもスイッチング速度が速い値を示すスイッ
チング半導体素子であることを特徴とする請求項１に記
載の混成集積回路装置。
【請求項１０】前記第１スイッチング半導体素子と１
個以上の第２スイッチング半導体素子のうちの少なくと
も１個のスイッチング半導体素子は、他のスイッチング
半導体素子よりも端子間飽和電圧が低い値を示すスイッ
チング半導体素子であることを特徴とする請求項１に記
載の混成集積回路装置。
【請求項１１】前記第１スイッチング半導体素子と１
個以上の第２スイッチング半導体素子のうちの少なくと
も１個のスイッチング半導体素子は、他のスイッチング
半導体素子よりも通電容量の大きいスイッチング半導体
素子であることを特徴とする請求項１に記載の混成集積
回路装置。
【請求項１２】前記切替制御手段は、前記制御信号に
基づいて前記入出力間を導通状態にするときに、前記第
１スイッチング半導体素子と１個以上の第２スイッチン
グ半導体素子の中で他のスイッチング半導体素子よりも
オフ状態からオン状態へのスイッチング速度が速いスイ
ッチング半導体素子を最初にオン状態に設定する手段を
有していることを特徴とする請求項１に記載の混成集積
回路装置。
【請求項１３】前記切替制御手段は、前記並列接続さ
れた第１及び第２スイッチング半導体素子の前記能動端
子間を前記制御信号に基づいて導通状態にするときに、
該第１及び第２スイッチング半導体素子の中の１つのス
イッチング半導体素子をオン状態に設定した後に、該ス
イッチング半導体素子の端子間電圧がほぼ飽和した時点
に他のスイッチング半導体素子をオン状態に設定する手
段を備えていることを特徴とする請求項１に記載の混成
集積回路装置。
【請求項１４】前記切替制御手段は、前記並列接続さ
れた第１及び第２スイッチング半導体素子の前記能動端
子間を前記制御信号に基づいて導通状態にするときに、
該第１及び第２スイッチング半導体素子の中の１つのス
イッチング半導体素子をオン状態に設定した後、２つ目
以降のスイッチング半導体素子のオフ状態からオン状態
への切り替え設定を、この直前にオン状態に設定したス
イッチング半導体素子の端子間電圧が該スイッチング半
導体素子をオン状態に設定した時点の端子間電圧の所定
割合まで低下したときに行う手段を備えていることを特
徴とする請求項１に記載の混成集積回路装置。
【請求項１５】前記切替制御手段は、前記並列接続さ
れた第１及び第２スイッチング半導体素子の前記能動端
子間を前記制御信号に基づいて非導通状態にするとき
に、該第１及び第２スイッチング半導体素子の中で他の
スイッチング半導体素子よりもオン状態からオフ状態へ
のスイッチング速度が速いスイッチング半導体素子を最
後にオフ状態に設定する手段を有していることを特徴と
する請求項９記載の混成集積回路装置。
【請求項１６】前記切替制御手段は、前記並列接続さ
れた第１及び第２スイッチング半導体素子の前記能動端
子間を前記制御信号に基づいて非導通状態にするとき
に、該第１及び第２スイッチング半導体素子の中で１つ
を除いた他の全てのスイッチング半導体素子をオフ状態
に設定した後に最後の１つのスイッチング半導体素子を
オフ状態に設定する手段を備えていることを特徴とする
請求項１に記載の混成集積回路装置。
【請求項１７】前記切替制御手段は、前記並列接続さ
れた第１及び第２スイッチング半導体素子の前記能動端
子間を前記制御信号に基づいて導通状態にするときに、
該第１及び第２スイッチング半導体素子の中で端子間飽
和電圧が他の素子よりも低い値を示すスイッチング半導
体素子を２つ目以降にオン状態に設定する手段と、前記
第１及び第２スイッチング半導体素子の前記能動端子間
を非導通状態にするときに前記端子間飽和電圧が他の素
子よりも低い値を示すスイッチング半導体素子を前記最
後の１つのスイッチング半導体素子よりも前にオフ状態
に設定する手段とを備えていることを特徴とする請求項
１に記載の混成集積回路装置。
【請求項１８】前記切替制御手段は、前記並列接続さ
れた第１及び第２スイッチング半導体素子の前記能動端
子間を前記制御信号に基づいて非導通状態から導通状態
に切り替えるときに、該第１及び第２スイッチング半導
体素子の中で最初にオン状態に設定するスイッチング半
導体素子として、異なる素子を順番に用いる手段を備え
ていることを特徴とする請求項１に記載の混成集積回路
装置。
【請求項１９】前記切替制御手段は、前記並列接続さ
れた第１及び第２スイッチング半導体素子の前記能動端
子間を前記制御信号に基づいて導通状態にするときに、
該第１及び第２スイッチング半導体素子の中で他のスイ
ッチング半導体素子よりもオフ状態からオン状態へのス
イッチング速度が速いスイッチング半導体素子から順に
オン状態に設定する手段を備えていることを特徴とする
請求項１に記載の混成集積回路装置。
【請求項２０】前記並列接続された第１及び第２スイ
ッチング半導体素子のそれぞれは、制御電流或いは制御
電圧のレベルとしきい値レベルとの比較によってオン状
態とオフ状態が切り替わり且つ前記オフ状態とオン状態
の切り替え順序に対応して異なるしきい値レベルが設定
されており、前記切替制御手段は、複数のしきい値レベルをもつ第１
及び第２スイッチング半導体素子を該しきい値レベルの
違いを利用して個別にオン状態とオフ状態を切り替えら
れる波形の前記制御電流或いは制御電圧を前記第１及び
第２スイッチング半導体素子に対して出力することを特
徴とする請求項１に記載の混成集積回路装置。
【請求項２１】前記並列接続された第１及び第２スイ
ッチング半導体素子のそれぞれが電界効果トランジスタ
であり、前記切替制御手段は、前記電界効果トランジスタのゲー
ト端子に複数のしきい値をもつ第１及び第２スイッチン
グ半導体素子を該しきい値の違いを利用して個別にオン
状態とオフ状態を切り替えられる波形の制御電圧を入力
して前記入出力間の導通状態と非導通状態を切り替える
ことを特徴とする請求項２０記載の混成集積回路装置。
【請求項２２】前記インダクタが積層インダクタであ
ることを特徴とする請求項１又は請求項２に記載の混成
集積回路装置。
【請求項２３】前記スイッチング回路はパッケージに
収納された半導体集積回路からなることを特徴とする請
求項１又は請求項２に記載の混成集積回路装置。
【請求項２４】配線基板を備え、該配線基板の一方の
面に前記インダクタが実装され他方の面に前記制御回路
及びその他の回路と外部接続端子が形成されていること
を特徴とする請求項１又は請求項２に記載の混成集積回
路装置。
【請求項２５】前記外部接続端子は前記制御回路及び
その他の回路を構成する電子部品よりも大きな高さ寸法
を有していることを特徴とする請求項２４に記載の混成
集積回路装置。
【請求項２６】外部から出力可変制御信号を入力し、
該出力可変制御信号に基づいて前記出力電圧の設定値を
変更する設定値変更手段を備えたことを特徴とする請求
項１又は請求項２に記載の混成集積回路装置。