JP2010136510A - 降圧型スイッチングレギュレータ - Google Patents

Abstract

【課題】スイッチング動作時のデューティ比が１に近いとき、スイッチング動作における最小オフ時間の有無や出力の設定目標電圧の変動にかかわらず、デューティ比を１に確定できる降圧型スイッチングレギュレータを提供する。
【解決手段】入力電圧Ｖｉを印加される入力端子１ａとコモン電位との間に直列に接続されて交互にオン・オフするスイッチ素子２及び整流用スイッチ素子３と、スイッチ素子２と整流用スイッチ素子３との接続点に一端が接続されたインダクタ４と、このインダクタ４の他端の電圧を平滑して出力端子１ｂに出力電圧Ｖｏを生成する出力コンデンサ５と、出力電圧Ｖｏが設定目標電圧となるようにスイッチ素子２と整流用スイッチ素子３とを駆動する制御回路６との基本構成にて、入力電圧Ｖｉと出力電圧Ｖｏとの差電圧を検出し、この差電圧が所定のオフセット電圧ΔＶ以下であるときにスイッチ素子２をオン状態にするＡＮＤ回路６３を設ける。
【選択図】図１

Description

本発明は、各種電子機器に電源電圧を供給する降圧型スイッチングレギュレータに関するものである。

降圧型スイッチングレギュレータは、例えば携帯用電子機器に用いられ、入力されるバッテリーの電圧を所定の電圧に降圧して電子回路に供給する。

このような降圧型スイッチングレギュレータは、図９に示すように、バッテリー等の入力電源１から入力電圧Ｖｉを印加される入力端子１ａと、この入力端子１ａとコモン電位との間に直列に接続されて交互にオン・オフするスイッチ素子２及び整流用スイッチ素子３と、スイッチ素子２と整流用スイッチ素子３との接続点に一端が接続されたインダクタ４と、このインダクタ４の他端の電圧を平滑して出力端子１ｂに出力電圧Ｖｏを生成する出力コンデンサ５と、出力電圧Ｖｏを検出して当該出力電圧Ｖｏが設定目標電圧となるようにスイッチ素子２と整流用スイッチ素子３とを駆動する制御回路６０とから構成される。

上記の構成において、スイッチ素子２がオンで整流用スイッチ素子３がオフのとき、入力端子１ａからスイッチ素子２とインダクタ４とを介して出力端子１ｂへ電流が流れる。このとき、インダクタ４には入力電圧Ｖｉと出力電圧Ｖｏとの差電圧が印加され、インダクタ４は励磁される。次に、スイッチ素子２がオフで整流用スイッチ素子３がオンのとき、整流用スイッチ素子３とインダクタ４とを介して出力端子１ｂへ電流が流れる。このとき、インダクタ４には出力電圧Ｖｏが印加され、インダクタ４は消磁される。定常状態において、スイッチ素子２のオン時間をＴｏｎ、オフ時間をＴｏｆｆとすると、インダクタ４の励磁量と消磁量とが釣り合っているので、すなわち印加電圧と時間との積は等しいので、
（Ｖｉ−Ｖｏ）×Ｔｏｎ＝Ｖｏ×Ｔｏｆｆ （１）
の関係が成り立つ。この（１）式を出力電圧Ｖｏについて整理すると、
Ｖｏ＝Ｖｉ×Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ） （２）
となる。出力電圧Ｖｏは、スイッチ素子２の一周期Ｔ（＝Ｔｏｎ＋Ｔｏｆｆ）におけるオン時間の割合（Ｄ＝Ｔｏｎ／Ｔ、デューティ比Ｄと称する）によって調整される。

さて、入力電源１であるバッテリーの消耗に伴って入力電圧Ｖｉが低下すると、（２）式から明らかなように、出力電圧Ｖｏを安定化するために、スイッチ素子２のデューティ比Ｄは増加していく。例えばＤ＝０．９８のようにデューティ比Ｄが１に近くなると、実際の回路動作においてはスイッチ素子２のオフ時間が短くなり過ぎ、安定に動作することが困難となる。具体的にはスイッチ素子２がオン状態（Ｄ＝１）とスイッチング動作とを不規則に繰り返し、このため出力電圧Ｖｏが変動してしまうという問題がある。

この問題を解決する技術として、例えば特許文献１では、入力電圧Ｖｉが低下して所定値を下回ると、スイッチ素子２をスイッチングレギュレータ動作からシリーズレギュレータ動作へ切り換える降圧型スイッチングレギュレータが開示されている。

また、図１０に示すように、入出力間にバイパストランジスタ７を設け、スイッチ素子２のデューティ比Ｄが１になったことを検出するとバイパストランジスタ７を動作させる降圧型スイッチングレギュレータが、特許文献２に開示されている。

図１０において、バイパストランジスタ７を駆動する駆動回路２２は、ＮチャネルＦＥＴ２２１と、抵抗２２２と、コンデンサ２２３と、ダイオード２２４とから構成される。コンデンサ２２３はスイッチ素子２がオンのときに抵抗２２２を介して充電され、スイッチ素子２がオフして整流用スイッチ素子３がオンすると、ダイオード２２４及び整流用スイッチ素子３を介して放電される。コンデンサ２２３への充電時定数は、スイッチ素子２が通常のスイッチング動作をしている場合、ＮチャネルＦＥＴ２２１がオンしないように設定されている。このため、バイパストランジスタ７はオフ状態を維持する。

入力電圧Ｖｉが低下して出力電圧Ｖｏに近づき、スイッチ素子２のデューティ比Ｄが１に至ると、コンデンサ２２３が放電されなくなり、ＮチャネルＦＥＴ２２１のゲート電圧は抵抗２２２によってプルアップされ、ＮチャネルＦＥＴ２２１がオン状態となる。これによりバイパストランジスタ７もオン状態となり、デューティ比Ｄ＝１の動作が確定するとともに、スイッチ素子２のオン抵抗とインダクタ４との直列抵抗に対してバイパストランジスタ７のオン抵抗が並列接続されるので、出力端子１ｂへの電流供給能力が高まる。
特開昭６０−２５７７６６号公報 特開２００１−２９８９４５号公報

しかしながら、特許文献１のようにスイッチングレギュレータ動作からシリーズレギュレータ動作に切り換える方式は、スイッチングレギュレータとシリーズレギュレータという異なる変換特性に応じて帰還系の位相補償をする必要があり、設計が難しいという問題があった。また、入力電圧Ｖｉの検出による切り換えでは、その閾値を出力電圧Ｖｏよりわずかに高い電圧にする必要があり、負荷となる電子回路の状況によって出力の設定目標電圧が変化される場合には対応できないといった問題があった。

特許文献２では、デューティ比Ｄ＝１を検出するので、出力の設定目標電圧の変動には対応可能だが、デューティ比Ｄ＝１を検出するための回路が必要であり、また、デューティ比Ｄが最大でも１に至らない、すなわち最小オフ時間があるような降圧型スイッチングレギュレータには適用できないといった問題があった。

本発明の目的は、スイッチング動作時にデューティ比が１に近い場合には、スイッチング動作における最小オフ時間の有無や出力の設定目標電圧の変動にかかわらず、デューティ比を１に確定できる降圧型スイッチングレギュレータを提供することにある。

上記の目的を達成するために、本発明の降圧型スイッチングレギュレータは、入力電圧と出力電圧との差電圧又は入力電圧と出力の設定目標電圧との差電圧を検出し、前記差電圧が所定の電圧値以下であるときにスイッチ素子をオン状態にする制御回路を有する。この構成により、スイッチング動作時にデューティ比が１に近いと、スイッチング動作における最小オフ時間の有無や出力の設定目標電圧の変動にかかわらず、デューティ比が１に確定するので動作が安定する。

また本発明の降圧型スイッチングレギュレータは、スイッチ素子を駆動する第１の制御回路と、入力端子と出力端子との間に接続されたバイパストランジスタと、このバイパストランジスタを駆動する第２の制御回路とを備え、第２の制御回路は、入力電圧と出力電圧との差電圧又は入力電圧と出力の設定目標電圧との差電圧を検出し、前記差電圧が所定の電圧値以下であるときにバイパストランジスタをオン状態にする。この構成により、スイッチング動作時にデューティ比が１に近いと、バイパストランジスタを介して入出力間が短絡されるので、デューティ比が１に確定する。

第２の制御回路はまた、前記差電圧が所定の電圧値以下であるときに前記スイッチ素子をオン状態にすることにより、入出力間インピーダンスを低減して効率を向上し、出力端子への電流供給能力が高まる。

整流回路が整流用スイッチ素子からなる同期整流回路である場合、前記差電圧が所定の電圧値以下であるときに前記整流用スイッチ素子をオフ状態にするとよい。

第２の制御回路はまた、前記インダクタに流れる電流を検出し、前記インダクタに流れる電流が所定の電流値を越えないように前記バイパストランジスタを駆動する。このことにより、インダクタが磁気飽和に至る最大電流以上の電流を降圧型スイッチングレギュレータから出力することができるといった効果を付加することができる。

第２の制御回路はまた、出力電圧を検出し、前記出力電圧が所定の電圧以下であるときに前記バイパストランジスタをオフ状態にする。この構成により、バイパストランジスタの地絡を保護する効果を付加することができる。

本発明によれば、入出力間の差電圧又は入力電圧と出力の設定目標電圧との差電圧が所定の電圧値以下であるときに、スイッチ素子又は入出力間に設けたバイパストランジスタをオン状態にするので、低入力時の不安定動作を回避することができる。また、バイパストランジスタの電流供給能力を利用して、インダクタの最大電流以上に電流供給能力を増大することができる。

以下、本発明の実施形態に係る降圧型スイッチングレギュレータについて、図面を参照しながら説明する。

《第１の実施形態》
図１は、本発明の第１の実施形態の降圧型スイッチングレギュレータの回路構成図である。図１において、１はバッテリー等の入力電源であり、入力電圧Ｖｉを生成する。１ａは入力電圧Ｖｉが印加される入力端子、２は入力電源１に接続されたスイッチ素子であり、ＰチャネルＦＥＴからなる。３は整流回路である整流用スイッチ素子であり、ＮチャネルＦＥＴからなる。スイッチ素子２と整流用スイッチ素子３とは交互にオン・オフする。４はスイッチ素子２の出力に一端が接続されたインダクタである。５は平滑手段である出力コンデンサであり、インダクタ４の他端に接続されて、出力電圧Ｖｏを生成して出力端子１ｂより出力する。６は制御回路であり、出力電圧Ｖｏを検出して、当該出力電圧Ｖｏが設定目標電圧となるように信号Ｖｃ２及びＶｃ３を出力する第１の制御回路６０を有する。第１の制御回路６０は背景技術で説明した従来の制御回路６０に相当し、信号Ｖｃ２は周期Ｔとオン時間ＴｏｎのＬレベルとを有するパルス状の信号である。信号Ｖｃ２と信号Ｖｃ３とはほとんど同相であるが、スイッチング時にスイッチ素子２と整流用スイッチ素子３とが同時にオン状態とならないように、デッドタイムと称される微小な位相差を有している。

制御回路６はまた、入力電圧Ｖｉからオフセット電圧源６１のオフセット電圧ΔＶを減算した電圧（Ｖｉ−ΔＶ）と出力電圧Ｖｏとを比較する比較器６２と、この比較器６２の出力と信号Ｖｃ２とが入力される第１のＡＮＤ回路６３と、比較器６２の出力と信号Ｖｃ３とが入力される第２のＡＮＤ回路６４とを有する。第１のＡＮＤ回路６３の出力はスイッチ素子２への駆動信号Ｖｇ２であり、第２のＡＮＤ回路６４の出力は整流用スイッチ素子３への駆動信号Ｖｇ３である。

図２は、図１の降圧型スイッチングレギュレータの要部波形図であり、入力電圧Ｖｉと、出力電圧Ｖｏと、信号Ｖｃ２と、駆動信号Ｖｇ２とを示す。

以下に、図１の降圧型スイッチングレギュレータの動作を、図２を参照しながら説明する。まず、図２の時刻ｔ１より前では、入力電圧Ｖｉからオフセット電圧ΔＶを減算した電圧（Ｖｉ−ΔＶ）が出力電圧Ｖｏより高く（すなわちＶｉ−Ｖｏ＞ΔＶ）、通常のスイッチングレギュレータとして動作している。このとき、比較器６２の出力はＨレベルであり、第１のＡＮＤ回路６３の出力である駆動信号Ｖｇ２は信号Ｖｃ２に等しく、第２のＡＮＤ回路６４の出力である駆動信号Ｖｇ３は信号Ｖｃ３に等しい。したがって、スイッチ素子２と整流用スイッチ素子３とは、第１の制御回路６０によって出力電圧Ｖｏが設定目標電圧Ｖｏｒとなるように、交互にオン・オフするスイッチング動作をする。このとき、駆動信号Ｖｇ２及び信号Ｖｃ２がＬレベルであれば、スイッチ素子２がオンで整流用スイッチ素子３がオフであり、インダクタ４には入力電圧Ｖｉと出力電圧Ｖｏとの差電圧（Ｖｉ−Ｖｏ）が印加され、入力端子１ａからスイッチ素子２とインダクタ４とを介して出力端子１ｂへ電流が流れ、インダクタ４が励磁される。一方、駆動信号Ｖｇ２及び信号Ｖｃ２がＨレベルであるとき、スイッチ素子２がオフで整流用スイッチ素子３がオンであり、インダクタ４には出力電圧Ｖｏが印加され、整流用スイッチ素子３とインダクタ４とを介して出力端子１ｂへ電流が流れ、インダクタ４が消磁される。定常状態において、インダクタ４の励磁量と消磁量とが釣り合っていることから、
Ｖｏ＝Ｖｉ×Ｔｏｎ／Ｔ＝Ｖｉ×Ｄ （３）
となるのは、背景技術での説明と同様である。

さて、第１の制御回路６０は、出力電圧Ｖｏが設定目標電圧Ｖｏｒとなるようにデューティ比Ｄを調整する。入力電源１であるバッテリーの消耗に伴って入力電圧Ｖｉが低下すると、式（３）から明らかなとおり、一定の出力電圧Ｖｏを維持すべくスイッチ素子２のデューティ比Ｄは増加していく。図２においては、信号Ｖｃ２及び駆動信号Ｖｇ２のパルス幅が狭くなっていく。

次に、図２の時刻ｔ１より後は、入力電圧Ｖｉが低下し、入力電圧Ｖｉからオフセット電圧ΔＶを減算した電圧（Ｖｉ−ΔＶ）が出力電圧Ｖｏより低くなった場合（すなわちＶｉ−Ｖｏ＜ΔＶ）の動作を示している。このとき、比較器６２の出力はＬレベルであり、第１のＡＮＤ回路６３の出力である駆動信号Ｖｇ２はＬレベルに固定され、第２のＡＮＤ回路６４の出力である駆動信号Ｖｇ３もＬレベルに固定される。したがって、スイッチ素子２はオン状態、整流用スイッチ素子３はオフ状態に維持される。

このとき、スイッチ素子２のオン抵抗やインダクタ４の直列抵抗を含む入出力間直列抵抗の総和をＲ１とし、出力端子１ｂから出力される電流をＩｏとすると、出力電圧Ｖｏは、
Ｖｏ＝Ｖｉ−Ｒ１×Ｉｏ （４）
となる。オフセット電圧ΔＶはΔＶ＞Ｒ１×Ｉｏに設定されるので、時刻ｔ１の直後では、出力電圧Ｖｏは設定目標電圧Ｖｏｒより高くなる。このため、第１の制御回路６０は信号Ｖｃ２及びＶｃ３のパルス幅を広げてＨレベルにする。

更に入力電圧Ｖｉが低下し、時刻ｔ２にて出力電圧Ｖｏが設定目標電圧Ｖｏｒより低くなると、第１の制御回路６０は信号Ｖｃ２及びＶｃ３のパルス幅を最小とする。第１の制御回路６０がデューティ比Ｄ＝１まで調整可能であれば、信号Ｖｃ２及びＶｃ３をＬレベルにする。

以上のように本発明の降圧型スイッチングレギュレータによれば、従来の制御回路に相当する第１の制御回路６０に最小オフ時間が存在しても、入力電圧Ｖｉが低下して電圧（Ｖｉ−ΔＶ）が出力電圧Ｖｏを下回る、すなわち入出力間電圧（Ｖｉ−Ｖｏ）が所定のオフセット電圧ΔＶを下回ると、強制的にスイッチ素子２をオン状態とする。このことにより、スイッチング動作における最小オフ時間の有無や出力の設定目標電圧Ｖｏｒの変動にかかわらず、デューティ比Ｄが１に確定するので動作が安定する。

《第２の実施形態》
図３は、本発明の第２の実施形態の降圧型スイッチングレギュレータの回路構成図である。図３において、図１に示した本発明の第１の実施形態の降圧型スイッチングレギュレータと同じ構成のものには、同じ番号を付与し、その説明を省略する。図１に示した降圧型スイッチングレギュレータの構成と異なるのは、出力電圧Ｖｏを可変するために外部から制御電圧Ｖｃを印加される制御端子１ｃを有することと、制御回路６の構成と、比較器６２への入力信号を生成する構成とである。

制御回路６の中の第１の制御回路６０ａは、基準電圧Ｖｒを生成する基準電圧源７０と、出力電圧Ｖｏを検出するための分割抵抗である抵抗７１及び抵抗７２と、一端を制御端子１ｃに接続されて他端を抵抗７１と抵抗７２との接続点に接続された抵抗７３と、抵抗７１と抵抗７２との接続点電位Ｖｂと基準電圧Ｖｒとを入力される誤差増幅器７４と、この誤差増幅器７４の出力に応じて信号Ｖｃ２及びＶｃ３を出力するＰＷＭ（pulse width modulation）回路７５とから構成される。

比較器６２へは、入力電圧Ｖｉからオフセット電圧源６１を介してコモン電位との間に接続された抵抗６５と抵抗６６との接続点電位Ｖａと、基準電圧Ｖｒとが入力される。抵抗６５と抵抗６６との接続点と、制御端子１ｃとの間には抵抗６７が接続される。抵抗６５は抵抗７１と等しい抵抗値Ｒａを有し、抵抗６６は抵抗７２と等しい抵抗値Ｒｂを有し、抵抗６７は抵抗７３と等しい抵抗値Ｒｃを有する。

以上のように構成された本発明の第２の実施形態に係る降圧型スイッチングレギュレータの動作を説明する。

まず、比較器６２の非反転入力端子に発生する電圧Ｖａは、
Ｖａ＝｛（Ｖｉ−ΔＶ）／Ｒａ＋Ｖｃ／Ｒｃ｝
／（１／Ｒａ＋１／Ｒｂ＋１／Ｒｃ） （５）
で表される。比較器６２は、この電圧Ｖａと基準電圧Ｖｒとを比較する。

入力電圧Ｖｉが高く、Ｖａ＞Ｖｒである場合、比較器６２はＨレベルの信号を出力する。このため、第１のＡＮＤ回路６３は信号Ｖｃ２を、第２のＡＮＤ回路６４は信号Ｖｃ３をそれぞれそのまま出力する。

一方、誤差増幅器７４の反転入力端子に発生する電圧Ｖｂは、
Ｖｂ＝（Ｖｏ／Ｒａ＋Ｖｃ／Ｒｃ）／（１／Ｒａ＋１／Ｒｂ＋１／Ｒｃ） （６）
で表される。誤差増幅器７４は、この電圧Ｖｂと基準電圧Ｖｒとの誤差を増幅した誤差信号を出力する。この誤差信号はＰＷＭ回路７５に入力され、ＰＷＭ回路７５は電圧Ｖｂと基準電圧Ｖｒとの誤差がゼロになるように、パルス幅の調整された信号Ｖｃ２及びＶｃ３を出力する。したがって、上述のように、信号Ｖｃ２及びＶｃ３が駆動信号Ｖｇ２及びＶｇ３としてスイッチ素子２及び整流用スイッチ素子３をスイッチング動作させていると、電圧Ｖｂと基準電圧Ｖｒとが等しくなるように出力電圧Ｖｏが制御される。（６）式よりＶｂ＝Ｖｒとすると、出力電圧Ｖｏは、
Ｖｏｒ＝（１＋Ｒａ／Ｒｂ＋Ｒａ／Ｒｃ）×Ｖｒ−Ｒｃ／Ｒａ×Ｖｃ （７）
に安定化され、制御電圧Ｖｃを高くするほど低下するように制御される。（７）式で表される電圧Ｖｏｒは、出力の設定目標電圧である。

次に、入力電圧Ｖｉが低下してＶａ＜Ｖｒになると、比較器６２の出力はＬレベルに反転し、駆動信号Ｖｇ２及びＶｇ３がともにＬレベルに維持される。このためスイッチ素子２はオン状態、整流用スイッチ素子３はオフ状態に固定される。この動作の切り替わる入力電圧の閾値Ｖｉｒは、（５）式において、Ｖａ＝Ｖｒであるから、
Ｖｉｒ＝（１＋Ｒａ／Ｒｂ＋Ｒａ／Ｒｃ）×Ｖｒ−Ｒｃ／Ｒａ×Ｖｃ＋ΔＶ
＝Ｖｏｒ＋ΔＶ （８）
となる。すなわち、入力電圧Ｖｉと出力の設定目標電圧Ｖｏｒとの差電圧がオフセット電圧ΔＶより高いと通常のスイッチング動作をし、低いとスイッチ素子２はオン状態、整流用スイッチ素子３はオフ状態に維持される。

第１の実施形態では、入力電圧Ｖｉと出力電圧Ｖｏとをオフセット電圧ΔＶを介して直接比較したが、第２の実施形態では、入力電圧Ｖｉと出力の設定目標電圧Ｖｏｒとをオフセット電圧ΔＶを介して比較する。定常時の動作は同様であるが、制御電圧Ｖｃが急に低下して設定目標電圧Ｖｏｒが入力電圧Ｖｉ近くに設定されたような場合に、第２の実施形態の方が速く応答できる。すなわち、第２の実施形態では、制御電圧Ｖｃが低下して出力の設定目標電圧Ｖｏｒが入力電圧Ｖｉ近くに設定された時点で、スイッチ素子２がオン状態に固定される。第１の制御回路６０ａによるデューティ比Ｄの上昇よりも早く、スイッチ素子２にてデューティ比Ｄ＝１になるので、出力電圧Ｖｏは入力電圧Ｖｉに向けて高速に上昇するのである。

以上のように本発明の第２の実施形態の降圧型スイッチングレギュレータによれば、最小オフ時間の有無や出力の設定目標電圧の変動にかかわらず、デューティ比が１に確定するので動作が安定するといった第１の実施形態の効果に加え、設定目標電圧が入力電圧近くに設定された場合の応答速度の向上という効果がある。

《第３の実施形態》
図４は、本発明の第３の実施形態の降圧型スイッチングレギュレータの回路構成図である。図４において、図１に示した本発明の第１の実施形態の降圧型スイッチングレギュレータと同じ構成のものには、同じ番号を付与し、その説明を省略する。図１に示した降圧型スイッチングレギュレータの構成と異なるのは、図１中の第１及び第２のＡＮＤ回路６３，６４を取り除き、第１の制御回路６０が出力する信号Ｖｃ２がスイッチ素子２を駆動し、信号Ｖｃ３が整流用スイッチ素子３を駆動する構成となっている点と、比較器６２の出力でゲート駆動されるＰチャネルＦＥＴからなるバイパストランジスタ７が、入力端子１ａと出力端子１ｂとの間に接続されている点とである。ここで、オフセット電圧源６１と比較器６２とは、バイパストランジスタ７を駆動する第２の制御回路８を構成する。

第３の実施形態の降圧型スイッチングレギュレータが第１の実施形態の降圧型スイッチングレギュレータと異なるのは、入力電圧Ｖｉが低下して、入出力間電圧（Ｖｉ−Ｖｏ）が所定のオフセット電圧ΔＶを下回ると、スイッチ素子２の状態にかかわらず、バイパストランジスタ７をオン状態とする点である。このとき、バイパストランジスタ７のオン抵抗Ｒ７は充分小さく、出力電圧Ｖｏは入力電圧Ｖｉの近くで安定する。

さて、入力電圧Ｖｉが電圧（Ｖｏ＋ΔＶ）以下になった直後では、出力電圧Ｖｏは設定目標電圧より高くなる。このため、第１の制御回路６０は信号Ｖｃ２のパルス幅を広げてＨレベルにするので、スイッチ素子２はオフ状態となる。このためインダクタ４は励磁されなくなり、もし整流用スイッチ素子３がオンしようとすると、当該整流用スイッチ素子３のドレインからソースへと通常のスイッチング動作時とは逆方向に電流を流してしまう。したがって、第１の制御回路６０は、信号Ｖｃ２がＨレベルであっても整流用スイッチ素子３が逆方向に電流を流そうとする場合は、信号Ｖｃ３をＬレベルにして逆流を防止する機能を有する。このとき、出力端子１ｂから出力される電流をＩｏとし、バイパストランジスタ７のオン抵抗をＲ７とすると、出力電圧Ｖｏは、
Ｖｏ＝Ｖｉ−Ｒ７×Ｉｏ （９）
となる。オフセット電圧ΔＶは、ΔＶ＞Ｒ７×Ｉｏに設定される。

更に入力電圧Ｖｉが低下し、出力電圧Ｖｏが設定目標電圧より低くなると、第１の制御回路６０は信号Ｖｃ２のパルス幅を最小とする。第１の制御回路６０がデューティ比Ｄ＝１まで調整可能であれば、信号Ｖｃ２及びＶｃ３をＬレベルにする。するとスイッチ素子２もオン状態に固定されるので、スイッチ素子２のオン抵抗やインダクタ４の直列抵抗を含む入出力間直列抵抗の総和をＲ１とすると、入出力間インピーダンスは、当該入出力間直列抵抗の総和Ｒ１とバイパストランジスタ７のオン抵抗Ｒ７との並列抵抗Ｒ１７となる。ここに、並列抵抗Ｒ１７は、
Ｒ１７＝Ｒ１×Ｒ７／（Ｒ１＋Ｒ７） （１０）
である。したがって、出力電圧Ｖｏは、
Ｖｏ＝Ｖｉ−Ｒ１７×Ｉｏ （１１）
となる。このとき、出力電圧Ｖｏの上昇に伴って第１の制御回路６０がスイッチ素子２を再びオフ状態にしないように、ヒステリシス特性を有することが望ましい。

以上のように、本発明の第３の実施形態による降圧型スイッチングレギュレータによれば、入力電圧Ｖｉが低下して入出力間電圧（Ｖｉ−Ｖｏ）が所定のオフセット電圧ΔＶを下回ると、強制的にバイパストランジスタ７をオン状態とする。このことにより、スイッチング動作における最小オフ時間の有無や出力の設定目標電圧の変動にかかわらず動作が安定する。

《第４の実施形態》
前述の第３の実施形態では、第１の制御回路６０に、整流用スイッチ素子３の逆流防止機能や、スイッチ素子２のデューティ比Ｄ＝１動作移行時のヒステリシス特性が必要であった。整流用スイッチ素子３の逆流防止機能は同期整流回路一般に有する機能ではあるが、これらの機能を不要とするには、バイパストランジスタ７がオン状態になればスイッチ素子２もオン状態とし、同時に整流用スイッチ素子３をオフ状態とする新たな機能を有すればよい。本発明の第４の実施形態の降圧型スイッチングレギュレータは、この新たな機能を有するものである。

図５は、本発明の第４の実施形態の降圧型スイッチングレギュレータの回路構成図である。図５において、図１に示した本発明の第１の実施形態の降圧型スイッチングレギュレータと同じ構成のものには、同じ番号を付与し、その説明を省略する。図１に示した降圧型スイッチングレギュレータの構成と異なるのは、比較器６２の出力でゲート駆動されるＰチャネルＦＥＴからなるバイパストランジスタ７が、入力端子１ａと出力端子１ｂとの間に接続されている点である。この点を除き、本発明の第４の実施形態の降圧型スイッチングレギュレータの動作は、図１に示した第１の実施形態の降圧型スイッチングレギュレータと同様であるので、その詳細な説明は省略する。

なお、図示はしないが、制御回路６の中で、オフセット電圧源６１、比較器６２、第１のＡＮＤ回路６３及び第２のＡＮＤ回路６４が、第２の制御回路８を構成している。

第４の実施形態の降圧型スイッチングレギュレータが第１の実施形態の降圧型スイッチングレギュレータの動作と異なるのは、入力電圧Ｖｉが低下して、入出力間電圧（Ｖｉ−Ｖｏ）が所定のオフセット電圧ΔＶを下回ると、強制的にスイッチ素子２をオン状態とすると同時に、バイパストランジスタ７もオン状態とする点である。このことにより、スイッチ素子２のオン抵抗とインダクタ４の直列抵抗とを含む入出力間直列抵抗の総和Ｒ１に、バイパストランジスタ７のオン抵抗Ｒ７が並列で接続されるので、入出力間インピーダンスを低減して効率を向上し、出力端子１ｂへの電流供給能力が高まるという効果が得られる。

また、バイパストランジスタ７がオン状態になればスイッチ素子２もオン状態とし、同時に整流用スイッチ素子３をオフ状態とするので、第１の制御回路６０には、第３の実施形態のような整流用スイッチ素子３の逆流防止機能やスイッチ素子２のデューティ比Ｄ＝１動作移行時のヒステリシス特性が不要になる。

《第５の実施形態》
図６は、本発明の第５の実施形態の降圧型スイッチングレギュレータの回路構成図である。図６において、図５に示した本発明の第４の実施形態の降圧型スイッチングレギュレータと同じ構成のものには、同じ番号を付与し、その説明を省略する。図５に示した降圧型スイッチングレギュレータの構成と異なるのは、スイッチ素子２の電流を検出する抵抗８０と、電圧Ｖｓを生成する電圧源回路８１と、抵抗８０の電圧降下と電圧Ｖｓとを比較する第２の比較器８２と、第１の比較器６２の出力と第２の比較器８２の出力とを入力されてバイパストランジスタ７をゲート駆動する第３のＡＮＤ回路８３とが付加されている点である。

以上のような構成により本実施形態の降圧型スイッチングレギュレータは、入力電圧Ｖｉが低下して入出力間電圧（Ｖｉ−Ｖｏ）が所定のオフセット電圧ΔＶを下回ると、強制的にスイッチ素子２をオン状態とすると同時に、バイパストランジスタ７もオン状態とする動作は同様である。更に、本実施形態の降圧型スイッチングレギュレータは、インダクタ４が磁気飽和に至るような大きい出力電流でも動作が可能となる。以下に出力電流が大きい場合の動作を説明する。

図６において、出力電流が増加すると、それに伴ってスイッチ素子２を流れる電流も増加し、抵抗８０での電圧降下も大きくなる。抵抗８０の電圧降下が電圧Ｖｓより小さい場合、第２の比較器８２の出力はＨレベルであり、第３のＡＮＤ回路８３を介してバイパストランジスタ７を駆動するのは第１の比較器６２の出力となる。この状態は前述の第４の実施形態の動作と同様である。出力電流が増加して抵抗８０の電圧降下が電圧Ｖｓを上回ると、第２の比較器８２の出力はＬレベルとなり、第３のＡＮＤ回路８３を介してバイパストランジスタ７をオン状態とする。このことにより、バイパストランジスタ７を介して、入力端子１ａから出力端子１ｂへ電流が流れる。

以上のように本実施形態によれば、入出力電圧が近い場合にオン状態となって電流を流すバイパストランジスタ７を大出力電流時にもオン状態とすることにより、インダクタ４に流れる電流が最大電流Ｉｍａｘを超えないように、バイパストランジスタ７が出力電流を分担するので、スイッチ素子２及びインダクタ４の電流負担を軽減することができる。すなわち、バイパストランジスタ７の電流供給能力を更に生かし、インダクタ４の最大電流Ｉｍａｘ以上の出力電流を供給可能として、降圧型スイッチングレギュレータ自体の電流供給能力を増大することができる。

なお、本実施形態ではスイッチ素子２に流れる電流を検出したが、インダクタ４に流れる電流や出力電流そのものを検出しても構わない。また、電流検出方法も抵抗８０によるもの以外にも、スイッチ素子２とともにカレントミラー構造を形成する素子を用いて検出する等の方法がある。

《第６の実施形態》
図７は、本発明の第６の実施形態の降圧型スイッチングレギュレータの回路構成図である。図７において、図５に示した本発明の第４の実施形態の降圧型スイッチングレギュレータと同じ構成のものには、同じ番号を付与し、その説明を省略する。図５に示した降圧型スイッチングレギュレータの構成と異なるのは、電圧Ｖｐを生成する電圧源回路９０と、出力電圧Ｖｏと電圧Ｖｐとを比較する第３の比較器９１と、第１の比較器６２の出力と第３の比較器９１の出力とを入力されてバイパストランジスタ７をゲート駆動するＯＲ回路９２とが付加されている点である。

以上のような構成により本実施形態の降圧型スイッチングレギュレータは、出力電圧Ｖｏが低下して所定の電圧Ｖｐを下回ると、強制的にバイパストランジスタ７をオフ状態とする。このとき、入出力間電圧（Ｖｉ−Ｖｏ）が所定のオフセット電圧ΔＶを下回りバイパストランジスタ７をオン状態にさせようとする指令が第１の比較器６２から出力されても、上記オフ状態が優先される。

この構成により、バイパストランジスタ７を出力地絡による過電流から保護する効果を付加することができる。

《第７の実施形態》
図８は、本発明の第７の実施形態の降圧型スイッチングレギュレータの回路構成図である。これは、図６に示した本発明の第５の実施形態の降圧型スイッチングレギュレータにバイパストランジスタ７の出力地絡保護回路を設けた構成である。この保護回路は、インダクタ４の磁気飽和防止のためにバイパストランジスタ７に電流が流れるような場合においても有効に働く。バイパストランジスタ７だけでなく、スイッチ素子２の過電流保護回路が設けられていることが更に望ましい。

なお、本発明の第３、第４、第５及び第６の実施形態では入力電圧Ｖｉと出力電圧Ｖｏとの差電圧が所定値を下回るとバイパストランジスタ７をオンしたが、入力電圧Ｖｉと出力の設定目標電圧Ｖｏｒとの差電圧が所定値を下回るとバイパストランジスタ７をオンするような構成を選択しても構わない。その場合には、第２の実施形態と同様の効果が得られる。

本発明は、降圧型スイッチングレギュレータの性能向上に有用であり、例えばパーソナルコンピュータや携帯電話等の電子機器の電源回路に利用することができる。

本発明の第１の実施形態の降圧型スイッチングレギュレータの回路構成図である。 図１の降圧型スイッチングレギュレータの動作波形図である。 本発明の第２の実施形態の降圧型スイッチングレギュレータの回路構成図である。 本発明の第３の実施形態の降圧型スイッチングレギュレータの回路構成図である。 本発明の第４の実施形態の降圧型スイッチングレギュレータの回路構成図である。 本発明の第５の実施形態の降圧型スイッチングレギュレータの回路構成図である。 本発明の第６の実施形態の降圧型スイッチングレギュレータの回路構成図である。 本発明の第７の実施形態の降圧型スイッチングレギュレータの回路構成図である。 従来の一般的な降圧型スイッチングレギュレータの回路構成図である。 従来の他の降圧型スイッチングレギュレータの回路構成図である。

符号の説明

１ 入力電源
１ａ 入力端子
１ｂ 出力端子
１ｃ 制御端子
２ スイッチ素子
３ 整流用スイッチ素子
４ インダクタ
５ 出力コンデンサ
６ 制御回路
７ バイパストランジスタ
８ 第２の制御回路
６０，６０ａ 第１の制御回路
６１ オフセット電圧源
６２，８２，９１ 比較器
６３，６４，８３ ＡＮＤ回路
６５〜６７，７１〜７３，８０ 抵抗
７０ 基準電圧源
７４ 誤差増幅器
７５ ＰＷＭ回路
８１，９０ 電圧源回路
９２ ＯＲ回路

Claims (6)

1. 入力電圧を印加される入力端子に接続されたスイッチ素子と、
   前記スイッチ素子に一端を接続されたインダクタと、
   前記インダクタの他端の電圧を平滑して出力端子に出力電圧を生成する平滑手段と、
   前記スイッチ素子がオフ状態のときに前記インダクタに還流電流を流す整流回路と、
   前記出力電圧が設定目標電圧となるように前記スイッチ素子を駆動する制御回路とを備え、
   前記制御回路はまた、前記入力電圧と前記出力電圧との差電圧又は前記入力電圧と前記設定目標電圧との差電圧を検出し、前記差電圧が所定の電圧値以下であるときに前記スイッチ素子をオン状態にすることを特徴とする降圧型スイッチングレギュレータ。
2. 入力電圧を印加される入力端子に接続されたスイッチ素子と、
   前記スイッチ素子に一端を接続されたインダクタと、
   前記インダクタの他端の電圧を平滑して出力端子に出力電圧を生成する平滑手段と、
   前記スイッチ素子がオフ状態のときに前記インダクタに還流電流を流す整流回路と、
   前記出力電圧が設定目標電圧となるように前記スイッチ素子を駆動する第１の制御回路と、
   前記入力端子と前記出力端子との間に接続されたバイパストランジスタと、
   前記バイパストランジスタを駆動する第２の制御回路とを備え、
   前記第２の制御回路は、前記入力電圧と前記出力電圧との差電圧又は前記入力電圧と前記設定目標電圧との差電圧を検出し、前記差電圧が所定の電圧値以下であるときに前記バイパストランジスタをオン状態にすることを特徴とする降圧型スイッチングレギュレータ。
3. 請求項２記載の降圧型スイッチングレギュレータにおいて、
   前記第２の制御回路はまた、前記差電圧が所定の電圧値以下であるときに前記スイッチ素子をオン状態にすることを特徴とする降圧型スイッチングレギュレータ。
4. 請求項２記載の降圧型スイッチングレギュレータにおいて、
   前記整流回路は整流用スイッチ素子からなる同期整流回路であり、
   前記第２の制御回路はまた、前記差電圧が所定の電圧値以下であるときに前記整流用スイッチ素子をオフ状態にすることを特徴とする降圧型スイッチングレギュレータ。
5. 請求項２記載の降圧型スイッチングレギュレータにおいて、
   前記第２の制御回路はまた、前記インダクタに流れる電流を検出し、前記インダクタに流れる電流が所定の電流値を越えないように前記バイパストランジスタを駆動することを特徴とする降圧型スイッチングレギュレータ。
6. 請求項２記載の降圧型スイッチングレギュレータにおいて、
   前記第２の制御回路はまた、前記出力電圧を検出し、前記出力電圧が所定の設定値以下であるときは、前記バイパストランジスタをオフ状態にすることを特徴とする降圧型スイッチングレギュレータ。

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