JP2007053892A - Ｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】出力制御のためにインダクタ電流の谷値を制御するカレントモード制御方式のＤＣ−ＤＣコンバータであって、インダクタ電流の谷値がゼロを下回っても制御を可能とし、高精度に出力電圧を制御できるＤＣ−ＤＣコンバータの提供を目的とする。
【解決手段】電流検出回路６は、ローサイドＦＥＴ２からインダクタ３へ流れる電流をＦＥＴ６０、ＮＰＮトランジスタ６１、ＮＰＮトランジスタ６２、ＰＮＰトランジスタ６４、ＰＮＰトランジスタ６５及び抵抗６６で検出し、インダクタ３からローサイドＦＥＴ２へ流れる電流をＦＥＴ６７、差動アンプ６８、ＦＥＴ６９及び抵抗６６で検出し、電流検出信号Ｖｃを出力するよう構成されており、比較器７は、電流検出信号Ｖｃと誤差信号Ｖｅが入力され、ＲＳラッチ９へセット信号Ｓを出力し、タイマー回路８は、ハイサイドＦＥＴ１がオン状態になってから所定時間後にＲＳラッチ９へリセット信号ＣＫを出力する。
【選択図】図１

Description

本発明は、制御された直流電圧を各種電子機器に供給するＤＣ−ＤＣコンバータに関し、特にスイッチ動作によってインダクタ電流を周期的に増減させながら、その谷値を制御することによって負荷へ供給する直流電力を制御するＤＣ−ＤＣコンバータに関する。

近年、パーソナルコンピュータのＣＰＵ用電源などに、ＤＣ−ＤＣコンバータがよく用いられている。例えば、電源電圧より低く制御された直流電圧を負荷に供給する降圧型のＤＣ−ＤＣコンバータにおいては、インダクタと、電源電圧と接地電圧との間に直列に接続されたハイサイドＦＥＴと、ローサイドＦＥＴを有して構成されている。このハイサイドＦＥＴとローサイドＦＥＴが交互にオン／オフを繰り返すことにより、インダクタは磁気エネルギーの蓄積と放出を繰り返す。このようにインダクタにおける蓄積と放出との繰り返しの際に発生する交流電圧が整流されて、負荷へ所定の電圧が供給される。負荷に供給される電圧は、ハイサイドＦＥＴの一周期におけるオン時間の割合によって調整される。インダクタ電流はスイッチのオン／オフにより増加又は低減を繰り返す三角波状であって、カレントモード制御方式においては、通常そのピーク値もしくは谷値を制御することにより、ハイサイドＦＥＴのオン時間もしくはオフ時間が制御される。

オン時間を制御するピーク値制御方式では、電源電圧側のハイサイドＦＥＴに流れる電流を検出する必要がある。このため、検出器とその周辺回路は電源電圧側に設けられる。この結果、変動が想定される電源電圧に対して、正確な電流検出を行うには回路構成が複雑にならざるを得なかった。

これに対して、オフ時間を制御する谷値制御方式では、接地側のローサイドＦＥＴに流れる電流を検出することにより、検出器とその周辺回路が接地側に設けられるので回路構成の簡素化を図ることができる。

さらに、最近の出力電圧の低下傾向に伴い、ハイサイドＦＥＴのオン時間は短くなる傾向にある。オン時間を制御するピーク値制御方式ではハイサイドＦＥＴがオン状態である短時間の間に検出および制御をしなければならない。一方、オフ時間を制御する谷値制御方式では、ハイサイドＦＥＴがオフ状態の時に検出および制御すればよく、制御時間を長くとることが可能となる。以上のような理由から、例えば、特許文献１に開示されたような谷値制御方式が提案されている。

以下、ハイサイドＦＥＴのオフ時間を制御する谷値制御方式の一例として、特許文献１に開示された制御方式について図６を参照しながら説明する。

図６は従来の降圧型のＤＣ−ＤＣコンバータの回路図である。図６に示すＤＣ−ＤＣコンバータは、ハイサイドＦＥＴ１１、ローサイドＦＥＴ１２、インダクタ１３、出力コンデンサ１４、エラーアンプ１５、電流検出器１６、比較器１７、タイマー回路１８、およびＲＳラッチ１９を有して構成されている。この従来のＤＣ−ＤＣコンバータにおいて、電圧Ｖｉが入力端子に印加され、出力端子から電圧Ｖｏが負荷に供給されるよう構成されている。図６において、Ｖｒは基準電圧である。

入力電圧Ｖｉと接地電位との間に、ハイサイドＦＥＴ１１とローサイドＦＥＴ１２のスイッチ素子が直列に接続されており、これらのスイッチ素子の結合部と出力端子Ｖｏとの間に、インダクタ１３と出力コンデンサ１４がフィルタを構成して接続されている。ハイサイドＦＥＴ１１とローサイドＦＥＴ１２は、それぞれが相補的にオン／オフするように、ＲＳラッチ１９に接続されている。エラーアンプ１５の非反転入力端子（＋）には基準電圧Ｖｒが入力され、反転入力端子（−）には出力電圧Ｖｏが入力され、エラーアンプ１５は誤差信号Ｖｅを比較器１７の非反転入力端子（＋）に出力する。比較器１７は、非反転入力端子に誤差信号Ｖｅが入力され、ＲＳラッチ１９をセットするセット信号Ｓを出力する。電流検出器１６はローサイドＦＥＴ１２がオン状態のときにローサイドＦＥＴ１２を介してインダクタ１３へ流れる電流を検出する。電流検出器１６は、ローサイドＦＥＴ１２のオン抵抗による電圧降下を検出して増幅し、電圧変換された電流検出信号Ｖｃを生成し出力する。この電流検出信号Ｖｃは、比較器１７の反転入力端子（−）に印加される。ＲＳラッチ１９のリセット入力端子には外部からのクロック信号ＣＫが入力されるよう構成されている。

次に、図６に示した従来のＤＣ−ＤＣコンバータの基本動作について説明する。
ハイサイドＦＥＴ１１がオン状態であるとき、インダクタ１３には入力電圧Ｖｉと出力電圧Ｖｏとの電圧差（Ｖｉ−Ｖｏ）が印加される。このとき、インダクタ１３に流れる電流ＩＬは直線的に増加し、インダクタ１３に磁気エネルギーが蓄えられる。ハイサイドＦＥＴ１１がオフ状態であるとき、インダクタ１３には出力電圧Ｖｏが逆方向に印加される。このとき、インダクタ電流ＩＬは直線的に減少し、インダクタ１３は磁気エネルギーを放出する。インダクタ電流ＩＬは出力コンデンサ１４によって平滑化され、出力端子には平滑化された直流電流が供給される。出力電圧Ｖｏはエラーアンプ１５の反転入力端子（−）にフィードバックされ、基準電圧Ｖｒはエラーアンプ１５の非反転入力端子（＋）に入力される。エラーアンプ１５の出力である誤差信号Ｖｅは、比較器１７の非反転入力端子（＋）に入力される。ローサイドＦＥＴ１２に流れる電流を電流−電圧変換した電流検出信号Ｖｃは、比較器１７の反転入力端子（−）に入力される。インダクタ電流ＩＬが減少し、電流検出信号Ｖｃがエラーアンプ１５の出力する誤差信号Ｖｅまで低下すると、比較器１７は出力を反転する。即ち、ＲＳラッチ１９のセット信号ＳをＨレベルにし、ハイサイドＦＥＴ１１をオン状態とする。その後、インダクタ１３の充電が開始される。ＲＳラッチ１９のリセット入力端子には、クロック信号ＣＫが入力されており、所定の時間後にハイサイドＦＥＴ１１をオフ状態とする。

以下、上記のように構成された従来のＤＣ−ＤＣコンバータは、エラーアンプ１５、比較器１７、ＲＳラッチ１９の信号によってハイサイドＦＥＴ１１とローサイドＦＥＴ１２を相補的にオン／オフさせることにより、所定の直流の出力電圧Ｖｏを出力する。

以上が従来のＤＣ−ＤＣコンバータの各構成要素における基本動作であり、負荷が急変した場合について説明する。

例えば、出力端子からの出力電流Ｉｏが増加したことにより、出力電圧Ｖｏが目標値より低くなった場合、出力電圧Ｖｏの低下を検出したエラーアンプ１５は、誤差信号Ｖｅを上昇させる。このとき、低下していくローサイドＦＥＴ１２の電流検出信号Ｖｃが誤差信号Ｖｅに達するまでの時間、つまり、ハイサイドＦＥＴ１１のオフ時間は短くなる。この結果、出力コンデンサ１４への供給電力が増加し、低下していた出力電圧Ｖｏは上昇する。

逆に、出力電流Ｉｏの減少によって、出力電圧Ｖｏが上昇した場合には、エラーアンプ１５は誤差信号Ｖｅを低下させる。このとき、ローサイドＦＥＴ１２の電流検出信号Ｖｃが誤差信号Ｖｅに達するまでの時間、つまり、ハイサイドＦＥＴ１１のオフ時間は長くなる。この結果、出力コンデンサ１４への供給電力が減少し、増加していた出力電圧Ｖｏは低下する。

以上のように、負荷が急変した場合において、図６に示した従来のＤＣ−ＤＣコンバータは所定の出力電圧Ｖｏを維持するように動作する。

図７は、図６に示したＤＣ−ＤＣコンバータにおけるローサイドＦＥＴ１２の電流を検出する電流検出器１６を、従来の技術において具体的に構成した回路例を示す回路図である。電流検出点であるローサイドＦＥＴ１２のドレインは負電圧となるので、この電圧を直接検出して増幅するのは困難である。そのため図７に示すように、電流検出器１６は、ローサイドＦＥＴ１２とドレイン及びゲートを共通とし、同じＮチャンネル型のＦＥＴ１６０と、このＦＥＴ１６０のソースにエミッタが接続されたＮＰＮトランジスタ１６１と、このＮＰＮトランジスタ１６１のベースにコレクタとベースが接続されてミラー構造をなし、エミッタがローサイドＦＥＴ１２のソースに接続されたＮＰＮトランジスタ１６２と、このＮＰＮトランジスタ１６２に電流を供給する電流源１６３と、ＮＰＮトランジスタ１６１のコレクタに接続され、ＮＰＮトランジスタ１６１に流れる電流と同じ電流が流れるミラー回路を構成するＰＮＰトランジスタ１６４とＰＮＰトランジスタ１６５と、ＰＮＰトランジスタ１６５に流れる電流を電圧に変換する抵抗１６６と、から構成される。ＦＥＴ１６０のサイズはローサイドＦＥＴ１２の１／ｎ、即ちオン抵抗はｎ倍とし、ＰＮＰトランジスタ１６５にはＮＰＮトランジスタ１６１に流れる電流と同じ電流が流れるようにミラー比を設定し、抵抗１６６の抵抗値をＲｓとする。

ＦＥＴ１６０のソース及びＮＰＮトランジスタ１６１のエミッタは、ＮＰＮトランジスタ１６２とのミラー回路により、ローサイドＦＥＴ１２のソースと同電位となる。このため、ＦＥＴ１６０のソース−ドレイン間電圧は、ローサイドＦＥＴ１２のソース−ドレイン間電圧と等しくなる。ＦＥＴ１６０のオン抵抗はローサイドＦＥＴ１２のオン抵抗のｎ倍であるから、ローサイドＦＥＴ１２がオン状態にある時に流れる電流ＩＬに対し、ＦＥＴ１６０にはＩＬ／ｎの電流が流れる。このＩＬ／ｎの電流は、ＮＰＮトランジスタ１６１とＰＮＰトランジスタ１６４、ＰＮＰトランジスタ１６５を介して抵抗１６６に流れる。この結果、抵抗１６６の両端には、Ｖｃ＝Ｒｓ×ＩＬ／ｎの電圧が発生する。即ち、抵抗１６６の両端電圧から、ローサイドＦＥＴ１２がオン状態の時に流れる電流ＩＬが検出できる。
特開２００１−１３６７３７号公報

しかしながら、従来の谷値制御方式のＤＣ−ＤＣコンバータにおいて、上記のような図７に示した電流検出器１６の構成では、ローサイドＦＥＴ１２がオン状態にある時にソースからドレインへ流れる電流しか検出できない。このため、従来の谷値制御方式のＤＣ−ＤＣコンバータは、インダクタ電流の谷値がゼロに達するとローサイドＦＥＴ１２をオフ状態にする。このＤＣ−ＤＣコンバータにおいては、ハイサイドＦＥＴ１１のオン時間Ｔｏｎが一定であるために、出力電圧Ｖｏが目標値を越えて上昇するという問題を有している。そこで、ローサイドＦＥＴ１２のターンオフ後にハイサイドＦＥＴ１１を所定の時間オン状態とさせない間欠動作を行わせる必要がある。即ち、軽負荷となってインダクタ電流の谷値がゼロに達し、出力電圧Ｖｏが目標値を超えた場合、ハイサイドＦＥＴ１１のオフ状態を持続させて、出力電圧Ｖｏが目標値まで低下したことを検出したとき、ハイサイドＦＥＴ１１をターンオンする。このような間欠動作の問題点は、負荷が軽くなるにしたがい、出力コンデンサ１４の充電に伴う出力電圧Ｖｏの上昇が大きくなることである。このため、軽負荷時ほど出力電圧Ｖｏに重畳される出力リップル電圧が大きくなり、しかもその出力リップル電圧は目標値にかさ上げされる。この結果、出力電圧Ｖｏと目標値との間に誤差が発生する。

本発明では、出力制御のためにインダクタ電流の谷値を制御する、即ちスイッチ素子のオフ時間を制御するカレントモード制御方式のＤＣ−ＤＣコンバータであって、インダクタ電流の谷値がゼロを下回った場合であっても制御が可能であり、高精度に出力電圧を制御することができるＤＣ−ＤＣコンバータを提供することを目的とする。

前記の目的を達成するために、本発明の第１の観点のＤＣ−ＤＣコンバータは、
電源電圧側に接続されたハイサイドスイッチと、
接地側に接続された整流用のローサイドスイッチと、
直列に接続された前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に一端が接続されたインダクタと、
前記インダクタの他端に一端が接続され、他端が接地された平滑手段と、
前記ローサイドスイッチに流れる電流を検出する電流検出回路とを具備し、
前記ＤＣ−ＤＣコンバータは、前記ハイサイドスイッチと前記ローサイドスイッチをオン・オフすることにより、前記ローサイドスイッチに流れる電流を調整して、前記平滑手段から出力される出力電圧を制御するよう構成されており、そして
前記電流検出回路は、前記ローサイドスイッチがオン状態時に、前記ローサイドスイッチに流れる双方向いずれの電流も検出するよう構成されている。
以上のように構成された本発明のＤＣ−ＤＣコンバータは、ローサイドＦＥＴに流れる電流を双方向とも検出・制御することが可能となり、無負荷に至る全負荷範囲で間欠動作することなく連続して動作することができる。また、本発明のＤＣ−ＤＣコンバータにおいては、出力リップル電圧を負荷によらず一定にできるため、出力電圧の高精度な制御が可能となる。

本発明の第２の観点のＤＣ−ＤＣコンバータにおいて、前記の第１の観点における電流検出回路は、ローサイドスイッチがオン状態時にオン状態となる補助スイッチと、
前記ローサイドスイッチと前記補助スイッチのオン状態時の電圧が等しくなるように前記補助スイッチに流れる電流を調整する補償回路と、を有する。

本発明の第３の観点のＤＣ−ＤＣコンバータにおいて、前記の第２の観点における補償回路は、ローサイドスイッチと補助スイッチがオン状態時の電圧が入力される差動アンプと、
前記補助スイッチの出力端子に接続され、前記差動アンプの出力によってインピーダンスが変化する可変インピーダンス素子と、を有する。

本発明の第４の観点のＤＣ−ＤＣコンバータにおいて、前記の第２の観点におけるローサイドスイッチと補助スイッチがＮチャンネル型ＦＥＴである。

本発明の第５の観点のＤＣ−ＤＣコンバータにおいて、前記の第１の観点における電流検出回路は、
ローサイドスイッチがオン状態時にオン状態となる補助スイッチと、
オフセット電圧を発生するオフセット電圧源と、
前記ローサイドスイッチのオン状態時の電圧に前記オフセット電圧を加算した電圧と前記補助スイッチのオン状態時の電圧とが等しくなるように前記補助スイッチに流れる電流を調整する補償回路と、を有する。

本発明の第６の観点のＤＣ−ＤＣコンバータにおいて、前記の第５の観点における補償回路は、
ローサイドスイッチのオン状態時の電圧にオフセット電圧を加算した電圧と補助スイッチのオン状態時の電圧とが入力される差動アンプと、
前記補助スイッチの出力端子に接続され、前記差動アンプの出力によってインピーダンスが変化する可変インピーダンス素子を有する。

本発明の第７の観点のＤＣ−ＤＣコンバータにおいて、前記の第５の観点におけるローサイドスイッチと補助スイッチがＮチャンネル型ＦＥＴであり、オフセット電圧源はオン状態時に定電流が流れるＮチャンネル型ＦＥＴである。

本発明の第８の観点のＤＣ−ＤＣコンバータは、電源電圧側に接続されたハイサイドスイッチ、
接地側に接続されたローサイドスイッチ、
直列に接続された前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に一端が接続されたインダクタ、
前記インダクタの他端に一端が接続され、他端が接地された平滑手段、
前記ローサイドスイッチがオン状態のときに前記ローサイドスイッチを介して前記インダクタへ流れる電流を、前記ローサイドスイッチのオン抵抗による電圧降下を検出して増幅し、電圧変換された電流検出信号を出力する電流検出回路、
前記ハイサイドスイッチと前記ローサイドスイッチをそれぞれが相補的にオン／オフするよう接続されたラッチ回路、
一方の端子に基準電圧が入力され、他方の端子に出力電圧が入力されて誤差信号を出力するエラーアンプ、
一方の端子に前記エラーアンプの誤差信号が入力され、他方の端子に前記電流検出信号が入力されて前記ラッチ回路をセットするセット信号を出力する比較器、及び
前記ハイサイドスイッチがオン状態になってから、所定の時間経過後にリセット信号を前記ラッチ回路へ出力するタイマー回路、を具備する。

本発明の第９の観点のＤＣ−ＤＣコンバータにおいて、前記の第８の観点における前記電流検出回路は、
ＮチャンネルＦＥＴである前記ローサイドスイッチとドレイン及びゲートを共通とし、同じＮチャンネルＦＥＴである第１のスイッチと、
前記第１のスイッチのソースにエミッタが接続されたＮＰＮトランジスタである第２のスイッチと、
前記第２のスイッチのベースにコレクタとベースが接続されてミラー回路が構成され、エミッタが前記ローサイドスイッチのソースに接続されたＮＰＮトランジスタである第３のスイッチと、
前記第３のスイッチに電流を供給する電流源と、
前記第２のスイッチのコレクタに接続され、前記第２のスイッチに流れる電流と同じ電流が流れるミラー回路を構成するＰＮＰトランジスタである第４のスイッチとＰＮＰトランジスタである第５のスイッチと、
一端に基準電圧が印加されて前記第５のスイッチに流れる電流を電圧に変換する抵抗と、
前記ローサイドスイッチとゲートおよびソースを共通とするＮチャンネルＦＥＴである補助スイッチと、
前記ローサイドスイッチのドレインが非反転入力端子に接続され、前記補助スイッチのドレインが反転入力端子に接続された差動アンプと、
前記差動アンプの出力がゲートに供給され、ドレインが前記抵抗に接続され、ソースが前記補助スイッチのドレインに接続されたＮチャンネルＦＥＴである可変インピーダンス素子と、を有する。

本発明の第１０の観点のＤＣ−ＤＣコンバータにおいて、前記の第９の観点における前記第１のスイッチ及び前記補助スイッチは、前記ローサイドスイッチの１／ｎのサイズであり、各オン抵抗が前記ローサイドスイッチのｎ倍に設定されている。

本発明の第１１の観点のＤＣ−ＤＣコンバータにおいて、前記の第８の観点における前記電流検出回路は、
一端に基準電圧が印加された抵抗と、
ＮチャンネルＦＥＴである前記ローサイドスイッチとゲート及びソースを共通とするＮチャンネルＦＥＴである補助スイッチと、
前記補助スイッチのドレインが反転入力端子に接続された差動アンプと、
前記差動アンプの出力がゲートに供給され、ドレインが前記抵抗の他端に接続され、ソースが前記補助スイッチのドレインに接続されたＮチャンネルＦＥＴである可変インピーダンス素子と、
前記ローサイドスイッチのドレインにオフセット電圧を加算して前記差動アンプの非反転入力端子に印加するオフセット電圧源と、を有する。

本発明の第１２の観点のＤＣ−ＤＣコンバータにおいて、前記の第１１の観点における前記補助スイッチは、前記ローサイドスイッチの１／ｎのサイズであり、オン抵抗が前記ローサイドスイッチのｎ倍に設定されている。

本発明によれば、出力制御のためにインダクタ電流の谷値を制御する、即ちハイサイドＦＥＴのオフ時間を制御するカレントモード制御方式のＤＣ−ＤＣコンバータにおいて、ローサイドＦＥＴに流れる電流を双方向とも検出し、制御できる構成であるため、無負荷に至る全負荷範囲においてインダクタ電流の検出を連続で行うＤＣ−ＤＣコンバータを提供することができる。
また、本発明のＤＣ−ＤＣコンバータにおいては、出力リップル電圧が負荷によらず一定となるので、軽負荷時においても出力電圧を高精度に制御できる。

さらに、本発明によれば、ローサイドＦＥＴに流れる電流を双方向とも検出して、制御する構成であるため、負荷の急減などに伴う出力電圧の上昇に対し、入力への電力回生によって高速に目標値へ復帰させることができる。
また、本発明のＤＣ−ＤＣコンバータにおいては、出力電圧の異常上昇時にのみローサイドＦＥＴに流れる電流を通常動作時とは逆方向に検出して、制御することにより、軽負荷時の効率を劣化させることなく、負荷の急減などに伴う出力電圧の上昇に対し、入力への電力回生によって高速に目標値へ復帰させることができる。

以下、本発明のＤＣ−ＤＣコンバータに係る好適な実施の形態について、添付の図面を参照しつつ説明する。

《実施の形態１》
図１は本発明に係る実施の形態１のＤＣ−ＤＣコンバータの構成を示す回路図である。図１において、Ｖｉは入力電圧、Ｖｒは基準電圧、およびＶｏは出力電圧である。入力電圧Ｖｉと接地電位との間には、電源電圧側スイッチ素子であるハイサイドＦＥＴ１と接地側スイッチ素子であるローサイドＦＥＴ２が直列に接続されており、これらのスイッチ素子の結合部にインダクタ３と平滑手段である出力コンデンサ４がフィルタを構成して接続されている。出力コンデンサ４の両端電圧が出力電圧Ｖｏとして出力される。

実施の形態１のＤＣ−ＤＣコンバータは、エラーアンプ５、電流検出回路６、比較器７、タイマー回路８、およびＲＳラッチ９を有して構成されている。ハイサイドＦＥＴ１とローサイドＦＥＴ２は、それぞれが相補的にオン／オフするように、ＲＳラッチ９に接続されている。エラーアンプ５は、非反転入力端子（＋）に基準電圧Ｖｒが入力され、反転入力端子（−）に出力電圧Ｖｏが入力され、誤差信号Ｖｅを出力する。比較器７は、非反転入力端子（＋）にエラーアンプ５の出力である誤差信号Ｖｅが入力され、ＲＳラッチ９をセットするセット信号Ｓを出力する。電流検出回路６は、ローサイドＦＥＴ２がオン状態のときにローサイドＦＥＴ２を介してインダクタ３へ流れる電流を、ローサイドＦＥＴ２のオン抵抗による電圧降下を検出して増幅し、電圧変換する。このように電圧変換された電流検出信号Ｖｃを電流検出回路６は生成し比較器７へ出力する。電流検出信号Ｖｃは、比較器７の反転入力端子（−）に印加される。

タイマー回路８の出力端子は、ＲＳラッチ９のリセット入力端子（Ｒ）に接続されており、ハイサイドＦＥＴ１がオン状態になってから、所定の時間経過後にリセット信号ＣＫを出力する。電流検出回路６は、ローサイドＦＥＴ２とドレイン及びゲートを共通とし、同じＮチャンネル型のＦＥＴ６０と、このＦＥＴ６０のソースにエミッタが接続されたＮＰＮトランジスタ６１と、このＮＰＮトランジスタ６１のベースにコレクタとベースが接続されてミラー回路が構成され、エミッタがローサイドＦＥＴ２のソースに接続されたＮＰＮトランジスタ６２と、このＮＰＮトランジスタ６２に電流を供給する電流源６３とを有している。また、電流検出回路６は、ＮＰＮトランジスタ６１のコレクタに接続され、ＮＰＮトランジスタ６１に流れる電流と同じ電流が流れるミラー回路を構成するＰＮＰトランジスタ６４とＰＮＰトランジスタ６５と、一端に基準電圧Ｖｒが印加されてＰＮＰトランジスタ６５に流れる電流を電圧に変換する抵抗６６と、ローサイドＦＥＴ２とゲートおよびソースを共通とする補助スイッチであるＮチャンネル型のＦＥＴ６７とを有している。さらに、電流検出回路６は、ローサイドＦＥＴ２のドレインが非反転入力端子に接続され、ＦＥＴ６７のドレインが反転入力端子に接続された差動アンプ６８と、差動アンプ６８の出力がゲートに供給され、ドレインが抵抗６６に接続され、ソースがＦＥＴ６７のドレインに接続されたＮチャンネル型のＦＥＴ６９とを有している。差動アンプ６８とＮチャンネル型のＦＥＴ６９とにより補償回路が構成されている。ＦＥＴ６０およびＦＥＴ６７は、ともにローサイドＦＥＴ２の１／ｎのサイズであり、オン抵抗はローサイドＦＥＴ２のｎ倍に設定されている。ここで「ｎ」は、正の値であり、用いるデバイスに応じて所定の値に設定される。また、Ｎチャンネル型のＦＥＴ６０が第１のスイッチであり、ＮＰＮトランジスタ６１が第２のスイッチであり、ＮＰＮトランジスタ６２が第３のスイッチであり、ＰＮＰトランジスタ６４が第４のスイッチであり、及びＰＮＰトランジスタ６５が第５のスイッチである。さらに、補償回路のＮチャンネル型のＦＥＴ６９は差動アンプ６８の出力によりインピーダンスが変化する可変インピーダンス素子である。

図１に示した本発明に係る実施の形態１のＤＣ−ＤＣコンバータの基本動作は以下の通りである。
ハイサイドＦＥＴ１がオン状態であるとき、インダクタ３には入力電圧Ｖｉと出力電圧Ｖｏとの電圧差（Ｖｉ−Ｖｏ）が印加される。このとき、インダクタ３を流れる電流ＩＬは直線的に増加し、インダクタ３に磁気エネルギーを蓄える。ハイサイドＦＥＴ１がオフ状態であるとき、インダクタ３には出力電圧Ｖｏが逆方向に印加される。このとき、インダクタ電流ＩＬは直線的に減少し、インダクタ３は磁気エネルギーを放出する。インダクタ電流ＩＬは出力コンデンサ４によって平滑化され、出力端子には平滑化された直流電流が供給される。出力電圧Ｖｏはエラーアンプ５の反転入力端子（−）にフィードバックされ、一方で基準電圧Ｖｒがエラーアンプ５の非反転入力端子（＋）に入力される。エラーアンプ５の出力である誤差信号Ｖｅは比較器７の非反転入力端子（＋）に入力される。ローサイドＦＥＴ２を流れる電流を電流−電圧変換した電流検出信号Ｖｃは、比較器７の反転入力端子（−）に入力される。インダクタ電流ＩＬが減少し、電流検出信号Ｖｃがエラーアンプ５の出力する誤差信号Ｖｅまで低下すると、比較器７はその出力を反転する。即ち、ＲＳラッチ９に入力されるセット信号ＳがＨレベルとなり、ハイサイドＦＥＴ１をオン状態とする。その後、インダクタ３の充電が開始される。ＲＳラッチ９のリセット入力端子（Ｒ）には、ハイサイドＦＥＴ１のオン時間を設定するタイマー回路８が接続されている。タイマー回路８は、比較器７の出力であるセット信号ＳがＨレベルになり、ハイサイドＦＥＴ１がオン状態になってから、所定の時間経過後にリセット信号ＣＫを出力し、ハイサイドＦＥＴ１をオフ状態とする。

以上のように構成された実施の形態１のＤＣ−ＤＣコンバータは、上記のようにエラーアンプ５、比較器７、ＲＳラッチ９の各信号の動作によって、ハイサイドＦＥＴ１とローサイドＦＥＴ２を相補的にオン・オフさせて、所定の直流の出力電圧Ｖｏを出力する。

以上が実施の形態１のＤＣ−ＤＣコンバータの各構成要素における基本動作である。次に、負荷が急変した場合について説明する。

例えば、出力端子からの出力電流Ｉｏの増加により、出力電圧Ｖｏが目標値より低くなった場合、出力電圧Ｖｏの低下を検出したエラーアンプ５は誤差信号Ｖｅを上昇させる。その結果、低下していくローサイドＦＥＴ２の電流検出信号Ｖｃが誤差信号Ｖｅに達するまでの時間、つまり、ハイサイドＦＥＴ１のオフ時間は、短くなる。タイマー回路８によって設定されているハイサイドＦＥＴ１のオン時間は一定であるため、インダクタ電流ＩＬは全体的に増加する。このことにより、出力コンデンサ４への供給電力が増加し、低下した出力電圧Ｖｏは上昇する。

逆に、出力電流Ｉｏの減少により、出力電圧Ｖｏが上昇した場合、エラーアンプ５は誤差信号Ｖｅを低下させる。このため、ローサイドＦＥＴ２の電流検出信号Ｖｃが誤差信号Ｖｅに達するまでの時間、つまり、ハイサイドＦＥＴ１のオフ時間は、長くなる。タイマー回路８によって設定されているハイサイドＦＥＴ１のオン時間は一定であるため、インダクタ電流ＩＬは全体的に減少する。このことにより、出力コンデンサ４へ供給される電力が減少し、上昇していた出力電圧Ｖｏは低下する。以上のように、実施の形態１のＤＣ−ＤＣコンバータは、出力電圧Ｖｏを所定の値に維持するように動作する。

以下、実施の形態１のＤＣ−ＤＣコンバータにおけるローサイドＦＥＴ２の電流を検出する電流検出器６の動作について説明する。
まず、ローサイドＦＥＴ２のソースからドレインに電流ＩＬが流れる場合（ＩＬ≧０）、ＦＥＴ６０のソース及びＮＰＮトランジスタ６１のエミッタは、ＮＰＮトランジスタ６２とのミラー回路により、ローサイドＦＥＴ２のソースと同電位となる。このため、ＦＥＴ６０のソース−ドレイン間電圧は、ローサイドＦＥＴ２のソース−ドレイン間電圧と等しくなる。ＦＥＴ６０のオン抵抗はローサイドＦＥＴ２のオン抵抗のｎ倍であるから、ローサイドＦＥＴ２がオン状態にある時に流れる電流ＩＬに対し、ＦＥＴ６０にはＩｘ＝ＩＬ／ｎの電流が流れる。この電流Ｉｘは、ＮＰＮトランジスタ６１、ＰＮＰトランジスタ６４、およびＰＮＰトランジスタ６５を介して抵抗６６に流れるので、抵抗６６の抵抗値をＲｓとすると、抵抗６６の両端には、（Ｒｓ×ＩＬ／ｎ）の電圧が発生する。即ち、電流検出信号Ｖｃは次式（１）で表される。なお、電流Ｉｘは逆方向には流れない、即ち、Ｉｘ≧０であるので、ＩＬ≧０の条件が付く。

Ｖｃ＝Ｖｒ＋Ｒｓ×ＩＬ／ｎ （ＩＬ≧０） （１）

次に、ローサイドＦＥＴ２のドレインからソースに電流が流れる場合（ＩＬ≦０）、ローサイドＦＥＴ２のオン抵抗Ｒｏｎによって電圧（−ＩＬ×Ｒｏｎ）をドレインに発生させる。この電圧が差動アンプ６８の非反転入力端子（＋）に印加される。差動アンプ６８は、ＦＥＴ６９を制御して、反転入力端子（−）に印加される電圧が前記の（−ＩＬ×Ｒｏｎ）と等しくなるように、ＦＥＴ６９からＦＥＴ６７に流れる電流Ｉｙを調整する。補助スイッチであるＦＥＴ６７のオン抵抗は、ローサイドＦＥＴ２のオン抵抗のｎ倍であるから、次式（２）となる。

Ｉｙ×Ｒｏｎ×ｎ＝−ＩＬ×Ｒｏｎ （２）

式（２）から、電流Ｉｙは、Ｉｙ＝−ＩＬ／ｎ と表され、電流検出信号Ｖｃは次式（３）で表される。尚、電流Ｉｙは逆方向には流れない、即ち、Ｉｙ≧０であるので、ＩＬ≦０の条件が付く。

Ｖｃ＝Ｖｒ＋Ｒｓ×ＩＬ／ｎ （ＩＬ≦０） （３）

以上から、ローサイドＦＥＴ２の電流ＩＬの正負によらず、電流検出信号Ｖｃは、次式（４）で表される。

Ｖｃ＝Ｖｒ＋Ｒｓ×ＩＬ／ｎ （４）

したがって、実施の形態１のＤＣ−ＤＣコンバータにおいては、インダクタ電流の谷値がゼロを下回っても検出し、制御することが可能となる。

図２の（ａ）から（ｈ）は図１に示した本発明に係る実施の形態１のＤＣ−ＤＣコンバータにおける各部の動作波形図である。図２において、（ａ）はローサイドＦＥＴ２に流れる電流ＩＬ、（ｂ）はＦＥＴ６０に流れる電流Ｉｘ、（ｃ）はＦＥＴ６７に流れる電流Ｉｙ、（ｄ）は電流検出信号Ｖｃと誤差信号Ｖｅ、（ｅ）はＲＳラッチ９のセット信号Ｓ、（ｆ）はＲＳラッチ９のリセット信号でありタイマー回路８の出力であるクロック信号ＣＫ、（ｇ）はハイサイドＦＥＴ１への駆動信号であるＲＳラッチ９の出力信号Ｖ１、（ｈ）はローサイドＦＥＴ２への駆動信号であるＲＳラッチ９の出力信号Ｖ２を示す。誤差信号Ｖｅが基準電圧Ｖｒより高い値から低い値へと変化するのに伴い、ローサイドＦＥＴ２をターンオフする電流の閾値は正から負へと変化していく。実施の形態１のＤＣ−ＤＣコンバータにおいては、インダクタ電流の谷値が負であっても制御可能である。このことにより、ＤＣ-ＤＣコンバータの出力電流がゼロになっても間欠動作の必要はなく、インダクタ電流の連続状態を保つことができる。また、負荷の急減によって出力電圧が上昇しても、インダクタ電流が逆流する、即ち、出力から入力へ電力を回生させることによって高速に出力電圧を目標値まで低下させることができる。

《実施の形態２》
図３は本発明に係る実施の形態２のＤＣ−ＤＣコンバータの構成を示す回路図である。図３において、図１に示した本発明に係る実施の形態１のＤＣ−ＤＣコンバータと同じ機能、構成を有するものには同じ符号を付して、その説明は実施の形態１における説明を援用する。

実施の形態２のＤＣ−ＤＣコンバータが図１に示した実施の形態１のＤＣ−ＤＣコンバータと異なる点は、電流検出回路の構成である。図１の電流検出回路６と区別するため、実施の形態２における電流検出回路には符号６ａを付す。

以下、実施の形態２のＤＣ−ＤＣコンバータ電流検出回路６ａの構成と動作について説明する。

実施の形態２のＤＣ−ＤＣコンバータにおける電流検出回路６ａは、一端に基準電圧Ｖｒが印加された抵抗６６と、ローサイドＦＥＴ２とゲート及びソースを共通とするＮチャンネル型のＦＥＴ６７と、ＦＥＴ６７のドレインが反転入力端子（−）に接続された差動アンプ６８と、差動アンプ６８の出力がゲートに供給され、ドレインが抵抗６６の他端に接続され、ソースがＦＥＴ６７のドレインに接続されたＮチャンネル型のＦＥＴ６９と、ローサイドＦＥＴ２のドレインにオフセット電圧Ｖｏｓを加算して差動アンプ６８の非反転入力端子（＋）に印加するオフセット電圧源７０と、を有して構成されている。補助スイッチであるＦＥＴ６７は、ローサイドＦＥＴ２の１／ｎのサイズであり、オン抵抗はローサイドＦＥＴ２のｎ倍に設定されている。抵抗６６とＦＥＴ６９のドレインとの接続点電圧が電流検出信号Ｖｃとして出力され、比較器７の反転入力端子（−）に印加される。

ローサイドＦＥＴ２のソースからドレインへ流れる電流ＩＬは、ローサイドＦＥＴ２のオン抵抗Ｒｏｎによって電圧（−ＩＬ×Ｒｏｎ）を発生させる。このローサイドＦＥＴ２のドレインに発生した電圧にオフセット電圧Ｖｏｓを加算した電圧（Ｖｏｓ−ＩＬ×Ｒｏｎ）が差動アンプ６８の非反転入力端子（＋）に印加される。差動アンプ６８はＦＥＴ６９を制御して、差動アンプ６８の反転入力端子（−）に印加される電圧が非反転入力端子（＋）に入力された電圧（Ｖｏｓ−ＩＬ×Ｒｏｎ）と等しくなるように、ＦＥＴ６９からＦＥＴ６７に流れる電流Ｉｙを調整する。ＦＥＴ６７のオン抵抗は、（ｎ×Ｒｏｎ）であるから、次式（５）のように表される。

Ｉｙ×ｎ×Ｒｏｎ＝Ｖｏｓ−ＩＬ×Ｒｏｎ （５）

この式（５）から、電流Ｉｙは、次式（６）のように表される。

Ｉｙ＝（Ｖｏｓ／Ｒｏｎ−ＩＬ）／ｎ （６）

したがって、電流検出回路６ａから出力される電流検出信号Ｖｃは、抵抗６６の抵抗値をＲｓとすると、次式（７）のようになる。

Ｖｃ＝Ｖｒ−Ｒｓ×Ｉｙ
＝Ｖｒ−Ｒｓ×（Ｖｏｓ／Ｒｏｎ−ＩＬ）／ｎ （７）

図４の（ａ）から（ｇ）は図３に示した本発明に係る実施の形態２のＤＣ−ＤＣコンバータにおける各部の動作波形図である。図４において、（ａ）はローサイドＦＥＴ２に流れる電流ＩＬ、（ｂ）はＦＥＴ６７に流れる電流Ｉｙ、（ｃ）は電流検出信号Ｖｃと誤差信号Ｖｅ、（ｄ）はＲＳラッチ９のセット端子に入力されるセット信号Ｓ、（ｅ）はＲＳラッチ９のリセット信号でありタイマー回路８の出力信号であるクロック信号ＣＫ、（ｆ）はハイサイドＦＥＴ１への駆動信号であるＲＳラッチ９の出力信号Ｖ１、（ｇ）はローサイドＦＥＴ２への駆動信号であるＲＳラッチ９の出力信号Ｖ２を示す。誤差信号Ｖｅが電圧（Ｖｒ−Ｖｏｓ×Ｒｓ／（ｎ×Ｒｏｎ）） より高い値から低い値へと変化するのに伴い、ローサイドＦＥＴ２をターンオフする電流の閾値は正から負へと変化していく。実施の形態２のＤＣ−ＤＣコンバータにおいては、インダクタ電流の谷値が負であっても制御可能である。このことにより、ＤＣ-ＤＣコンバータの出力電流がゼロになっても間欠動作の必要はなく、インダクタ電流を連続状態に保つことができる。

また、実施の形態２のＤＣ−ＤＣコンバータにおいては、負荷の急減によって出力電圧が上昇しても、インダクタ電流が逆流する、即ち、出力から入力へ電力を回生させることによって高速に出力電圧を目標値まで低下させることができる。

なお、図５に示すように、実施の形態２のＤＣ−ＤＣコンバータにおける電流検出回路６ａは、ローサイドＦＥＴ２やＦＥＴ６７と同様のＮチャネルＦＥＴ７１をオン状態にして抵抗素子として使用し、この抵抗素子７１に電流源７２によって定電流を流してオフセット電圧源７０として構成しても良い。このように構成することにより、オン抵抗の有する温度特性や性能バラツキの影響を相殺により除去することができる。

また、通常動作時にはローサイドＦＥＴ２の逆流を許さない従来の間欠動作を行って軽負荷時の効率を向上させ、出力電圧の異常上昇時にのみローサイドＦＥＴ２に流れる電流ＩＬを通常動作時とは逆方向に検出・制御することも可能である。例えば、電流検出信号Ｖｃを誤差信号Ｖｅとは別に所定値Ｖｘと比較しておく。Ｖｅ＜Ｖｘの場合には、電流検出信号Ｖｃが所定値Ｖｘを下回ると、ローサイドＦＥＴ２への駆動信号Ｖ２をＬレベルとしてローサイドＦＥＴ２をオフ状態とする。Ｖｘ＝Ｖｒ−Ｖｏｓ×Ｒｓ／（ｎ×Ｒｏｎ） に設定しておけば、ローサイドＦＥＴ２に流れる電流ＩＬが０になるとローサイドＦＥＴ２はオフ状態となり、逆電流は流れなくなる。この結果、軽負荷時において出力電圧Ｖｏが上昇するので、ハイサイドＦＥＴのオフ状態を持続させ、出力電圧が目標値まで低下したことを検出してハイサイドＦＥＴをターンオンする。所定値Ｖｘの調整によってローサイドＦＥＴ２の逆流を許さなくした点を除いては従来のＤＣ−ＤＣコンバータに用いられている技術であるので、詳細な説明は省略する。そして、出力電圧Ｖｏが目標値に対して許容値以上超えたことを検知すると、所定値Ｖｘを低下することによって、インダクタ電流の逆流を許し、出力から入力へ電力を回生させることによって高速に出力電圧を目標値まで低下させることができる。出力電圧Ｖｏが目標値を許容値以上に超えたことを検知するのは、エラーアンプ５を用いてもよいし、別途出力電圧Ｖｏを監視する検出回路を設けてもよい。

本発明は、スイッチとインダクタを有し、スイッチ動作によってインダクタ電流を周期的に増減させながら、その谷値を制御することによって負荷へ供給する直流電力を制御するＤＣ−ＤＣコンバータにとって有用である。

本発明の実施の形態１におけるＤＣ−ＤＣコンバータの構成を示す回路図 本発明の実施の形態１におけるＤＣ−ＤＣコンバータにおける動作を示す波形図 本発明の実施の形態２におけるＤＣ−ＤＣコンバータの構成を示す回路図 本発明の実施の形態２におけるＤＣ−ＤＣコンバータにおける動作を示す波形図 本発明の実施の形態２におけるＤＣ−ＤＣコンバータのオフセット電圧源７０の回路例 従来のＤＣ−ＤＣコンバータの構成を示す回路図 従来のＤＣ−ＤＣコンバータの電流検出回路の構成を示す回路図

符号の説明

１ ハイサイドＦＥＴ
２ ローサイドＦＥＴ
３ インダクタ
４ 出力コンデンサ
５ エラーアンプ
６ 電流検出回路
７ 比較器
８ タイマー回路
９ ＲＳラッチ
６０ ＮチャンネルＦＥＴ
６１ ＮＰＮトランジスタ
６２ ＮＰＮトランジスタ
６３ 電流源
６４ ＰＮＰトランジスタ
６５ ＰＮＰトランジスタ
６６ 抵抗
６７ ＮチャンネルＦＥＴ
６８ 差動アンプ
６９ ＮチャンネルＦＥＴ

Claims (12)

1. 電源電圧側に接続されたハイサイドスイッチと、
   接地側に接続された整流用のローサイドスイッチと、
   直列に接続された前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に一端が接続されたインダクタと、
   前記インダクタの他端に一端が接続され、他端が接地された平滑手段と、
   前記ローサイドスイッチに流れる電流を検出する電流検出回路と、を具備するＤＣ−ＤＣコンバータであって、
   前記ＤＣ−ＤＣコンバータは、前記ハイサイドスイッチと前記ローサイドスイッチをオン・オフすることにより、前記ローサイドスイッチに流れる電流を調整して、前記平滑手段から出力される出力電圧を制御するよう構成されており、
   前記電流検出回路は、前記ローサイドスイッチがオン状態時に、前記ローサイドスイッチに流れる双方向いずれの電流も検出するよう構成されたＤＣ−ＤＣコンバータ。
2. 電流検出回路は、ローサイドスイッチがオン状態時にオン状態となる補助スイッチと、
   前記ローサイドスイッチと前記補助スイッチのオン状態時の電圧が等しくなるように前記補助スイッチに流れる電流を調整する補償回路と、を有する請求項１記載のＤＣ−ＤＣコンバータ。
3. 補償回路は、ローサイドスイッチと補助スイッチがオン状態時の電圧が入力される差動アンプと、
   前記補助スイッチの出力端子に接続され、前記差動アンプの出力によってインピーダンスが変化する可変インピーダンス素子と、を有する請求項２記載のＤＣ−ＤＣコンバータ。
4. ローサイドスイッチと補助スイッチがＮチャンネル型ＦＥＴである請求項２記載のＤＣ−ＤＣコンバータ。
5. 電流検出回路は、
   ローサイドスイッチがオン状態時にオン状態となる補助スイッチと、
   オフセット電圧を発生するオフセット電圧源と、
   前記ローサイドスイッチのオン状態時の電圧に前記オフセット電圧を加算した電圧と前記補助スイッチのオン状態時の電圧とが等しくなるように前記補助スイッチに流れる電流を調整する補償回路と、を有する請求項１記載のＤＣ−ＤＣコンバータ。
6. 補償回路は、
   ローサイドスイッチのオン状態時の電圧にオフセット電圧を加算した電圧と補助スイッチのオン状態時の電圧とが入力される差動アンプと、
   前記補助スイッチの出力端子に接続され、前記差動アンプの出力によってインピーダンスが変化する可変インピーダンス素子と、を有する請求項５記載のＤＣ−ＤＣコンバータ。
7. ローサイドスイッチと補助スイッチがＮチャンネル型ＦＥＴであり、オフセット電圧源はオン状態時に定電流が流れるＮチャンネル型ＦＥＴである請求項５記載のＤＣ−ＤＣコンバータ。
8. 電源電圧側に接続されたハイサイドスイッチ、
   接地側に接続されたローサイドスイッチ、
   直列に接続された前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に一端が接続されたインダクタ、
   前記インダクタの他端に一端が接続され、他端が接地された平滑手段、
   前記ローサイドスイッチがオン状態のときに前記ローサイドスイッチを介して前記インダクタへ流れる電流を、前記ローサイドスイッチのオン抵抗による電圧降下を検出して増幅し、電圧変換された電流検出信号を出力する電流検出回路、
   前記ハイサイドスイッチと前記ローサイドスイッチをそれぞれが相補的にオン／オフするよう接続されたラッチ回路、
   一方の端子に基準電圧が入力され、他方の端子に出力電圧が入力されて誤差信号を出力するエラーアンプ、
   一方の端子に前記エラーアンプの誤差信号が入力され、他方の端子に前記電流検出信号が入力されて前記ラッチ回路をセットするセット信号を出力する比較器、及び
   前記ハイサイドスイッチがオン状態になってから、所定の時間経過後にリセット信号を前記ラッチ回路へ出力するタイマー回路、
   を具備するＤＣ−ＤＣコンバータ。
9. 前記電流検出回路は、
   ＮチャンネルＦＥＴである前記ローサイドスイッチとドレイン及びゲートを共通とし、同じＮチャンネルＦＥＴである第１のスイッチと、
   前記第１のスイッチのソースにエミッタが接続されたＮＰＮトランジスタである第２のスイッチと、
   前記第２のスイッチのベースにコレクタとベースが接続されてミラー回路が構成され、エミッタが前記ローサイドスイッチのソースに接続されたＮＰＮトランジスタである第３のスイッチと、
   前記第３のスイッチに電流を供給する電流源と、
   前記第２のスイッチのコレクタに接続され、前記第２のスイッチに流れる電流と同じ電流が流れるミラー回路を構成するＰＮＰトランジスタである第４のスイッチとＰＮＰトランジスタである第５のスイッチと、
   一端に基準電圧が印加されて前記第５のスイッチに流れる電流を電圧に変換する抵抗と、
   前記ローサイドスイッチとゲートおよびソースを共通とするＮチャンネルＦＥＴである補助スイッチと、
   前記ローサイドスイッチのドレインが非反転入力端子に接続され、前記補助スイッチのドレインが反転入力端子に接続された差動アンプと、
   前記差動アンプの出力がゲートに供給され、ドレインが前記抵抗に接続され、ソースが前記補助スイッチのドレインに接続されたＮチャンネルＦＥＴである可変インピーダンス素子と、
   を有する請求項８記載のＤＣ−ＤＣコンバータ。
10. 前記第１のスイッチ及び前記補助スイッチは、前記ローサイドスイッチの１／ｎのサイズであり、各オン抵抗が前記ローサイドスイッチのｎ倍に設定された請求項９記載のＤＣ−ＤＣコンバータ。
11. 前記電流検出回路は、
    一端に基準電圧が印加された抵抗と、
    ＮチャンネルＦＥＴである前記ローサイドスイッチとゲート及びソースを共通とするＮチャンネルＦＥＴである補助スイッチと、
    前記補助スイッチのドレインが反転入力端子に接続された差動アンプと、
    前記差動アンプの出力がゲートに供給され、ドレインが前記抵抗の他端に接続され、ソースが前記補助スイッチのドレインに接続されたＮチャンネルＦＥＴである可変インピーダンス素子と、
    前記ローサイドスイッチのドレインにオフセット電圧を加算して前記差動アンプの非反転入力端子に印加するオフセット電圧源と、
    を有する請求項８記載のＤＣ−ＤＣコンバータ。
12. 前記補助スイッチは、前記ローサイドスイッチの１／ｎのサイズであり、オン抵抗が前記ローサイドスイッチのｎ倍に設定された請求項１１記載のＤＣ−ＤＣコンバータ。
    

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