JP4841329B2 - Dc−dcコンバータ - Google Patents
Dc−dcコンバータ Download PDFInfo
- Publication number
- JP4841329B2 JP4841329B2 JP2006177910A JP2006177910A JP4841329B2 JP 4841329 B2 JP4841329 B2 JP 4841329B2 JP 2006177910 A JP2006177910 A JP 2006177910A JP 2006177910 A JP2006177910 A JP 2006177910A JP 4841329 B2 JP4841329 B2 JP 4841329B2
- Authority
- JP
- Japan
- Prior art keywords
- low
- voltage
- side switch
- switch
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Dc-Dc Converters (AREA)
Description
ハイサイドFET11がオン状態であるとき、インダクタ13には入力電圧Viと出力電圧Voとの電圧差(Vi−Vo)が印加される。このとき、インダクタ13に流れる電流ILは直線的に増加し、インダクタ13に磁気エネルギーが蓄えられる。ハイサイドFET11がオフ状態であるとき、インダクタ13には出力電圧Voが逆方向に印加される。このとき、インダクタ電流ILは直線的に減少し、インダクタ13は磁気エネルギーを放出する。インダクタ電流ILは出力コンデンサ14によって平滑化され、出力端子には平滑化された直流電流が供給される。出力電圧Voはエラーアンプ15の反転入力端子(−)にフィードバックされ、基準電圧Vrはエラーアンプ15の非反転入力端子(+)に入力される。エラーアンプ15の出力である誤差信号Veは、比較器17の非反転入力端子(+)に入力される。ローサイドFET12に流れる電流を電流−電圧変換した電流検出信号Vcは、比較器17の反転入力端子(−)に入力される。インダクタ電流ILが減少し、電流検出信号Vcがエラーアンプ15の出力する誤差信号Veまで低下すると、比較器17は出力を反転する。即ち、RSラッチ19のセット信号SをHレベルにし、ハイサイドFET11をオン状態とする。その後、インダクタ13の充電が開始される。RSラッチ19のリセット入力端子には、クロック信号CKが入力されており、所定の時間後にハイサイドFET11をオフ状態とする。
電源電圧側に接続されたハイサイドスイッチと、
接地側に接続されたローサイドスイッチと、
直列に接続された前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に一端が接続されたインダクタと、
前記インダクタの他端に一端が接続され、他端が接地された平滑手段と、
前記ローサイドスイッチに流れる電流を検出する電流検出回路と、を具備するDC−DCコンバータであって、
前記DC−DCコンバータは、前記ハイサイドスイッチと前記ローサイドスイッチをオン・オフすることにより、前記ローサイドスイッチに流れる電流を調整して、前記平滑手段から出力される出力電圧を制御するよう構成されており、そして
前記電流検出回路は、前記ローサイドスイッチがオン状態時にオン状態となる補助スイッチと、オフセット電圧を発生するオフセット電圧源と、前記ローサイドスイッチのオン状態時の電圧に前記オフセット電圧を加算した電圧と前記補助スイッチのオン状態時の電圧とが等しくなるように前記補助スイッチに流れる電流を調整する補償回路とを備え、
前記ローサイドスイッチがオン状態時に、前記ローサイドスイッチに流れる双方向いずれの電流も検出するよう構成されている。
以上のように構成された本発明のDC−DCコンバータは、ローサイドスイッチに流れる電流を双方向とも検出・制御することが可能となり、無負荷に至る全負荷範囲で間欠動作することなく連続して動作することができる。また、本発明のDC−DCコンバータにおいては、出力リップル電圧を負荷によらず一定にできるため、出力電圧の高精度な制御が可能となる。
ローサイドスイッチのオン状態時の電圧にオフセット電圧を加算した電圧と補助スイッチのオン状態時の電圧とが入力される差動アンプと、
前記補助スイッチの出力端子に接続され、前記差動アンプの出力によってインピーダンスが変化する可変インピーダンス素子を有する。
電源電圧側に接続されたハイサイドスイッチと、
接地側に接続されたローサイドスイッチと、
直列に接続された前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に一端が接続されたインダクタと、
前記インダクタの他端に一端が接続され、他端が接地された平滑手段と、
前記ローサイドスイッチがオン状態のときに前記ローサイドスイッチに流れる双方向いずれの電流も、前記ローサイドスイッチのオン抵抗による電圧降下を検出して増幅し、電圧変換された電流検出信号を出力する電流検出回路と、
前記ハイサイドスイッチと前記ローサイドスイッチをそれぞれが相補的にオン/オフするよう接続されたラッチ回路と、
一方の端子に基準電圧が入力され、他方の端子に出力電圧が入力されて誤差信号を出力するエラーアンプと、
一方の端子に前記エラーアンプの誤差信号が入力され、他方の端子に前記電流検出信号が入力されて前記ラッチ回路をセットするセット信号を出力する比較器と、
前記ハイサイドスイッチがオン状態になってから、所定の時間経過後にリセット信号を前記ラッチ回路へ出力するタイマー回路とを具備し、
前記電流検出回路は、一端に基準電圧が印加された抵抗と、NチャンネルFETである前記ローサイドスイッチとゲート及びソースを共通とするNチャンネルFETである補助スイッチと、前記補助スイッチのドレインが反転入力端子に接続された差動アンプと、前記差動アンプの出力がゲートに供給され、ドレインが前記抵抗の他端に接続され、ソースが前記補助スイッチのドレインに接続されたNチャンネルFETである可変インピーダンス素子と、前記ローサイドスイッチのドレインにオフセット電圧を加算して前記差動アンプの非反転入力端子に印加するオフセット電圧源とを有する。
また、本発明のDC−DCコンバータにおいては、出力リップル電圧が負荷によらず一定となるので、軽負荷時においても出力電圧を高精度に制御できる。
また、本発明のDC−DCコンバータにおいては、出力電圧の異常上昇時にのみローサイドFETに流れる電流を通常動作時とは逆方向に検出して、制御することにより、軽負荷時の効率を劣化させることなく、負荷の急減などに伴う出力電圧の上昇に対し、入力への電力回生によって高速に目標値へ復帰させることができる。
図1は本発明に係る実施の形態1のDC−DCコンバータの構成を示す回路図である。図1において、Viは入力電圧、Vrは基準電圧、およびVoは出力電圧である。入力電圧Viと接地電位との間には、電源電圧側スイッチ素子であるハイサイドFET1と接地側スイッチ素子であるローサイドFET2が直列に接続されており、これらのスイッチ素子の結合部にインダクタ3と平滑手段である出力コンデンサ4がフィルタを構成して接続されている。出力コンデンサ4の両端電圧が出力電圧Voとして出力される。
ハイサイドFET1がオン状態であるとき、インダクタ3には入力電圧Viと出力電圧Voとの電圧差(Vi−Vo)が印加される。このとき、インダクタ3を流れる電流ILは直線的に増加し、インダクタ3に磁気エネルギーを蓄える。ハイサイドFET1がオフ状態であるとき、インダクタ3には出力電圧Voが逆方向に印加される。このとき、インダクタ電流ILは直線的に減少し、インダクタ3は磁気エネルギーを放出する。インダクタ電流ILは出力コンデンサ4によって平滑化され、出力端子には平滑化された直流電流が供給される。出力電圧Voはエラーアンプ5の反転入力端子(−)にフィードバックされ、一方で基準電圧Vrがエラーアンプ5の非反転入力端子(+)に入力される。エラーアンプ5の出力である誤差信号Veは比較器7の非反転入力端子(+)に入力される。ローサイドFET2を流れる電流を電流−電圧変換した電流検出信号Vcは、比較器7の反転入力端子(−)に入力される。インダクタ電流ILが減少し、電流検出信号Vcがエラーアンプ5の出力する誤差信号Veまで低下すると、比較器7はその出力を反転する。即ち、RSラッチ9に入力されるセット信号SがHレベルとなり、ハイサイドFET1をオン状態とする。その後、インダクタ3の充電が開始される。RSラッチ9のリセット入力端子(R)には、ハイサイドFET1のオン時間を設定するタイマー回路8が接続されている。タイマー回路8は、比較器7の出力であるセット信号SがHレベルになり、ハイサイドFET1がオン状態になってから、所定の時間経過後にリセット信号CKを出力し、ハイサイドFET1をオフ状態とする。
まず、ローサイドFET2のソースからドレインに電流ILが流れる場合(IL≧0)、FET60のソース及びNPNトランジスタ61のエミッタは、NPNトランジスタ62とのミラー回路により、ローサイドFET2のソースと同電位となる。このため、FET60のソース−ドレイン間電圧は、ローサイドFET2のソース−ドレイン間電圧と等しくなる。FET60のオン抵抗はローサイドFET2のオン抵抗のn倍であるから、ローサイドFET2がオン状態にある時に流れる電流ILに対し、FET60にはIx=IL/nの電流が流れる。この電流Ixは、NPNトランジスタ61、PNPトランジスタ64、およびPNPトランジスタ65を介して抵抗66に流れるので、抵抗66の抵抗値をRsとすると、抵抗66の両端には、(Rs×IL/n)の電圧が発生する。即ち、電流検出信号Vcは次式(1)で表される。なお、電流Ixは逆方向には流れない、即ち、Ix≧0であるので、IL≧0の条件が付く。
図3は本発明に係る実施の形態2のDC−DCコンバータの構成を示す回路図である。図3において、図1に示した本発明に係る実施の形態1のDC−DCコンバータと同じ機能、構成を有するものには同じ符号を付して、その説明は実施の形態1における説明を援用する。
=Vr−Rs×(Vos/Ron−IL)/n (7)
2 ローサイドFET
3 インダクタ
4 出力コンデンサ
5 エラーアンプ
6 電流検出回路
7 比較器
8 タイマー回路
9 RSラッチ
60 NチャンネルFET
61 NPNトランジスタ
62 NPNトランジスタ
63 電流源
64 PNPトランジスタ
65 PNPトランジスタ
66 抵抗
67 NチャンネルFET
68 差動アンプ
69 NチャンネルFET
Claims (5)
- 電源電圧側に接続されたハイサイドスイッチと、
接地側に接続されたローサイドスイッチと、
直列に接続された前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に一端が接続されたインダクタと、
前記インダクタの他端に一端が接続され、他端が接地された平滑手段と、
前記ローサイドスイッチに流れる電流を検出する電流検出回路と、を具備するDC−DCコンバータであって、
前記DC−DCコンバータは、前記ハイサイドスイッチと前記ローサイドスイッチをオン・オフすることにより、前記ローサイドスイッチに流れる電流を調整して、前記平滑手段から出力される出力電圧を制御するよう構成されており、
前記電流検出回路は、前記ローサイドスイッチがオン状態時にオン状態となる補助スイッチと、オフセット電圧を発生するオフセット電圧源と、前記ローサイドスイッチのオン状態時の電圧に前記オフセット電圧を加算した電圧と前記補助スイッチのオン状態時の電圧とが等しくなるように前記補助スイッチに流れる電流を調整する補償回路とを備え、
前記ローサイドスイッチがオン状態時に、前記ローサイドスイッチに流れる双方向いずれの電流も検出するよう構成されたDC−DCコンバータ。 - 補償回路は、
ローサイドスイッチのオン状態時の電圧にオフセット電圧を加算した電圧と補助スイッチのオン状態時の電圧とが入力される差動アンプと、
前記補助スイッチの出力端子に接続され、前記差動アンプの出力によってインピーダンスが変化する可変インピーダンス素子と、を有する請求項1記載のDC−DCコンバータ。 - ローサイドスイッチと補助スイッチがNチャンネル型FETであり、オフセット電圧源はオン状態時に定電流が流れるNチャンネル型FETである請求項1記載のDC−DCコンバータ。
- 電源電圧側に接続されたハイサイドスイッチと、
接地側に接続されたローサイドスイッチと、
直列に接続された前記ハイサイドスイッチと前記ローサイドスイッチとの接続点に一端が接続されたインダクタと、
前記インダクタの他端に一端が接続され、他端が接地された平滑手段と、
前記ローサイドスイッチがオン状態のときに前記ローサイドスイッチに流れる双方向いずれの電流も、前記ローサイドスイッチのオン抵抗による電圧降下を検出して増幅し、電圧変換された電流検出信号を出力する電流検出回路と、
前記ハイサイドスイッチと前記ローサイドスイッチをそれぞれが相補的にオン/オフするよう接続されたラッチ回路と、
一方の端子に基準電圧が入力され、他方の端子に出力電圧が入力されて誤差信号を出力するエラーアンプと、
一方の端子に前記エラーアンプの誤差信号が入力され、他方の端子に前記電流検出信号が入力されて前記ラッチ回路をセットするセット信号を出力する比較器と、
前記ハイサイドスイッチがオン状態になってから、所定の時間経過後にリセット信号を前記ラッチ回路へ出力するタイマー回路とを具備し、
前記電流検出回路は、一端に基準電圧が印加された抵抗と、NチャンネルFETである前記ローサイドスイッチとゲート及びソースを共通とするNチャンネルFETである補助スイッチと、前記補助スイッチのドレインが反転入力端子に接続された差動アンプと、前記差動アンプの出力がゲートに供給され、ドレインが前記抵抗の他端に接続され、ソースが前記補助スイッチのドレインに接続されたNチャンネルFETである可変インピーダンス素子と、前記ローサイドスイッチのドレインにオフセット電圧を加算して前記差動アンプの非反転入力端子に印加するオフセット電圧源とを有するDC−DCコンバータ。 - 前記補助スイッチは、前記ローサイドスイッチの1/nのサイズであり、オン抵抗が前記ローサイドスイッチのn倍に設定された請求項4記載のDC−DCコンバータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006177910A JP4841329B2 (ja) | 2005-07-20 | 2006-06-28 | Dc−dcコンバータ |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005209575 | 2005-07-20 | ||
JP2005209575 | 2005-07-20 | ||
JP2006177910A JP4841329B2 (ja) | 2005-07-20 | 2006-06-28 | Dc−dcコンバータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007053892A JP2007053892A (ja) | 2007-03-01 |
JP4841329B2 true JP4841329B2 (ja) | 2011-12-21 |
Family
ID=37917939
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006177910A Expired - Fee Related JP4841329B2 (ja) | 2005-07-20 | 2006-06-28 | Dc−dcコンバータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4841329B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10784783B1 (en) | 2020-01-06 | 2020-09-22 | Nxp B.V. | Charge-cycle control for burst-mode DC-DC converters |
US11038427B1 (en) | 2020-01-06 | 2021-06-15 | Nxp B.V. | Charge-cycle control for burst-mode DC-DC converters |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5304356B2 (ja) * | 2009-03-16 | 2013-10-02 | 株式会社リコー | スイッチングレギュレータ |
JP2010239832A (ja) * | 2009-03-31 | 2010-10-21 | Panasonic Corp | 電流制限回路 |
JP5280920B2 (ja) * | 2009-03-31 | 2013-09-04 | 新日本無線株式会社 | スイッチング電源装置 |
GB2469140B (en) | 2009-04-04 | 2013-12-11 | Dyson Technology Ltd | Control of an electric machine |
GB2469129B (en) | 2009-04-04 | 2013-12-11 | Dyson Technology Ltd | Current controller for an electric machine |
GB2469127A (en) * | 2009-04-04 | 2010-10-06 | Dyson Technology Ltd | Overcurrent control system for an electric machine |
JP5330084B2 (ja) * | 2009-05-12 | 2013-10-30 | パナソニック株式会社 | 電流検出回路及びこれを用いたスイッチングレギュレータ |
JP2011041469A (ja) * | 2010-10-13 | 2011-02-24 | Toshiba Corp | Dc−dcコンバータ |
CN116260335A (zh) * | 2017-09-29 | 2023-06-13 | 日本电产株式会社 | 电源模块以及dc-dc转换器 |
US10924015B2 (en) * | 2018-05-25 | 2021-02-16 | Texas Instruments Incorporated | Methods, apparatus, and systems for current sensing in valley current-controlled boost converters |
CN116068259B (zh) * | 2023-02-22 | 2024-01-02 | 无锡力芯微电子股份有限公司 | 高精度零电流检测电路及方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000166279A (ja) * | 1998-12-01 | 2000-06-16 | Mitsubishi Electric Corp | 電流検出回路 |
US6424131B1 (en) * | 1999-06-18 | 2002-07-23 | Matsushita Electric Industrial Co., Ltd. | Output controller |
US6166528A (en) * | 1999-11-02 | 2000-12-26 | Fairchild Semiconductor Corporation | Lossless current sensing in buck converters working with low duty cycles and high clock frequencies |
JP3636321B2 (ja) * | 2002-04-24 | 2005-04-06 | ローム株式会社 | スイッチング電源装置 |
JP4110926B2 (ja) * | 2002-07-11 | 2008-07-02 | 富士電機デバイステクノロジー株式会社 | Dc−dcコンバータ |
JP4337469B2 (ja) * | 2003-08-19 | 2009-09-30 | 富士電機デバイステクノロジー株式会社 | Dc−dcコンバータの電流検出方法及び電流検出装置 |
-
2006
- 2006-06-28 JP JP2006177910A patent/JP4841329B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10784783B1 (en) | 2020-01-06 | 2020-09-22 | Nxp B.V. | Charge-cycle control for burst-mode DC-DC converters |
US11038427B1 (en) | 2020-01-06 | 2021-06-15 | Nxp B.V. | Charge-cycle control for burst-mode DC-DC converters |
Also Published As
Publication number | Publication date |
---|---|
JP2007053892A (ja) | 2007-03-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4841329B2 (ja) | Dc−dcコンバータ | |
JP5125066B2 (ja) | 同期整流型dc−dcコンバータの制御回路、同期整流型dc−dcコンバータ及びその制御方法 | |
US7391199B2 (en) | DC-DC converter | |
JP4985003B2 (ja) | Dc−dcコンバータ | |
US8193793B2 (en) | DC-DC converter | |
US7479771B2 (en) | Current detection circuit and switching power supply | |
US8471540B2 (en) | DC-DC converter | |
JP6209022B2 (ja) | スイッチングレギュレータ | |
JP4864463B2 (ja) | コンバータ回路およびレギュレータを制御するための方法 | |
EP3361615A1 (en) | Switching regulator and control device therefor | |
KR20090028498A (ko) | 스위칭 레귤레이터 및 그 제어 방법 | |
US7928758B2 (en) | Transistor gate driving circuit with power saving of power converter | |
JP2010136510A (ja) | 降圧型スイッチングレギュレータ | |
US20080116872A1 (en) | DC-DC converter | |
JP4548100B2 (ja) | Dc−dcコンバータ | |
JP6248680B2 (ja) | 同期整流コンバータおよび同期整流コンバータの制御方法 | |
US8836299B2 (en) | Voltage converter | |
JP5034750B2 (ja) | 電源制御回路 | |
JP2006042576A (ja) | Dc−dcコンバータ | |
JP2008271664A (ja) | 降圧型のdc−dcコンバータ | |
JP2008271758A (ja) | Dc−dcコンバータ | |
JP2006238603A (ja) | スイッチングレギュレータ装置 | |
JP4934442B2 (ja) | スイッチング電源装置 | |
JP2007159275A (ja) | Dc−dcコンバータ | |
JP2007312481A (ja) | 直流電圧変換回路の駆動回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081118 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20081118 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110203 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110215 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110414 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110906 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111004 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4841329 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141014 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |