JP5280920B2

JP5280920B2 - スイッチング電源装置

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Publication number: JP5280920B2
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Inventors: 公義三添
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Description

本発明は、出力が軽負荷である場合に電力変換の高効率を実現した同期整流方式のスイッチング電源装置に関するものである。

図１３に、降圧型同期整流方式のスイッチング電源装置を示す。このスイッチング電源装置は、ソースを入力電源１１の正端子に接続したＰＭＯＳのメイントランジスタＭＰ１１と、ソースを接地（ＧＮＤ）に接続したＭＮＯＳの同期整流トランジスタＭＮ１１と、メイントランジスタＭＰ１１と同期整流トランジスタＭＮ１１のドレインが共通接続されるノードＬＸ１と出力端子１２との間に接続された平滑用のインダクタＬ１と、出力端子１２と接地との間に接続した平滑用のキャパシタＣ１と、出力端子１２の出力電圧Ｖoutを分圧する分圧抵抗Ｒ１１，Ｒ１２と、その分圧抵抗Ｒ１１，Ｒ１２で分圧された電圧を取り込む電源制御回路１４と、電源制御回路１４から出力する制御信号ＰＲＤＲＶ＿Ｐに応じて駆動信号ＤＲＶ＿Ｐを出力してメイントランジスタＭＰ１１をオン／オフ駆動するＰｃｈドライバ１５と、電源制御回路１４から出力する制御信号ＰＲＤＲＶ＿Ｎに応じて駆動信号ＤＲＶ＿Ｎを出力して同期整流トランジスタＭＮ１１をオフ／オン駆動するＮｃｈドライバ１６とを備える。電源制御回路１４は、分圧抵抗Ｒ１１，Ｒ１２で分圧された電圧と内部に設定された基準電圧との差分に応じて、出力端子１２の出力電圧Ｖoutが所定の電圧になるように、Ｐｃｈドライバ１５、Ｎｃｈドライバ１６により、トランジスタＭＰ１１，ＭＮ１１のオン／オフを制御する。１３は負荷である。

このスイッチング電源装置では、上記のように、電源制御回路１４によってＰｃｈドライバ１５、Ｎｃｈドライバ１６が制御されることで、トランジスタＭＰ１１，ＭＮ１１が交互にオン／オフ制御される。メイントランジスタＭＰ１１がオンし同期整流トランジスタＭＮ１１がオフしたときは、インダクタＬ１に流れる電流は増大し、メイントランジスタＭＰ１１がオフし同期整流トランジスタＭＮ１１がオンしたときは、そのインダクタＬ１が同じ電流を流し続けようとするので、同期整流トランジスタＭＮ１１からインダクタＬ１方向に電流が流れるが、この間に電流は減少する。

従って、電流連続モードとなる通常負荷の場合は、インダクタＬ１を流れる電流は漸次増大（メイントランジスタＭＰ１１オン時）、漸次減少（同期整流トランジスタＭＮ１１オン時）を繰り返し、その電流の方向は変わらない。

一方、電流不連続モードとなる軽負荷の場合は、同期整流トランジスタＭＮ１１がオンしている途中でインダクタＬ１に流れる電流がゼロとなり、この後インダクタＬ１から同期整流トランジスタＭＮ１１に向かって逆方向に電流が流れ、その電流が同期整流トランジスタＭＮ１１がオフするまで徐々に増大していく。このため、メイントランジスタＭＰ１１がオンしたときインダクタＬ１に蓄えられたエネルギーが、同期整流トランジスタＭＮ１１がオンしている期間にインダクタＬ１から同期整流トランジスタＭＮ１１を通して接地に流れる電流により放出される。よって、放出された分だけ、電源装置１１の出力から取り出されたエネルギーは減少するので、電源の変換効率が低下してしまう。

そこで、軽負荷時の電力変換効率の低下という課題を解決するために、いくつかの回路方式が提案されている。その１つが特許文献１に記載されている。この特許文献１は、その図１、図４に示されるように、同期整流トランジスタをドレインからソースの方向に逆流する電流を検出する逆電流防止回路を設け、逆電流が検出されたとき、同期整流トランジスタをオフさせて、逆電流を阻止するものである。これにより、逆電流が流れなくなるので、インダクタから接地に電流が流れなくなって、インダクタに蓄積されたエネルギーの損失を抑制することができる。また、この特許文献の図８には、インダクタと出力端子との間に検出抵抗を接続して、この検出抵抗によって逆電流を検出する手法も記載されている。

特開平１１−１４６６３７号

ところが、特許文献１の逆電流防止回路では、同期整流トランジスタの逆電流を検出するために、その同期整流トランジスタのソース・ドレインの両端の電圧を直接検出して基準電圧と比較器で比較するものであるので、その比較器の入力オフセット電圧により、誤差が生じる。また、インダクタと出力端子との間に検出抵抗を挿入する場合は、検出抵抗に負荷電流が流れることで損失が生じ変換効率低下を招くという課題がある。

本発明の目的は、同期整流トランジスタの逆流を検出するための比較器の入力オフセット電圧誤差の影響を少なくし、また負荷電流が検出抵抗に流れることがないようにして、軽負荷時の電力変換効率を改善した同期整流方式のスイッチング電源装置を提供することである。

上記目的を達成するために、請求項１にかかる発明は、正電源と第１のノードとの間に接続され第１のＰｃｈドライバでオン／オフ駆動される第１のＰＭＯＳトランジスタと、接地と前記第１のノードとの間に接続され第１のＮｃｈドライバでオフ／オン駆動される第１のＮＭＯＳトランジスタと、前記第１のノードと第１の出力端子の間に接続された第１のインダクタと、前記第１の出力端子と接地との間に接続された第１のキャパシタと、前記第１の出力端子の電圧に応じて前記第１のＰｃｈドライバおよび前記第１のＮｃｈドライバを制御し、前記第１の出力端子の電圧が所定の出力電圧になるように制御する第１の電源制御回路とを備え、前記第１のＮＭＯＳトランジスタがオンした後の前記第１のＮＭＯＳトランジスタに流れる電流が、接地→前記第１のノードの方向から、前記第１のノード→接地の方向に切り替わるとき、前記第１のＮＭＯＳトランジスタをオフさせる降圧型同期整流方式のスイッチング電源装置であって、前記第１のＮｃｈドライバは、前記第１のＮＭＯＳトランジスタがオンした後、前記第１のノードの電圧を増幅した電圧を第１の基準値と第１の比較器で比較検出し、前記第１のノードの電圧が接地より低い負電圧から接地電位に上昇したとき、前記第１の比較器の出力により、前記第１のＮＭＯＳトランジスタをオフさせることを特徴とする。

請求項２にかかる発明は、請求項１に記載のスイッチング電源装置において、前記第１のＮｃｈドライバは、固定電源と前記第１の比較器の第１の入力端子に接続された第１のＩ／Ｖ変換回路と、ソースが前記第１のノードに接続されドレインが前記第１の比較器の第１の入力端子に接続されゲートが第１の固定のゲートバイアス回路に接続された増幅用ＮＭＯＳトランジスタとからなる第１の電流方向検出回路を備えることを特徴とする。

請求項３にかかる発明は、第２のノードと第２の出力端子との間に接続され第２のＰｃｈドライバでオン／オフ駆動される第２のＰＭＯＳトランジスタと、第２のノードと接地との間に接続され第２のＮｃｈドライバでオフ／オン駆動される第２のＮＭＯＳトランジスタと、前記第２のノードと正電源との間に接続された第２のインダクタと、前記第２の出力端子と接地との間に接続された第２のキャパシタと、前記第２の出力端子の電圧に応じて前記第２のＰｃｈドライバおよび前記第２のＮｃｈドライバを制御し、前記第２の出力端子の電圧が所定の出力電圧になるように制御する第２の電源制御回路とを備え、前記第２のＰＭＯＳトランジスタがオンした後の前記第２のＰＭＯＳトランジスタに流れる電流が、前記第２のノード→前記第２の出力端子の方向から、前記第２の出力端子→前記第２のノードの方向に切り替わるとき、前記第２のＰＭＯＳトランジスタをオフさせる昇圧型同期整流方式のスイッチング電源装置であって、前記第２のＰｃｈドライバは、前記第２のＰＭＯＳトランジスタがオンした後、前記第２のノードの電圧を増幅した電圧を第２の基準値と第２の比較器で検出し、前記第２のノードの電圧が前記出力電圧より高い正電圧から前記出力電位に低下したとき、前記第２のＰＭＯＳトランジスタをオフさせることを特徴とする。

請求項４にかかる発明は、請求項３に記載のスイッチング電源装置において、前記第２のＰｃｈドライバは、接地と前記第２の比較器の第１の入力端子に接続された第２のＩ／Ｖ変換回路と、ソースが前記第２のノードに接続されドレインが前記第２の比較器の第１の入力端子に接続されゲートが第２の固定のゲートバイアス回路に接続された増幅用ＰＭＯＳトランジスタとからなる第２の電流方向検出回路を備えることを特徴とする。

請求項１および２にかかる発明では、第１のノードの電圧を増幅した電圧を第１の基準値と第１の比較器で比較検出して、第１のＮＭＯＳトランジスタを流れる電流の方向反転を検出し、請求項３および４にかかる発明では、第２のノードの電圧を増幅した電圧を第２の基準値と第２の比較器で比較検出して、第２のＰＭＯＳトランジスタを流れる電流の方向転換を検出するので、第１、第２の比較器の入力オフセット電圧誤差の影響が少なくなって、電流逆転を正確に検出でき、検出精度を向上でき、電力変換効率をより向上できる。また、負荷電流が流れる検出抵抗は使用しないので、検出抵抗による電力変換効率低下を回避できる。

本発明の第１の実施例の降圧型同期整流方式のスイッチング電源装置のブロック図である。図１のスイッチング電源装置のＮｃｈドライバのブロック図である。図２のＮｃｈドライバのドライバ信号生成部のブロック図である。図１のスイッチング電源装置のＮｃｈドライバの動作波形図である。図２のＮｃｈドライバの電流方向検出部の具体例の回路図である。図２のＮｃｈドライバの電流方向検出部の別の具体例の回路図である。本発明の第２の実施例の昇圧型同期整流方式のスイッチング電源装置のブロック図である。図７のスイッチング電源装置のＰｃｈドライバのブロック図である。図８のＰｃｈドライバのドライバ信号生成部のブロック図である。図７のスイッチング電源装置のＰｃｈドライバの動作波形図である。図８のＰｃｈドライバの電流方向検出部の具体例の回路図である。図８のＰｃｈドライバの電流方向検出部の別の具体例の回路図である。従来の降圧型同期整流方式のスイッチング電源装置のブロック図である。

＜第１の実施例＞
図１に本発明の第１の実施例の降圧型同期整流方式のスイッチング電源装置の全体構成を示す。図１３で説明したものと同一のものには同一の符号を付けた。１６Ａは駆動信号ＤＲＶ＿Ｎを出力して同期整流トランジスタＭＮ１１を駆動するＮｃｈドライバであり、ノードＬＸ１の電圧Ｖ＿ＬＸ１を取り込んで，インダクタＬ１と同期整流トランジスタＭＮ１１を流れる電流の方向を検出する電流方向検出部が付加されている。

このスイッチング電源装置では、Ｐｃｈドライバ１５によってメイントランジスタＭＰ１１がオンした（同期整流トランジスタＭＮ１１がオフ）とき、電源装置１１から電流がメイントランジスタＭＰ１１→インダクタＬ１→キャパシタＣ１と流れて、そのキャパシタＣ１が充電される。また、Ｎｃｈドライバ１６Ａによって同期整流トランジスタＭＮ１１がオンした（メイントランジスタＭＰ１１がオフ）ときは、インダクタＬ１に蓄積されたエネルギーにより、電流が、同期整流トランジスタＭＮ１１→インダクタＬ１→キャパシタＣ１と流れて、そのキャパシタＣ１が充電される。後者のとき、本実施例では、ノードＬＸ１の電圧Ｖ＿ＬＸ１の変化をＮｃｈドライバ１６Ａによって検出して、電流の方向が逆転するとき、同期整流トランジスタＭＮ１１をオフさせる。

＜第１の実施例のＮｃｈドライバの内部回路例＞
図２にＮｃｈドライバ１６Ａの内部回路を示す。このＮｃｈドライバ１６Ａは、電流方向検出部１６１とドライバ信号生成部１６２からなる。電流方向検出部１６１は、固定電圧ＶＲＥＧに接続されたＩ／Ｖ変換回路１６１１、ゲートバイアス回路１６１２、そのゲートバイアス回路１６１２により固定のバイアスが印加されるゲート接地増幅回路を構成するＮＭＯＳトランジスタＭＮ１２、基準電圧Ｖref１とトランジスタＭＮ１２のドレイン電圧Ｖ１１とを比較する比較器１６１３からなる。ドライバ信号生成部１６２は、図３に示すように、インバータＩＮＶ１１〜ＩＮＶ１４、ノア回路ＮＯＲ１１〜ＮＯＲ１４、バッファＢＵＦ１１、および遅延回路ＤＬ１１からなる。

図４にこのＮｃｈドライバ１６Ａの動作波形を示す。図１の電源制御回路１４から出力する制御信号ＰＲＤＲＶ＿Ｎが“Ｌ”→“Ｈ”に変化（制御信号ＰＲＤＲＶ＿Ｐが“Ｌ”→“Ｈ”に変化してメイントランジスタＭＰ１１がオフ）すると、ドライバ信号生成部１６２によって駆動信号ＤＲＶ＿Ｎが“Ｌ”→“Ｈ”に変化して、同期整流トランジスタＭＮ１１がオフ→オンに変化し、インダクタＬ１の電流が、同期整流トランジスタＭＮ１１→インダクタＬ１→キャパシタＣ１に流れる。これにより、ノードＬＸ１の電圧Ｖ＿ＬＸ１は接地電位（ＧＮＤ）よりも低い負の電圧となる。

この後、時間経過により、インダクタＬ１の電流は減少してゆき、ノードＬＸ１の電位も上昇していく。インダクタＬ１の電流がゼロになると、ノードＬＸ１の電圧Ｖ＿ＬＸ１もゼロとなり、この後はインダクタＬ１から同期整流トランジスタＭＮ１１の方向に逆電流が流れ始める。

そこで、基準電圧Ｖref１をこのときのトランジスタＭＮ１２のドレイン電圧Ｖ１１になるように予め設定しておけば、このとき比較器１６１３の出力が反転して“Ｈ”→“Ｌ”となってドライバ信号生成部１６２の端子Ｙ１に入力し、駆動信号ＤＲＶ＿Ｎが“Ｈ”→“Ｌ”に変化して、同期整流トランジスタＭＮ１１がオフする。このように、ノードＬＸ１の電圧Ｖ＿ＬＸ１がゼロになると、直ちにインダクタＬ１→同期整流トランジスタＭＮ１１の方向に流れる逆電流が阻止される。

ここで、比較器１６１３に存在する入力オフセット電圧による影響について説明する。ノードＬＸ１の電圧Ｖ＿ＬＸ１を直接検出することは、ノードＬＸ１とＧＮＤ間の電圧、つまり同期整流トランジスタＭＮ１１のドレイン・ソース間電圧を検出することとなる。この電圧をΔＶs1とする。このとき、比較器１６１３の入力オフセット電圧をＶoffset１とすると、その比較器１６１３で直接比較する場合は、その検出電圧（比較器１６１３の反転入力端子の電圧）は「ΔＶs1＋Ｖoffset1」となる。そして、このときの入力オフセット電圧Ｖoffset１分の誤差率Ａ11は、
Ａ11＝Ｖoffset1／ΔＶs1 (1)
となる。

一方、本実施例では、電圧ΔＶs1をトランジスタＭＮ１２で増幅して検出している。このため、そのトランジスタＭＮ１２のトランスコンダクタンスをＧ１とすると、そのトランジスタＭＮ１２のドレイン電圧Ｖ１１は、
Ｖ11＝VREG−{Ｒa1×Ｇ１×（Ｖg1−（ΔＶs1＋Ｖth1))} (2)
となる。Ｒa1はＩ／Ｖ変換回路１６１１の内部抵抗の値、Ｖg1はトランジスタＭＮ１２のゲート電圧、Ｖth1はトランジスタＭＮ１２の閾値である。この式(2)から、電圧ΔＶs1の変化に対する電圧Ｖ１１の変化は、「Ｒa1×Ｇ１×ΔＶs1」であり、「Ｒa1×Ｇ１」が増幅率（＞１）である。そこで、式(2)を簡略化して、
Ｖ11＝VREG−Ｒa1×Ｇ１×ΔＶs1 (3)
とすると、比較器１６１３での実際の検出電圧（反転入力端子の電圧）は、
Ｖ11＋Ｖoffset１＝VREG−Ｒa1×Ｇ１×ΔＶs1＋Ｖoffset1 (4)
となる。ＶＲＥＧは一定電圧であり、入力オフセット電圧に関係するのは「Ｒa1×Ｇ１×ΔＶs1＋Ｖoffset1」の項となる。そして、オフセット電圧分の誤差率Ａ12は、
Ａ12＝Ｖoffsst1／（Ｒa1×Ｇ１×ΔＶs1） (5)
となる。

式(1)と式(5)の誤差率Ａ11，Ａ12を比較すると、式(5)の分母のΔＶs1に１以上の増幅率が乗算されており、明らかに式(5)の誤差率Ａ12の方が小さくなることが分かる。例えば、Ｒa1×Ｇ１＝１００であれば、およそ１／１００倍も小さくなる。このように、本実施例では、ノードＬＸ１の電圧をトランジスタＭＮ１２で増幅してから電圧Ｖ１１とし、Ｖref１と比較するので、比較器１６１３の入力オフセット電圧の影響を少なくすることができる。

＜第１の実施例のＮｃｈドライバの電流方向検出部の具体例＞
図５に、Ｎｃｈドライバ１６Ａの電流方向検出部１６１の具体回路を示す。電流源ＩＲＥＦ１とＮＭＯＳトランジスタＭＮ１３は、ゲートバイアス回路１６１２を構成する。トランジスタＭＮ１３とカレントミラー接続されたＮＭＯＳトランジスタＭＮ１４とＰＭＯＳトランジスタＭＰ１２は、基準電圧Ｖref１の発生回路を構成する。トランジスタＭＰ１２とカレントミラー接続されたＰＭＯＳトランジスタＭＰ１３は、Ｉ／Ｖ変換回路１６１１を構成する。ソースがノードＬＸ１にソースが接続されるトランジスタＭＮ１２は、トランジスタＭＮ１３とカレントミラー接続されている。

動作を説明する。同期整流トランジスタＭＮ１１がオンすると、インダクタＬ１に蓄積されていたエネルギーにより、その同期整流トランジスタＭＮ１１からインダクタＬ１の方向に電流が流れ、前記したように、ノードＬＸ１の電位が負となる。このとき、トランジスタＭＮ１２のゲート・ソース間電圧が、トランジスタＭＮ１４のゲート・ソース間電圧より大きくなり、トランジスタＭＰ１２，ＭＰ１３のカレントミラーの比を１：１に予め設定しておくと、トランジスタＭＮ１２はトランジスタＭＮ１４よりも大きなドレイン電流を流そうとするが、トランジスタＭＰ１２，ＭＰ１３のカレントミラー動作により、トランジスタＭＰ１３のドレイン電流がトランジスタＭＰ１２のドレイン電流と同じになり、ドレイン電流が制限される。この結果、トランジスタＭＮ１２のドレイン電圧Ｖ１１は低くなり、トランジスタＭＰ１２のドレイン電圧（＝Ｖref１）以下になる。つまり、Ｖ１１＜Ｖref１となる。したがって、比較器１６１３の出力は“Ｌ”→“Ｈ”に反転する。この状態では、ドライバ信号生成部１６２の駆動信号ＤＲＶ＿Ｎは、制御信号ＰＲＤＲＶ＿Ｎと同じ“Ｈ”のレベルから変化しない。

同期整流トランジスタＭＮ１１がオンしてから時間が経過すると、インダクタＬ１の電流が減少してゆき、インダクタＬ１から同期整流トランジスタＭＮ１１の方向に逆に流れる瞬間において、ノードＬＸ１の電圧はゼロ、すなわち接地電位となり、インダクタＬ１から同期整流トランジスタＭＮ１１の方向に電流が流れると、ノードＬＸ１の電圧は正になる。

このとき、トランジスタＭＮ１２のゲート・ソース間電圧が、トランジスタＭＮ１４のゲート・ソース間電圧より小さくなり、トランジスタＭＮ１２のドレイン電圧Ｖ１１は上がる。トランジスタＭＮ１２のドレイン電圧Ｖ１１が、トランジスタＭＰ１２のドレイン電圧（＝Ｖref１）より高く、Ｖ１１＞Ｖref1になると、比較器１６１３の出力は“Ｈ”→“Ｌ”に変化する。比較器１６１３の出力が“Ｌ”になると、ドライバ信号生成部１６２のラッチ動作により、駆動信号ＤＲＶ＿Ｎが“Ｌ”になり、同期整流トランジスタＭＮ１１をオフさせる。なお、この状態において、駆動信号ＤＲＶ＿Ｎは制御信号ＰＲＤＲＶ＿Ｎが“Ｌ”になるまで“Ｌ”を保持し、その後は制御信号ＰＲＤＲＶ＿Ｎのレベルが駆動信号ＤＲＶ＿Ｎのレベルとなる。

本具体例では、トランジスタＭＮ１２，ＭＮ１４はカレントミラーと同じ動作を行い、それぞれのドレイン電流が等倍比となるような動作を行うので、誤差としてはトランジスタＭＮ１２，ＭＮ１４の相対誤差のみとなり、その誤差を小さく抑えることができる。また、このトランジスタＭＮ１２，ＭＮ１４のドレインにはカレントミラー回路（ＭＰ１２，ＭＰ１３）が接続されているので、トランジスタＭＮ１２のソース電圧の変化、つまりノードＬＸ１の電圧Ｖ＿ＬＸ１の変化がトランジスタＭＮ１２のドレインに増幅されて比較器１６１３に入力するので、前記のように比較器１６１３での入力オフセット電圧の影響が少なくなる。よって、同期整流トランジスタＭＮ１１の逆流検出での誤差要因を最小限にできるので、動作精度を向上させることができる。

＜第１の実施例のＮｃｈドライバの電流方向検出部の別の具体例＞
図６に、Ｎｃｈドライバ回路５の電流方向検出部１６１の別の具体回路を示す。抵抗Ｒ１３，Ｒ１４は、基準電圧Ｖref１の発生回路を構成する。また、誤差増幅器１６１４、ＮＭＯＳトランジスタＭＮ１５、および抵抗Ｒ１５は、ゲートバイアス回路１６１２を構成する。抵抗Ｒ１６はＩ／Ｖ変換回路１６１１を構成する。

動作を説明する。同期整流トランジスタＭＮ１１がオンすると、その同期整流トランジスタＭＮ１１からインダクタＬ１の方向に流れ、ノードＬＸ１の電位が負となる。このとき、トランジスタＭＮ１２とトランジスタＭＮ１５のゲート電圧は、誤差増幅器１６１４の出力電圧Ｖ１３で固定されるので、トランジスタＭＮ１２のゲート・ソース間電圧は、トランジスタＭＮ１５のゲート・ソース間電圧よりも大きくなる。このとき、トランジスタＭＮ１２のドレイン電流は、トランジスタＭＮ１５の定電流であるドレイン電流より大きくなるので、抵抗Ｒ１６の電圧降下により、トランジスタＭＮ１２のドレイン電圧Ｖ１１はトランジスタＭＮ１５のドレイン電圧Ｖ１２よりも低くなる。この電圧Ｖ１２は誤差増幅器１６１４の入力の仮想短絡動作により電圧Ｖref１と等しい電圧であり、また電圧Ｖref１は比較器１６１３の基準電圧でなるので、Ｖ１１＜Ｖref１となって、比較器１６１３の出力は“Ｌ”→“Ｈ”になる。この状態では、駆動信号ＤＲＶ＿Ｎは“Ｈ”を保持する。

同期整流トランジスタＭＮ１１がオンしてから時間が経過すると、インダクタＬ１の電流が減少してゆき、インダクタＬ１から同期整流トランジスタＭＮ１１の方向に逆に流れる瞬間において、ノードＬＸ１の電圧はゼロ、すなわち接地電位になり、インダクタＬ１から同期整流トランジスタＭＮ１１の方向に電流が流れると、ノードＬＸ１の電圧は正になる。これにより、トランジスタＭＮ１２のゲート・ソース間電圧は、トランジスタＭＮ１５のゲート・ソース間電圧より小さくなり、トランジスタＭＮ１２のドレイン電流がトランジスタＭＮ１５のドレイン電流より小さくなる。この結果、トランジスタＭＮ１２のドレイン電圧Ｖ１１はトランジスタＭＮ１５のドレイン電圧Ｖ１２よりも高くなる、すなわちＶ１１＞Ｖref１となるので、比較器１６１３の出力は“Ｈ”→“Ｌ”に変化する。ドライバ信号生成部１６２は、この状態において前記した図５での動作説明と同様の動作をして、駆動信号ＤＲＶ＿Ｎは“Ｌ”にラッチされて、同期整流トランジスタＭＮ１１をオフさせる。

本具体例では、トランジスタＭＮ１２がトランジスタＭＮ１５とカレントミラーの関係になり、両者間で生じる相対誤差が小さくなる。また、抵抗Ｒ１５，Ｒ１６に温度特性があっても、逆電流検出は基準電圧Ｖref１の温度特性のみに影響を受けるので、基準電圧Ｖref１の温度特性を小さくすることで、逆電流検出の温度特性を小さくできる。また、このトランジスタＭＮ１２のドレインには抵抗Ｒ１６が接続されており、トランジスタＭＮ１２のソース電圧の変化、つまりノードＬＸ１の電圧Ｖ＿ＬＸ１の変化がトランジスタＭＮ１２のドレインに増幅されて比較器１６１３に入力するので、前記のように比較器１６１３での入力オフセット電圧の影響が少なくなる。よって、同期整流トランジスタＭＮ１１の逆流検出での誤差要因を最小限にできるので、動作精度を向上させることができる。

＜第２の実施例＞
図７に第２の実施例として、昇圧型同期整流方式のスイッチング電源装置の全体構成を示す。このスイッチング電源装置は、入力電源２１の正電圧側に一端が接続されたインダクタＬ２と、そのインダクタＬ２の他端であるノードＬＸ２にドレインが接続され、ソースが出力端子２２に接続されたＰＭＯＳの同期整流トランジスタＭＰ２１と、同ノードＬＸ２にドレインが接続され、ソースが接地（ＧＮＤ）に接続されしたＮＭＯＳのメイントランジスタＭＮ２１と、出力端子２２と接地との間に接続した平滑用のキャパシタＣ２と、出力端子２２の出力電圧Ｖoutを分圧する分圧抵抗Ｒ２１，Ｒ２２と、その分圧抵抗Ｒ２１，Ｒ２２で分圧された電圧を取り込む電源制御回路２４と、電源制御回路２４から出力する制御信号ＰＲＤＲＶ＿Ｐに応じて駆動信号ＤＲＶ＿Ｐを出力して同期整流トランジスタＭＰ２１をオン／オフ駆動するＰｃｈドライバ２５Ａと、電源制御回路２４から出力する制御信号ＰＲＤＲＶ＿Ｎに応じて駆動信号ＤＲＶ＿Ｎを出力してメイントランジスタＭＮ２１をオフ／オン駆動するＮｃｈドライバ２６とを備える。電源制御回路２４は、分圧抵抗Ｒ２１，Ｒ２２で分圧された電圧と内部に設定された基準電圧との差分に応じて、出力端子２２の電圧Ｖoutが所定の電圧になるように、Ｐｃｈドライバ２５Ａ、Ｎｃｈドライバ２６により、同期整流トランジスタＭＰ２１，ＭＮ２１１のオン／オフを制御する。２３は負荷である。Ｐｃｈドライバ２５Ａには、ノードＬＸ２の電圧Ｖ＿ＬＸ２と出力端子２２の電圧Ｖoutを取り込んで、同期整流トランジスタＭＰ２１を流れる電流の方向を検出する電流方向検出部が付加されている。

このスイッチング電源装置では、Ｎｃｈドライバ２６によってメイントランジスタＭＮ２１がオンした（同期整流トランジスタＭＰ２１がオフ）とき、電源装置２１から電流がインダクタＬ２→メイントランジスタＭＮ２１→ＧＮＤと流れて、インダクタＬ２にエネルギーが蓄積される。そして、Ｐｃｈドライバ２５Ａによって同期整流トランジスタＭＰ２１がオンした（メイントランジスタＭＮ２１がオフ）ときは、インダクタＬ２の起電力に電源装置２１の電圧Ｖinが加算されて、その電流が同期整流トランジスタＭＰ２１→キャパシタＣ２と流れて、そのキャパシタＣ２が入力電圧Ｖinよりも高い電圧に充電される。以後、これが繰り返される。本実施例では、後者のとき、ノードＬＸ２の電圧Ｖ＿ＬＸ２と出力電圧Ｖoutの変化をＰｃｈドライバ２５Ａによって検出して、電流の方向が反転したとき、同期整流トランジスタＭＰ２１をオフさせる。

＜第２の実施例のＰｃｈドライバの内部回路例＞
図８にＰｃｈドライバ２５Ａの内部回路を示す。このＰｃｈドライバ２５Ａは、電流方向検出部２５１とドライバ信号生成部２５２からなる。電流方向検出部２５１は、接地（ＧＮＤ）に接続されたＩ／Ｖ変換回路２５１１、ゲートバイアス回路２５１２、そのゲートバイアス回路２５１２により固定のバイアスが印加されるゲート接地増幅回路を構成するＰＭＯＳトランジスタＭＰ２２、基準電圧Ｖref２とトランジスタＭＰ２２のドレイン電圧Ｖ２１とを比較する比較器２５１３からなる。ドライバ信号生成部２５２は、図９に示すように、インバータＩＮＶ２１，ＩＮＶ２２、ノア回路ＮＯＲ２１〜ＮＯＲ２３、オア回路ＯＲ２１、バッファＢＵＦ２１、および遅延回路ＤＬ２１からなる。本実施例でも、ノードＬＸ２の電圧をトランジスタＭＰ２２で増幅してＶ２１としてから、Ｖref２と比較するので、前記図２について説明したのと同様に、比較器２５１３の入力オフセット電圧の影響を少なくすることができる。

図１０にこのＮｃｈドライバ２５Ａの動作波形を示す。図７の電源制御回路２４から出力する制御信号ＰＲＤＲＶ＿Ｐが“Ｈ”→“Ｌ”に変化（制御信号ＰＲＤＲＶ＿Ｎが“Ｈ”→“Ｌ”に変化してメイントランジスタＭＮ２１がオフ）すると、ドライバ信号生成部２５２によって駆動信号ＤＲＶ＿Ｐが“Ｈ”→“Ｌ”に変化して、同期整流トランジスタＭＰ２１がオフ→オンに変化し、インダクタＬ２→同期整流トランジスタＭＰ２１→キャパシタＣ２に電流が流れる。このとき、ノードＬＸ２の電圧Ｖ＿ＬＸ２が出力電圧Ｖoutよりも高い正の電圧となる。

この後、時間経過により、インダクタＬ２の電流は減少してゆき、ノードＬＸ２の電圧Ｖ＿ＬＸ２が低下していく。インダクタＬ２の電流がゼロになると、ノードＬＸ２の電圧Ｖ＿ＬＸ２が電圧Ｖoutとなり、この後は出力電圧Ｖoutが入力電圧Ｖinよりも高ければ、キャパシタＣ２→同期整流トランジスタＭＰ２１→インダクタＬ２→電源装置２１の方向に逆電流が流れ始め、出力電圧Ｖoutの低下を招く。

そこで、基準電圧Ｖref２をこのときのトランジスタＭＰ２２のドレイン電圧Ｖ２１になるように予め設定しておけば、このとき比較器２５１３の出力が反転し、“Ｌ”→“Ｈ”となってドライバ信号生成部２５２の端子Ｙ２に入力し、駆動信号ＤＲＶ＿Ｐが“Ｌ”→“Ｈ”に変化して、同期整流トランジスタＭＰ２１がオフする。このように、ノードＬＸ２の電圧Ｖ＿ＬＸ２が出力電圧Ｖoutになると、直ちにキャパシタＣ２→同期整流トランジスタＭＰ２１→インダクタＬ２→電源装置２１の方向に流れる逆電流が阻止され、キャパシタＣ２の電荷の減少が阻止される。

ここで、比較器２５１３に存在する入力オフセット電圧による影響について説明する。ノードＬＸ２の電圧Ｖ＿ＬＸ２を直接検出することは、ノードＬＸ２と出力端子２２間の電圧、つまり同期整流トランジスタＭＰ２１のドレイン・ソース間電圧を検出することとなる。この電圧をΔＶs2とする。このとき、比較器２５１３の入力オフセット電圧をＶoffset２とすると、その比較器２５１３で直接比較する場合は、その検出電圧（比較器２５１３の反転入力端子の電圧）は「ΔＶs2＋Ｖoffset2」となる。そして、このときのオフセット電圧Ｖoffset２分の誤差率Ａ21は、
Ａ21＝Ｖoffset2／ΔＶs2 (6)
となる。

一方、本実施例では、電圧ΔＶs2をトランジスタＭＰ２２で増幅して検出している。このため、そのトランジスタＭＰ２２のトランスコンダクタンスをＧ２とすると、そのトランジスタＭＰ２２のドレイン電圧Ｖ２１は、
Ｖ21＝Ｖout−{Ｒa2×Ｇ２×（Ｖg2−（ΔＶs2＋Ｖth2))} (7)
となる。Ｒa2はＩ／Ｖ変換回路２５１１の内部抵抗の値、Ｖg2はトランジスタＭＰ２２のゲート電圧、Ｖth2はトランジスタＭＰ２２の閾値である。この式(7)から、電圧ΔＶs2の変化に対する電圧Ｖ２１の変化は、「Ｒa2×Ｇ２×ΔＶs2」であり、「Ｒa2×Ｇ２」が増幅率（＞１）である。そこで、式(7)を簡略化して、
Ｖ21＝Ｖout−Ｒa2×Ｇ２×ΔＶs2 (8)
とすると、比較器２５１３での実際の検出電圧（反転入力端子の電圧）は、
Ｖ21＋Ｖoffset2＝Ｖout−Ｒa2×Ｇ２×ΔＶs2＋Ｖoffset2 (9)
となる。Ｖoutはほぼ一定電圧であり、オフセット電圧に関係するのは「Ｒa2×Ｇ２×ΔＶs2＋Ｖoffset2」の項となる。そして、入力オフセット電圧分の誤差率Ａ22は、
Ａ22＝Ｖoffsst2／（Ｒa2×Ｇ２×ΔＶs2） (10)
となる。

式(6)と式(10)の誤差率Ａ21，Ａ22を比較すると、式(10)の分母のΔＶs2に１以上の増幅率が乗算されており、明らかに式(10)の誤差率Ａ22の方が小さくなることが分かる。例えば、Ｒa2×Ｇ２＝１００であれば、およそ１／１００倍も小さくなる。このように、本実施例でも、ノードＬＸ２の電圧をトランジスタＭＰ２２で増幅してから電圧Ｖ２１とし、Ｖref２と比較するので、比較器２５１３の入力オフセット電圧の影響を少なくすることができる。

＜第２の実施例のＰｃｈドライバの電流方向検出部の具体例＞
図１１に、Ｐｃｈドライバ２５Ａの電流方向検出部２５１の具体回路を示す。電流源ＩＲＥＦ２とＰＭＯＳトランジスタＭＰ２３は、ゲートバイアス回路２５１２を構成する。トランジスタＭＰ２３とカレントミラー接続されたＰＭＯＳトランジスタＭＰ２４とＮＭＯＳトランジスタＭＮ２２は、基準電圧Ｖref２の発生回路を構成する。トランジスタＭＮ２２とカレントミラー接続されたＮＭＯＳトランジスタＭＮ２３は、Ｉ／Ｖ変換回路２５１１を構成する。ソースがノードＬＸ２にソースが接続されるトランジスタＭＰ２２は、トランジスタＭＰ２３とカレントミラー接続されている。トランジスタＭＰ２３，ＭＰ２４のソース、トランジスタＭＰ２２のバックゲートは、出力端子２２に接続され、出力電圧Ｖoutが印加している。

動作を説明する。メイントランジスタＭＮ２１がオフし、同期整流トランジスタＭＰ２１がオンすると、インダクタＬ２に蓄積されていたエネルギーにより、インダクタＬ２からその同期整流トランジスタＭＰ２１の方向に電流が流れ、前記したように、ノードＬＸ２の電圧Ｖ＿ＬＸ２が上昇する。このとき、トランジスタＭＰ２２のゲート・ソース間電圧が、トランジスタＭＰ２４のゲート・ソース間電圧より大きくなり、トランジスタＭＮ２２，ＭＮ２３のカレントミラーの比を１：１に予め設定しておくと、トランジスタＭＰ２２はトランジスタＭＰ２４よりも大きなドレイン電流を流そうとするが、トランジスタＭＮ２２，ＭＮ２３のカレントミラー動作により、トランジスタＭＮ２３のドレイン電流がトランジスタＭＮ２２のドレイン電流と同じになり、ドレイン電流が制限される。この結果、トランジスタＭＰ２２のドレイン電圧Ｖ２１は高くなり、トランジスタＭＮ２２のドレイン電圧（＝Ｖref２）以上になる。つまり、Ｖ２１＞Ｖref２となる。したがって、比較器２５１３の出力は“Ｈ”→“Ｌ”に反転する。この状態では、ドライバ信号生成部２５２の駆動信号ＤＲＶ＿Ｐは、制御信号ＰＲＤＲＶ＿Ｐと同じ“Ｌ”のレベルから変化しない。

メイントランジスタＭＮ２１がオンしてから時間が経過すると、インダクタＬ２の電流が減少してゆき、同期整流トランジスタＭＰ２１からインダクタＬ２の方向に逆に流れる瞬間において、ノードＬＸ２の電圧Ｖ＿ＬＸ２は出力電圧Ｖoutとなり、同期整流トランジスタＭＰ２１からインダクタＬ２の方向に電流が流れると、ノードＬＸ２の電圧Ｖ＿ＬＸ２は出力電圧Ｖout以下になる。

このとき、トランジスタＭＰ２２のゲート・ソース間電圧が、トランジスタＭＰ２４のゲート・ソース間電圧より小さくなり、トランジスタＭＰ２２のドレイン電圧Ｖ２１は下降する。トランジスタＭＰ２２のドレイン電圧Ｖ２１が、トランジスタＭＰ２４のドレイン電圧（＝Ｖref２）より低く、Ｖ２１＜Ｖref２になると、比較器２５１３の出力は“Ｌ”→“Ｈ”に変化する。比較器２５１３の出力が“Ｈ”になると、ドライバ信号生成部２５２のラッチ動作により、駆動信号ＤＲＶ＿Ｐが“Ｈ”になり、同期整流トランジスタＭＰ２１をオフさせる。なお、この状態において、駆動信号ＤＲＶ＿Ｐは制御信号ＰＲＤＲＶ＿Ｐが“Ｈ”になるまで“Ｈ”を保持し、その後は制御信号ＰＲＤＲＶ＿Ｐのレベルが駆動信号ＤＲＶ＿Ｐのレベルとなる。

本具体例では、トランジスタＭＰ２２，ＭＰ２４はカレントミラーと同じ動作を行い、それぞれのドレイン電流が等倍比となるような動作を行うので、誤差としてはトランジスタＭＰ２２，ＭＰ２４の相対誤差のみとなり、その誤差を小さく抑えることができる。また、このトランジスタＭＰ２２，ＭＰ２４のドレインにはカレントミラー回路（ＭＮ２２，ＭＮ２３）が接続されているので、トランジスタＭＰ２２のソース電圧の変化、つまりノードＬＸ２の電圧Ｖ＿ＬＸ２の変化がトランジスタＭＰ２２のドレインに増幅されて比較器２５１３に入力するので、前記のように比較器２５１３での入力オフセット電圧の影響が少なくなる。よって、同期整流トランジスタＭＰ２１の逆流検出での誤差要因を最小限にできるので、動作精度を向上させることができる。

＜第２の実施例のＰｃｈドライバの電流方向検出部の別の具体例＞
図１２に、Ｐｃｈドライバ回路２５Ａの電流方向検出部２５１の別の具体回路を示す。抵抗Ｒ２３，Ｒ２４は、基準電圧Ｖref２の発生回路を構成する。また、誤差増幅器２５１４、ＰＭＯＳトランジスタＭＰ２５、および抵抗Ｒ２５は、ゲートバイアス回路２５１２を構成する。抵抗Ｒ２６はＩ／Ｖ変換回路２５１１を構成する。

動作を説明する。同期整流トランジスタＭＰ２１がオンすると、インダクタＬ２からその同期整流トランジスタＭＰ２１の方向に電流が流れ、ノードＬＸ２１の電圧Ｖ＿ＬＸ２が出力電圧Ｖoutよりも高くなる。このとき、トランジスタＭＰ２２とトランジスタＭＰ２５のゲート電圧は、誤差増幅器２５１４の出力電圧Ｖ２３で固定されるので、トランジスタＭＰ２２のゲート・ソース間電圧は、トランジスタＭＰ２５のゲート・ソース間電圧よりも大きくなる。このとき、トランジスタＭＰ２２のドレイン電流は、トランジスタＭＰ２５の定電流であるドレイン電流より大きくなるので、抵抗Ｒ２６の電圧降下により、トランジスタＭＰ２２のドレイン電圧Ｖ２１はトランジスタＭＰ２５のドレイン電圧Ｖ２２よりも高くなる。この電圧Ｖ２２は誤差増幅器２５１４の入力の仮想短絡動作により電圧Ｖref２と等しい電圧であり、また電圧Ｖref２は比較器２５１３の基準電圧でなるので、Ｖ２１＞Ｖref２となって、比較器２５１３の出力は“Ｈ”→“Ｌ”になる。この状態では、駆動信号ＤＲＶ＿Ｎは“Ｌ”を保持する。

同期整流トランジスタＭＰ２１がオンしてから時間が経過すると、インダクタＬ２の電流が減少してゆき、同期整流トランジスタＭＰ２１からインダクタＬ２の方向に逆に流れる瞬間において、ノードＬＸ２の電圧Ｖ＿ＬＸ２は出力電圧Ｖoutになり、同期整流トランジスタＭＰ２１からインダクタＬ２の方向に電流が流れると、ノードＬＸ２の電圧Ｖ＿ＬＸ２は出力電圧Ｖout以下になる。これにより、トランジスタＭＰ２２のゲート・ソース間電圧は、トランジスタＭＰ２５のゲート・ソース間電圧より小さくなり、トランジスタＭＰ２２のドレイン電流がトランジスタＭＰ２５のドレイン電流より小さくなる。この結果、トランジスタＭＰ２２のドレイン電圧Ｖ２１はトランジスタＭＰ２５のドレイン電圧Ｖ２２よりも低くなる、すなわちＶ２１＜Ｖref２となるので、比較器２５１３の出力は“Ｌ”→“Ｈ”に変化する。ドライバ信号生成部２５２は、この状態において前記した図８での動作説明と同様の動作をして、駆動信号ＤＲＶ＿Ｐは“Ｈ”にラッチされて、同期整流トランジスタＭＰ２１をオフさせる。

本具体例では、トランジスタＭＰ２２がトランジスタＭＰ２５とカレントミラーの関係になり、両者間で生じる相対誤差が小さくなる。また、抵抗Ｒ２５，Ｒ２６に温度特性があっても、逆電流検出は基準電圧Ｖref２の温度特性のみに影響を受けるので、基準電圧Ｖref２の温度特性を小さくすることで、逆電流検出の温度特性を小さくできる。また、このトランジスタＭＰ２２のドレインには抵抗Ｒ２６が接続されており、トランジスタＭＰ２２のソース電圧の変化、つまりノードＬＸ２の電圧Ｖ＿ＬＸ２の変化がトランジスタＭＰ２２のドレインに増幅されて比較器２５１３に入力するので、前記のように比較器２５１３での入力オフセット電圧の影響が少なくなる。よって、同期整流トランジスタＭＰ２１の逆流検出での誤差要因を最小限にできるので、動作精度を向上させることができる。

１１，２１：電源装置
１２，２２：出力端子、
１３，２３：負荷
１４，２４：電源制御回路
１５，２５，２５Ａ：Ｐｃｈドライバ、２５１：電流方向検出部、２５１１：Ｉ／Ｖ変換回路、２５１２：ゲートバイアス回路、２５１３：比較器、２５１４：誤差増幅器、２５２：ドライバ信号生成部
１６，１６Ａ，２６：Ｎｃｈドライバ、１６１：電流方向検出部、１６１１：Ｉ／Ｖ変換回路、１６１２：ゲートバイアス回路、１６１３：比較器、１６１４：誤差増幅器、１６２：ドライバ信号生成部

Claims

正電源と第１のノードとの間に接続され第１のＰｃｈドライバでオン／オフ駆動される第１のＰＭＯＳトランジスタと、接地と前記第１のノードとの間に接続され第１のＮｃｈドライバでオフ／オン駆動される第１のＮＭＯＳトランジスタと、前記第１のノードと第１の出力端子の間に接続された第１のインダクタと、前記第１の出力端子と接地との間に接続された第１のキャパシタと、前記第１の出力端子の電圧に応じて前記第１のＰｃｈドライバおよび前記第１のＮｃｈドライバを制御し、前記第１の出力端子の電圧が所定の出力電圧になるように制御する第１の電源制御回路とを備え、前記第１のＮＭＯＳトランジスタがオンした後の前記第１のＮＭＯＳトランジスタに流れる電流が、接地→前記第１のノードの方向から、前記第１のノード→接地の方向に切り替わるとき、前記第１のＮＭＯＳトランジスタをオフさせる降圧型同期整流方式のスイッチング電源装置であって、
前記第１のＮｃｈドライバは、前記第１のＮＭＯＳトランジスタがオンした後、前記第１のノードの電圧を増幅した電圧を第１の基準値と第１の比較器で比較検出し、前記第１のノードの電圧が接地より低い負電圧から接地電位に上昇したとき、前記第１の比較器の出力により、前記第１のＮＭＯＳトランジスタをオフさせることを特徴とするスイッチング電源装置。
請求項１に記載のスイッチング電源装置において、
前記第１のＮｃｈドライバは、固定電源と前記第１の比較器の第１の入力端子に接続された第１のＩ／Ｖ変換回路と、ソースが前記第１のノードに接続されドレインが前記第１の比較器の第１の入力端子に接続されゲートが第１の固定のゲートバイアス回路に接続された増幅用ＮＭＯＳトランジスタとからなる第１の電流方向検出回路を備えることを特徴とするスイッチング電源装置。
第２のノードと第２の出力端子との間に接続され第２のＰｃｈドライバでオン／オフ駆動される第２のＰＭＯＳトランジスタと、第２のノードと接地との間に接続され第２のＮｃｈドライバでオフ／オン駆動される第２のＮＭＯＳトランジスタと、前記第２のノードと正電源との間に接続された第２のインダクタと、前記第２の出力端子と接地との間に接続された第２のキャパシタと、前記第２の出力端子の電圧に応じて前記第２のＰｃｈドライバおよび前記第２のＮｃｈドライバを制御し、前記第２の出力端子の電圧が所定の出力電圧になるように制御する第２の電源制御回路とを備え、前記第２のＰＭＯＳトランジスタがオンした後の前記第２のＰＭＯＳトランジスタに流れる電流が、前記第２のノード→前記第２の出力端子の方向から、前記第２の出力端子→前記第２のノードの方向に切り替わるとき、前記第２のＰＭＯＳトランジスタをオフさせる昇圧型同期整流方式のスイッチング電源装置であって、
前記第２のＰｃｈドライバは、前記第２のＰＭＯＳトランジスタがオンした後、前記第２のノードの電圧を増幅した電圧を第２の基準値と第２の比較器で検出し、前記第２のノードの電圧が前記出力電圧より高い正電圧から前記出力電位に低下したとき、前記第２のＰＭＯＳトランジスタをオフさせることを特徴とするスイッチング電源装置。
請求項３に記載のスイッチング電源装置において、
前記第２のＰｃｈドライバは、接地と前記第２の比較器の第１の入力端子に接続された第２のＩ／Ｖ変換回路と、ソースが前記第２のノードに接続されドレインが前記第２の比較器の第１の入力端子に接続されゲートが第２の固定のゲートバイアス回路に接続された増幅用ＰＭＯＳトランジスタとからなる第２の電流方向検出回路を備えることを特徴とするスイッチング電源装置。