JP4366335B2

JP4366335B2 - 昇圧コンバータ

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Publication number: JP4366335B2
Application number: JP2005137206A
Authority: JP
Inventors: 幹夫元森; 卓也石井; 隆龍; 裕樹明石; 裕久田辺; 誠石丸; 智也重見
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2005-05-10
Filing date: 2005-05-10
Publication date: 2009-11-18
Anticipated expiration: 2025-05-10
Also published as: JP2006320042A; US7482789B2; US20060255774A1

Description

本発明は、直流電圧を昇圧して出力する昇圧コンバータに関する。

バッテリー等の電源から供給された電圧を昇圧し、発光素子や液晶表示装置の駆動用電源電圧を供給するために、電力変換効率の高い昇圧コンバータが用いられている。昇圧コンバータは主にインダクタとスイッチと整流器と平滑手段とから構成される。この昇圧コンバータにおいて、スイッチのオン時には入力された電圧がインダクタに印加されて該インダクタが励磁され、スイッチのオフ時にはインダクタから整流器を介して平滑手段へと電流が流れる。そして、平滑手段から昇圧された直流電圧が負荷に供給される。

図６は、従来の昇圧コンバータを示す回路図である。同図に示す昇圧コンバータは、特許文献１に記載のものであり、以下にその構成と動作を説明する。

図６に示す従来の昇圧コンバータは、一端に入力電圧Ｖｉが入力されるインダクタ１２１と、ソースが接地され、ドレインがインダクタ１２１の他端に接続され、スイッチとして機能するＮチャネル型ＦＥＴ１２２と、インダクタ１２１の他端からの出力電流を整流するダイオード１２３と、インダクタ１２１の他端およびダイオード１２３のアノードにドレインが接続され、ダイオード１２３のカソードにソースが接続されたＰチャネル型ＦＥＴ１２５と、一端がダイオード１２３のカソードおよびＰチャネル型ＦＥＴ１２５に接続され、他端が接地された平滑手段である出力コンデンサ１２４と、Ｎチャネル型ＦＥＴ１２２のゲート電極およびＰチャネル型ＦＥＴ１２５のゲート電極のそれぞれの動作を制御する制御回路１２６とを備えている。制御回路１２６は、Ｎチャネル型ＦＥＴ１２２のゲート電極にパルスＰＡを供給し、Ｐチャネル型ＦＥＴ１２５のゲート電極にパルスＰＢを供給する。出力コンデンサ１２４からは出力電圧Ｖｏが出力される。また、出力電圧Ｖｏは制御回路１２６に入力される。

制御回路１２６は入力される出力電圧Ｖｏが所望値となるようにパルスＰＡ及びＰＢの各パルス幅を制御する。具体的には、パルスＰＡがＨレベルの期間、即ちＮチャネル型ＦＥＴ１２２がオンしている期間は、必ずパルスＰＢがＨレベルとなる期間、即ちＰチャネル型ＦＥＴ１２５がオフしている期間内にある。従って、Ｎチャネル型ＦＥＴ１２２とＰチャネル型ＦＥＴ１２５とが同時にオンすることはない。このような従来の昇圧コンバータにおける回路動作を以下に説明する。

まず、パルスＰＡがＨレベルでＮチャネル型ＦＥＴ１２２がオンの時、入力電圧Ｖｉがインダクタ１２１に印加され、この入力電圧Ｖｉがインダクタ１２１を励磁する。

次に、パルスＰＡがＬレベルになってＮチャネル型ＦＥＴ１２２がオフすると、インダクタ１２１に蓄積されたエネルギーは、ダイオード１２３を介して出力コンデンサ１２４を充電する電流として放出される。わずかの遅延時間の後、パルスＰＢがＨレベルからＬレベルに変化してＰチャネル型ＦＥＴ１２５がオンし、インダクタ１２１の電流はＰチャネル型ＦＥＴ１２５を介して流れる。

次に、パルスＰＢがＨレベルに変化するとＰチャネル型ＦＥＴ１２５がオフし、インダクタ１２１に蓄積されたエネルギーは再びダイオード１２３を介して出力側へ放出される。わずかの遅延時間の後、パルスＰＡがＨレベルになってＮチャネル型ＦＥＴ１２２がオンすると、入力電圧Ｖｉがインダクタ１２１に印加され、該入力電圧Ｖｉがインダクタ１２１を励磁する。以上の動作を繰り返すことにより、入力電圧Ｖｉは出力電圧Ｖｏに変換され、電力が出力側へ伝達される。

制御回路１２６はパルスＰＡ及びＰＢの各パルス幅を制御して、Ｎチャネル型ＦＥＴ１２２のオン／オフ期間比を制御する。このことにより、インダクタ２１でのエネルギーの蓄積量と放出量とが調整され、出力電圧Ｖｏが所望値に制御される。ここで、Ｐチャネル型ＦＥＴ１２５のオン抵抗は充分小さく、Ｐチャネル型ＦＥＴ１２５のオン時に流れる電流による電圧降下はダイオード１２３の順方向の電圧降下より小さい。従って、整流に伴う電力損失が低減され、昇圧コンバータの電力変換効率が向上する。図６では、Ｐチャネル型ＦＥＴ１２５とダイオード１２３との並列構成となっているが、ダイオード１２３をＰチャネル型ＦＥＴ１２５のボディダイオードで代用させることも可能である。

また、特許文献１には、出力電圧Ｖｏが充分上昇したかどうかを検出する電圧検出回路を設け、出力電圧Ｖｏが充分に上昇していない時にはＰチャネル型ＦＥＴ１２５の動作を停止させる技術が開示されている。

以上のように、整流器としてＰチャネル型ＦＥＴ１２５のようなスイッチ素子を用いると、整流に伴う電力損失が低減され、昇圧コンバータの電力変換効率が向上する。しかし、スイッチ素子のオン時には両方向に電流が流れるので、スイッチ素子に整流作用をさせるため、出力部側から入力部側に逆電流が流れる場合にはスイッチ素子をオフするのが一般的である。以後、Ｐチャネル型ＦＥＴ１２５のように整流器として用いられるスイッチ素子を整流スイッチと称する。

逆電流を防止する整流スイッチを駆動するための駆動回路が特許文献２に開示されている。特許文献２の第２図に示されている駆動回路を、簡略化して図７に示す。

図７に示す駆動回路において、Ｐチャネル型ＦＥＴである整流スイッチ１３０の両端の電圧を比較器１３１によって比較し、比較器１３１の出力が整流スイッチ１３０のゲート電極に供給される。

図７中に示す矢印のように、入力部側から出力部側に順方向の電流が流れると、整流スイッチ１３０中で電圧降下が発生して比較器１３１の出力はＬレベルとなり、整流スイッチ１３０をオン状態にする。整流スイッチ１３０のオン抵抗による電圧降下は、比較器１３１の出力をＬレベルに保持するので、整流スイッチ１３０は順方向に電流が流れている限りオン状態を保持する。これに対し、整流スイッチ１３０の順方向電流が減少してゼロを下回ろうとすると、整流スイッチ１３０のオン抵抗による電圧降下も負となり、比較器１３１の出力がＨレベルに反転する。これにより、整流スイッチ１３０はオフ状態となる。以上のように、駆動回路は、順方向に電流が流れる場合にのみ整流スイッチ１３０をオンし、逆電流が整流スイッチ１３０に流れるのを防止する。
特開平１０−２２５１０４特表昭６０−５０２１３５

通常の電源回路において、負荷電流の急減などによって出力電圧が上昇した場合、上昇した出力電圧が所望値に復帰するのは、出力コンデンサの電荷が負荷へ放電する時定数によらざるを得ない。これは整流スイッチに逆電流が流れないようにした場合も同様である。一方、整流スイッチに逆電流が流れてもよければ、出力コンデンサの電荷は整流スイッチを介して積極的に放電されるので、出力電圧の所望値への復帰は速い。しかし、逆電流を無制限に流しては、スイッチ及び整流スイッチへの電流ストレスの増加や回路誤動作の原因になるといった問題がある。

本発明は、上記のような課題に鑑みてなされたものであり、整流器としてスイッチを使用して電力変換効率を向上した昇圧コンバータにおいて、負荷電流の急減時などへの応答を高速化しつつ、逆電流が過大に流れることを回避できる昇圧コンバータを提供することを目的とする。

本発明の昇圧コンバータは、入力電圧を昇圧して出力電圧を供給する昇圧コンバータであって、一端に前記入力電圧が入力されるインダクタと、前記インダクタの他端に接続され、前記インダクタからの電流を導通または非導通にする主スイッチと、前記インダクタの他端に接続され、前記インダクタの他端からの出力電流を整流する整流スイッチと、前記整流スイッチを介して前記インダクタの他端に接続される平滑手段と、前記インダクタから前記主スイッチへと流れる電流を、電流値の正負に関わらず検出して電流検出信号を出力する電流検出回路とを備えている。

電流検出回路がインダクタから主スイッチへと流れる電流が順方向に流れる場合だけでなく逆方向（主スイッチからインダクタへ向かう方向）に流れる場合にも電流を検出することができるので、出力電圧が所望値から変動する際にインダクタに逆方向（出力側から入力側に向かう方向）に電流を流して出力電圧を所望値に迅速に戻すことが可能となる。

上記のような出力電圧の調整は、主スイッチがオン状態になる期間を短縮あるいは延長することにより行われる。このため、昇圧コンバータは、前記電流検出信号と前記出力電圧とを受けて前記主スイッチおよび前記整流スイッチの動作を制御する制御回路をさらに備えていることが好ましい。前記制御回路は、前記主スイッチと前記整流スイッチとが同時にオン状態とならないように制御する。

主スイッチがオン状態の期間中に主スイッチに流れる電流を検出するためには、主スイッチがＮチャネル型のＦＥＴの場合、ゲート電極が主スイッチを構成するＦＥＴに接続され、ソース電圧およびドレイン電圧を等しくしたＮチャネル型のＦＥＴが用いられる。これにより、主スイッチに流れる電流を精度良くミラーすることができる。また、差動アンプと差動アンプの出力を受けるＮチャネル型のＦＥＴとを設けることにより、電流検出の精度を向上させることができる。

本発明によれば、インダクタに流れる電流を制御して出力電流を制御するカレントモード制御方式の昇圧コンバータにおいて、主スイッチに流れる電流が順方向に流れる場合だけでなく逆方向に流れる場合にも検出することができる。インダクタに逆方向の電流が流れる場合にも出力電圧を制御できるので、昇圧コンバータの外部に接続された負荷に供給する電流が急減して出力電圧が上昇する場合にも、出力電圧を入力部への電力回生によって高速に所望値に復帰させることが可能となる。

以下、図面を参照しながら、本発明の昇圧コンバータについて説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る昇圧コンバータの構成を示す回路図である。本実施形態の昇圧コンバータは、バッテリーや電池などの電源供給装置から直流の入力電圧Ｖｉを受け、発光素子や液晶表示装置などの機器に昇圧された直流の出力電圧Ｖｏを供給する。

−昇圧コンバータの回路構成−
図１に示すように、本実施形態の昇圧コンバータは、一端に入力電圧Ｖｉが入力されるインダクタ１と、ソースが接地され、ドレインがインダクタ１の他端に接続され、スイッチとして機能する第１のＮチャネル型ＦＥＴ（主スイッチ）２と、インダクタ１の他端からの出力電流を整流する整流スイッチであるＰチャネル型ＦＥＴ３と、一端がＰチャネル型ＦＥＴ３のソースに接続され、他端が接地された平滑手段である出力コンデンサ４と、第１のＮチャネル型ＦＥＴ２に流れる電流を検出して電流検出信号Ｖｃを出力する電流検出回路６と、出力電圧Ｖｏ、第２の基準電圧Ｖｒ２、および電流検出信号Ｖｃとを受けて第１のＮチャネル型ＦＥＴ２およびＰチャネル型ＦＥＴ３の動作を制御するフィードバック制御回路（制御回路）１５とを備えている。ここで、図１には示されていないが、Ｐチャネル型ＦＥＴ３はＰＮＰ型のボディダイオードを有している。等価回路において、このボディダイオードは、インダクタ１と出力コンデンサ４との間にＰチャネル型ＦＥＴ３と並列に配置されていることになる。本実施形態の昇圧コンバータにおいて、第１のＮチャネル型ＦＥＴ２がオン状態の期間にはインダクタ１にエネルギーが蓄積され、第１のＮチャネル型ＦＥＴ２がオフ状態の期間にはインダクタ１に蓄積されたエネルギーが電流としてＰチャネル型ＦＥＴ３またはそのボディダイオードを介して負荷側に供給される。

本実施形態の昇圧コンバータの特徴は、第１のＮチャネル型ＦＥＴ２に流れる電流ＩＬを正の場合(順方向）だけでなく負の場合（逆方向）も検出することができる電流検出回路６を備えていることにある。また、フィードバック制御回路１５は、電流検出回路６の検出結果と出力電圧Ｖｏとを用いて出力電圧Ｖｏが所望の電圧範囲内になるように設けられている。

電流検出回路６は、互いにベース同士が接続され、且つエミッタ同士が互いに接続されるとともに入力電圧Ｖｉを受ける第１のＰＮＰトランジスタ６３、第２のＰＮＰトランジスタ６４と、（＋）側入力部にインダクタ１の他端（出力側の端部）、Ｐチャネル型ＦＥＴ３のドレイン、および第１のＮチャネル型ＦＥＴ２のドレインがそれぞれ接続された第１の差動アンプ６１と、ゲート電極が第１の差動アンプ６１の出力部に接続され、ドレインが第１のＰＮＰトランジスタ６３のコレクタおよびベースと第２のＰＮＰトランジスタ６４のベースとに接続された第２のＮチャネル型ＦＥＴ６２と、ドレインが第２のＮチャネル型ＦＥＴ６２のソースおよび第１の差動アンプ６１の（−）側入力部に接続され、ソースが接地され、ゲート電極が第１のＮチャネル型ＦＥＴ２に接続された第３のＮチャネル型ＦＥＴ（第１の補助スイッチ）６０とを備えている。第１のＰＮＰトランジスタ６３のベースとコレクタとは互いに接続されている。

さらに、電流検出回路６は、ドレインに第２のＰＮＰトランジスタ６４のコレクタが接続された第４のＮチャネル型ＦＥＴ６８と、一端に第１の基準電圧Ｖｒ１が入力される第１の抵抗６５と、（＋）側入力部が接地され、（−）側入力部が第４のＮチャネル型ＦＥＴ６８のソースに接続された第２の差動アンプ６７と、ソースが第４のＮチャネル型ＦＥＴ６８のソースおよび第２の差動アンプ６７の（−）側入力部に接続され、ゲート電極が第１のＮチャネル型ＦＥＴ２および第３のＮチャネル型ＦＥＴ６０の各ゲート電極に接続され、ドレインが第１の差動アンプ６１の（＋）側入力部、インダクタ１の他端（出力側端部）、第１のＮチャネル型ＦＥＴ２のドレイン、およびＰチャネル型ＦＥＴ３のドレインにそれぞれ接続された第５のＮチャネル型ＦＥＴ（第２の補助スイッチ）６６とを有している。第１のＰＮＰトランジスタ６３と第２のＰＮＰトランジスタ６４とは、第１のＮチャネル型ＦＥＴ２がオン状態の時に、第２のＮチャネル型ＦＥＴ６２および第３のＮチャネル型ＦＥＴ６０に流れる電流Ｉｘをミラーするカレントミラーである。なお、図１に示すＩｙは第４のＮチャネル型ＦＥＴ６８に流れる電流である。後述のように電流Ｉｙは、電流ＩＬが負の値を取る場合に、電流ＩＬの絶対値に比例した電流値を示す（図２参照）。

また、フィードバック制御回路１５は、一端に出力電圧Ｖｏが印加される第２の抵抗５１と、一端が接地され、他端が第２の抵抗５１の他端に接続された第３の抵抗５２と、（＋）側入力部に第２の基準電圧Ｖｒ２が入力され、（−）側入力部が第２の抵抗５１と第３の抵抗５２との間に接続されたエラーアンプ５と、（＋）側入力部に電流検出回路６から出力された電流検出信号Ｖｃが入力され、（−）側入力部にエラーアンプ５から出力された誤差信号Ｖｅが入力される比較器７と、比較器７の出力が入力されるＡＮＤ回路１１と、クロック信号ＣＫを所定の周期で発生させるクロック発生回路８と、ＡＮＤ回路１１の出力によりリセットされ、クロック信号ＣＫによりセットされるＲＳラッチ９と、ＲＳラッチ９の出力が入力され、第１のＮチャネル型ＦＥＴ２、第３のＮチャネル型ＦＥＴ、および第５のＮチャネル型ＦＥＴ６６の各ゲート電極およびＡＮＤ回路１１の入力部にパルスＰＡを供給し、Ｐチャネル型ＦＥＴ３のゲート電極にはパルスＰＢを供給する駆動回路１０とを有している。ここで、電流検出回路６が比較器７へと出力する電流検出信号Ｖｃは、第１の抵抗６５の他端と第２のＰＮＰトランジスタ６４のコレクタと第４のＮチャネル型ＦＥＴ６８のドレインとの接続点電圧である。また、駆動回路１０は、パルスＰＡを出力して主スイッチである第１のＮチャネル型ＦＥＴ２の動作を制御し、パルスＰＢを出力して整流スイッチであるＰチャネル型ＦＥＴ３の動作を制御する。なお、第１の基準電圧Ｖｒ１と第２の基準電圧Ｖｒ２とは互いに同一の電圧であってもよいし、互いに異なる電圧であってもよい。

図２は、本実施形態の昇圧コンバータの各部における信号または各部に流れる電流を示す波形図である。同図に示すように、パルスＰＡとパルスＰＢはＲＳラッチ９の出力と同期している。例えば、パルスＰＢは、クロック信号ＣＫの立ち上がりを受けてＬレベルからＨレベルに変化し、パルスＰＡは、ＡＮＤ回路１１の出力（図２中に示すリセット端子Ｒの波形）の立ち上がりを受けてＨレベルからＬレベルに変化する。なお、第１のＮチャネル型ＦＥＴ２とＰチャネル型ＦＥＴ３が同時にオン状態になるのを回避するために、パルスＰＢが立ち上がってからパルスＰＡが立ち上がり、パルスＰＡが立ち下がってからパルスＰＢが立ち下がる。

−昇圧コンバータの動作−
次に、図２を参照して、図１に示す本実施形態に係る昇圧コンバータの動作を説明する。

まず、パルスＰＡがＨレベルで第１のＮチャネル型ＦＥＴ２がオン状態である期間には、入力電圧Ｖｉがインダクタ１に印加され、直線的に増加する電流が流れてインダクタ１を励磁する。ここで、昇圧コンバータ内に大電流が流れるのを防ぐため、パルスＰＡがＨレベルである期間は、インダクタ１に蓄積されるエネルギーが飽和しない程度の長さとする。図１では、インダクタ１に順方向（入力側端から他端に流れる方向）に流れる電流を電流ＩＬｘとして示している。電流ＩＬｘは、第１のＮチャネル型ＦＥＴ２に流れる電流ＩＬとＰチャネル型ＦＥＴ３を出力側へと流れる電流Ｉ２との和になっている。

次に、パルスＰＡがＬレベルになり第１のＮチャネル型ＦＥＴ２がオフ状態になると、インダクタ１に蓄積されたエネルギーはＰチャネル型ＦＥＴ３のボディダイオードを介して出力コンデンサ４を充電する電流として放出される。次いで、わずかの遅延時間の経過後、パルスＰＢがＨレベルからＬレベルに変化すると、Ｐチャネル型ＦＥＴ３がオン状態となって、電流がインダクタ１から昇圧コンバータに接続された負荷および出力コンデンサ４へとＰチャネル型ＦＥＴ３を介して流れる。

次に、パルスＰＢがＨレベルに変化する。パルスＰＢがＨレベルの期間中Ｐチャネル型ＦＥＴ３がオフ状態となり、インダクタ１に蓄積されたエネルギーは再びＰチャネル型ＦＥＴ３のボディダイオードを介して出力側へ放出される。わずかの遅延時間の経過後、パルスＰＡがＨレベルになって第１のＮチャネル型ＦＥＴ２がオン状態となる。すると、入力電圧Ｖｉがインダクタ１に印加され、インダクタ１は励磁される。以上の動作を繰り返すことにより、入力電圧Ｖｉはより大きい出力電圧Ｖｏに変換され、電力が出力側へ伝達される。

次に、フィードバック制御回路１５による第１のＮチャネル型ＦＥＴ２とＰチャネル型ＦＥＴ３の制御について説明する。

出力電圧Ｖｏは第２の抵抗５１と第３の抵抗５２とによって分圧され、エラーアンプ５の（−）側入力部にはこの分圧された電圧が入力される。すると、エラーアンプ５からは、分圧された電圧と第２の基準電圧Ｖｒ２との電圧差が増幅された誤差信号Ｖｅが出力される。パルスＰＡがＨレベルで第１のＮチャネル型ＦＥＴ２がオン状態となっている期間中、インダクタ１から第１のＮチャネル型ＦＥＴ２へ流れる電流は電流検出回路６によって検出される。

第１のＮチャネル型ＦＥＴ２がオン状態となっている時間が経過するにつれて第１のＮチャネル型ＦＥＴ２を流れる電流が増加し、電流検出信号Ｖｃも上昇する。やがて、電流検出信号Ｖｃが誤差信号Ｖｅを上回ると、比較器７の出力がＬレベルからＨレベルへ反転する。これにより、ＡＮＤ回路１１の出力がＨレベルに変化し(図２「Ｒ」の波形参照）、ＲＳラッチ９はリセットされてその出力はＬレベルとなる。駆動回路１０は、ＲＳラッチ９の出力がＨレベルからＬレベルへ反転するのを受けて、パルスＰＡをＬレベルに変化させて第１のＮチャネル型ＦＥＴ２をオフ状態にする。続いて、わずかの遅延時間の経過後に駆動回路１０は、パルスＰＢをＬレベルに変化させてＰチャネル型ＦＥＴ３をオン状態にする。Ｐチャネル型ＦＥＴ３がオフ状態となるタイミングは、クロック信号ＣＫが再度立ち上がるのを受けてＲＳラッチ９がセットされ、パルスＰＢがＨレベルに変化する時である。そのわずかな時間の後には、パルスＰＡがＨレベルに変化し、第１のＮチャネル型ＦＥＴ２がオン状態となる。

以上のように、第１のＮチャネル型ＦＥＴがオン状態の期間内に誤差信号Ｖｅが電流検出信号Ｖｃを超える場合に、フィードバック制御回路１５によって、第１のＮチャネル型ＦＥＴ２はオフ状態になるように制御される。このため、図２ではＲＳラッチ９のリセット端子Ｒに印加されるＡＮＤ回路１１の出力がほぼ一定間隔で立ち上がる例を示しているものの、ＡＮＤ回路１１の出力の立ち上がりの間隔は、誤差信号Ｖｅと電流検出信号Ｖｃとに応じて変化する。

次に、フィードバック制御回路１５と出力電圧Ｖｏとの関係とについてより詳しく説明する。

誤差信号Ｖｅは、出力電圧Ｖｏが所望値より高くなると低下し、出力電圧Ｖｏが所望値より低くなると上昇する。第２の抵抗５１及び第３の抵抗５２の抵抗値をそれぞれＲ１、Ｒ２とすると、前記所望値は、（１＋Ｒ１／Ｒ２）×Ｖｒ２となる。出力電圧Ｖｏが所望値より低くなって誤差信号Ｖｅが上昇すると、インダクタ１から第１のＮチャネル型ＦＥＴ２に流れる電流ＩＬのピーク値を表す電流検出信号Ｖｃの値も高レベルまで増加し、第１のＮチャネル型ＦＥＴ２がオン状態となる期間が長くなる。そのため、インダクタ１に蓄えられるエネルギーが増加する。その結果、出力側への電力の供給量が増加して出力電圧Ｖｏが上昇する。

逆に、出力電圧Ｖｏが所望値より高くなって誤差信号Ｖｅが低下すると、電流ＩＬのピーク値を表す電流検出信号Ｖｃの値も低下し、第１のＮチャネル型ＦＥＴ２がオン状態となる期間が短くなる。そのため、インダクタ１に蓄えられるエネルギーが低減する。この結果、出力側への電力の供給量が減少して出力電圧Ｖｏが低下する。以上のような動作によって出力電圧Ｖｏの値は、所望値（１＋Ｒ１／Ｒ２）×Ｖｒ２に安定化される。また、負荷が急変して出力電圧Ｖｏが所望値から変動する場合にも、速やかに所望値に戻るようになっている。

次に、本実施形態の昇圧コンバータの特徴部である電流検出回路６の動作を説明する。

第１のＮチャネル型ＦＥＴ２がオン状態にあって、電流ＩＬがインダクタ１から第１のＮチャネル型ＦＥＴ２に流れている期間（ＩＬ≧０）には、第３のＮチャネル型ＦＥＴ６０もオン状態にあって電流Ｉｘが流れている。第１の差動アンプ６１には、第１のＮチャネル型ＦＥＴ２のドレイン電圧と第３のＮチャネル型ＦＥＴ６０のドレイン電圧とが入力されている。この第１の差動アンプ６１は、第１のＮチャネル型ＦＥＴ２のドレイン電圧と第３のＮチャネル型ＦＥＴ６０のドレイン電圧とが等しくなるように第２のＮチャネル型ＦＥＴ６２を制御して電流Ｉｘを調整する。また、第１のＮチャネル型ＦＥＴ２のソース電圧と第３のＮチャネル型ＦＥＴ６０のソース電圧とも互いに等しくなっている。従って、第３のＮチャネル型ＦＥＴ６０のオン抵抗が第１のＮチャネル型ＦＥＴ２のオン抵抗のＮ倍であるとすると、Ｉｘ＝ＩＬ／Ｎとなる。この電流Ｉｘはカレントミラーを構成する第１のＰＮＰトランジスタ６３及び第２のＰＮＰトランジスタ６４を介して第１の抵抗６５に流れる。ここで、第１の抵抗６５の抵抗値をＲｓとすると、電流検出信号Ｖｃは次式で表される。なお、電流Ｉｘは逆方向には流れない（Ｉｘ≧０）であるので、次式にはＩＬ≧０の条件が付く。

Ｖｃ＝Ｖｒ１＋Ｒｓ×ＩＬ／Ｎ（ＩＬ≧０）
第１のＮチャネル型ＦＥＴ２がオン状態にあって、電流ＩＬが第１のＮチャネル型ＦＥＴ２からインダクタ１に流れている期間（ＩＬ≦０）には、第５のＮチャネル型ＦＥＴ６６もオン状態にあって電流Ｉｙが流れている。第２の差動アンプ６７には、第１のＮチャネル型ＦＥＴ２のソース電圧（接地電位）と第５のＮチャネル型ＦＥＴ６６のソース電圧とがそれぞれ入力される。第２の差動アンプ６７は、第１のＮチャネル型ＦＥＴ２のソース電圧と第５のＮチャネル型ＦＥＴ６６のソース電圧とが等しくなるように第４のＮチャネル型ＦＥＴ６８を制御して電流Ｉｙを調整する。従って、第５のＮチャネル型ＦＥＴ６６のオン抵抗が第１のＮチャネル型ＦＥＴ２のＮ倍であるとすると、Ｉｙ＝−ＩＬ／Ｎとなる。この電流Ｉｙは第１の抵抗６５へと流れるので、電流検出信号Ｖｃは次式で表される。なお、電流Ｉｙは逆方向には流れない（Ｉｙ≧０）ので、次式ではＩＬ≦０の条件が付く。

Ｖｃ＝Ｖｒ１＋Ｒｓ×ＩＬ／Ｎ（ＩＬ≦０）
以上から、第１のＮチャネル型ＦＥＴ２の電流ＩＬの正負によらず、電流検出信号Ｖｃは、
Ｖｃ＝Ｖｒ１＋Ｒｓ×ＩＬ／Ｎ
で表され、インダクタ電流がゼロを下回っても電流ＩＬを検出し、その検出結果を用いた主スイッチおよび整流スイッチの制御が可能となる。電流ＩＬを検出する際に、第１の基準電圧Ｖｒ１が供給された第１の抵抗６５は、電流ＩＬを検出するための電流Ｉｘおよび電流Ｉｙを電流検出信号Ｖｃに変換する変換器として機能する。

なお、上述のように、第１の基準電圧Ｖｒ１を第２の基準電圧Ｖｒ２に等しくしてもよい。また、本実施形態の電流検出回路６では、差動アンプの出力がゲート電極に入力され、且つミラートランジスタに接続されたＦＥＴ（第２のＮチャネル型ＦＥＴ６２および第４のＮチャネル型ＦＥＴ６８）が設けられているので、電流ＩＬを高精度に検出することが可能になっている。

図２では、Ｖｒ１とＶｒ２とを共に基準電圧Ｖｒとし、誤差信号Ｖｅが電流検出信号Ｖｃより高い値から低い値へと変化する例を示している。この場合、第１のＮチャネル型ＦＥＴ２をオフ状態にするための電流ＩＬの閾値は正から負へと変化していく。なお、比較器７は第１のＮチャネル型ＦＥＴ２のオフ期間において、誤差信号Ｖｅが基準電圧Ｖｒより低いとＨレベルを出力するが、ＡＮＤ回路１１の出力はＬレベルになるため、ＲＳラッチ９はリセットされない。

以上のように、本実施形態の昇圧コンバータにおいては、インダクタ１から第１のＮチャネル型ＦＥＴ２へと流れる電流ＩＬのピーク値が負であっても、電流ＩＬのピーク値が正の場合と同様に制御可能である。すなわち、電流ＩＬが負の場合、パルスＰＢがＬレベルの期間にＰチャネル型ＦＥＴ３はオン状態となり、Ｖｉ＜Ｖｏなのでインダクタ１には出力側から入力側へ向かう電流が流れる。また、電流ＩＬが負の場合にはＰチャネル型ＦＥＴ３のボディダイオードは逆バイアスされているので電流を逆方向（出力側から入力側へ）流すことはできない。その結果、図２に示すように、第１のＮチャネル型ＦＥＴ２およびＰチャネル型ＦＥＴ３がオフである期間には、第１のＮチャネル型ＦＥＴ２のボディダイオードを介してインダクタ１に電流が流れる。

以上のような制御により、昇圧コンバータの出力電流がゼロ以下になってもインダクタ１に連続的に電流を流す動作を保つことができる。また、負荷に流す電流の急減によって出力電圧Ｖｏが上昇しても、インダクタ１に流れる電流ＩＬｘを逆流、即ち、出力から入力へ電力を回生させることによって高速に出力電圧を所望値まで低下させることができる。そのため、本実施形態の昇圧コンバータを液晶表示装置やＬＥＤなどの発光装置に用いた場合、これら装置の起動時に起きる出力電圧Ｖｏをオーバーシュートやアンダーシュートの状態から迅速に所望値に復帰させることもできる。

また、本実施形態の昇圧コンバータでは、誤差信号Ｖｅに下限値を設ける、あるいは別途電流検出信号Ｖｃに下限閾値を設けることにより、逆電流が過大となることも回避することができる。

なお、本実施形態の昇圧コンバータの構成は、ＰＷＭ制御の過電流保護回路にも利用することが可能である。

また、昇圧コンバータの主スイッチとして機能する第１のＮチャネル型ＦＥＴ２と、第１のＮチャネル型ＦＥＴ２とカレントミラーを構成する第３のＮチャネル型ＦＥＴ６０とを共にＮＰＮ型バイポーラトランジスタに置き換えることも可能である。ただし、バイポーラトランジスタにはベース電流が流れるので、図１に示す構成を採る方がより消費電力を低減でき、好ましい。

なお、本実施形態の電流検出回路６では、電流Ｉｘを電流ＩＬに精度良く対応させるための補償回路として第１の差動アンプ６１および第２のＮチャネル型ＦＥＴ６２を設けているが、第３のＮチャネル型ＦＥＴ６０のドレイン電圧を第１のＮチャネル型ＦＥＴ２のドレイン電圧と等しくさせることができる他の回路を採用してもよい。これと同様に、本実施形態の電流検出回路６では電流Ｉｙを電流ＩＬに精度良く対応させるための補償回路として第２の差動アンプ６７および第４のＮチャネル型ＦＥＴ６８を設けているが、第５のＮチャネル型ＦＥＴ６６のソース電圧を第１のＮチャネル型ＦＥＴ２のソース電圧と等しくさせることができる他の回路を採用してもよい。

また、図３は、第１の実施形態に係る昇圧コンバータの変形例の構成を示す回路図である。同図に示すように、図１に示す昇圧コンバータにおける第１の差動アンプ６１および第２の差動アンプ６７を、ゲート電極とドレインが接続された第６のＮチャネル型ＦＥＴ８０および第７のＮチャネル型ＦＥＴ８２にそれぞれ置き換えても電流ＩＬの検出を行うことができる。この場合、第６のＮチャネル型ＦＥＴ８０のドレインに接続された第１の電流源８１と第７のＮチャネル型ＦＥＴ８２のドレインに接続された第２の電流源８３も設けておく。ただし、図１に示す構成の方が検出精度が高いのでより好ましい。

また、本実施形態の昇圧コンバータにおいて、第１の差動アンプ６１および第２の差動アンプ６７の出力にそれぞれ接続された第２のＮチャネル型ＦＥＴ６２、第４のＮチャネル型ＦＥＴ６８をそれぞれＮＰＮ型バイポーラトランジスタに置き換えてもよい。

（第２の実施形態）
図４（ａ）は、本発明の第２の実施形態に係る昇圧コンバータの構成を示す回路図であり、（ｂ）は、（ａ）に示すオフセット電圧源の具体的な構成例を示す回路図であり、（ｃ）は、（ｂ）に示すオフセット電圧源の別の構成例を示す回路図である。図４（ａ）において、図１に示した本発明の第１の実施形態の昇圧コンバータと同じ部分については図１と同一の符号を付し、当該部分についての説明は省略する。本実施形態の昇圧コンバータは、図１に示す第１の実施形態の昇圧コンバータと電流検出回路の構成が異なっている。よって、図１の電流検出回路６と区別するために電流検出回路６ａとしている。以下に電流検出回路６ａの構成と動作について説明する。なお、図４においても、インダクタ１に順方向（入力側端から他端に流れる方向）に流れる電流を電流ＩＬｘとして示している。電流ＩＬｘは、第１のＮチャネル型ＦＥＴ２に流れる電流ＩＬとＰチャネル型ＦＥＴ３を出力側へと流れる電流Ｉ２との和になっている。

電流検出回路６ａは、互いにベース同士が接続され、且つエミッタ同士が互いに接続されるとともに入力電圧Ｖｉを受ける第１のＰＮＰトランジスタ６３、第２のＰＮＰトランジスタ６４と、インダクタ１の他端（出力側の端部）、Ｐチャネル型ＦＥＴ３のドレイン、および第１のＮチャネル型ＦＥＴ２のドレインが負極に接続されたオフセット電圧源６９と、（＋）側入力部にオフセット電圧源６９の正極が接続された第１の差動アンプ６１と、ゲート電極が第１の差動アンプ６１の出力部に接続され、ドレインが第１のＰＮＰトランジスタ６３のコレクタおよびベースと第２のＰＮＰトランジスタ６４のベースとに接続された第２のＮチャネル型ＦＥＴ６２と、ドレインが第２のＮチャネル型ＦＥＴ６２のソースおよび第１の差動アンプ６１の（−）側入力部に接続され、ソース同士、およびゲート電極同士が第１のＮチャネル型ＦＥＴ２にそれぞれ接続された第３のＮチャネル型ＦＥＴ（第３の補助スイッチ）６０と、一端が接地され、他端が第２のＰＮＰトランジスタ６４のコレクタおよび比較器７の（＋）側入力部に接続された第１の抵抗６５とを備えている。

第３のＮチャネル型ＦＥＴ６０は、第１のＮチャネル型ＦＥＴ２の１／Ｎのサイズであり、そのオン抵抗は第１のＮチャネル型ＦＥＴ２のＮ倍に設定されている。第１の抵抗６５と第２のＰＮＰトランジスタ６４のコレクタとの接続点電圧が電流検出信号Ｖｃとして出力される。

本実施形態の電流検出回路６ａでは、第２の差動アンプ６７および第４のＮチャネル型ＦＥＴ６８（図１参照）を省いた代わりに電流ＩＬが負の値をとる場合にも電流Ｉｘが流れるようにするために第１の差動アンプ６１の（＋）側入力部にオフセット電圧源６９が設けられている。このため、本実施形態の電流検出回路６ａは、後に説明するように第１の実施形態の電流検出回路６に比べて構成が簡単になっている。

第１のＮチャネル型ＦＥＴ２のドレインからソースへ流れる電流ＩＬは、第１のＮチャネル型ＦＥＴ２のオン抵抗ＲｏｎによってＩＬ×Ｒｏｎ）で求められる電圧を第１のＮチャネル型ＦＥＴ２のドレインに発生させる。この電圧にオフセット電圧Ｖｏｓを加算した電圧（Ｖｏｓ＋ＩＬ×Ｒｏｎ）が第１の差動アンプ６１の（＋）側入力部に印加される。第１の差動アンプ６１は第２のＮチャネル型ＦＥＴ６２を制御して、（＋）側入力部に印加される電圧が前記の（Ｖｏｓ＋ＩＬ×Ｒｏｎ）と等しくなるように、第２のＮチャネル型ＦＥＴ６２から第３のＮチャネル型ＦＥＴ６０に流れる電流Ｉｘを調整する。第３のＮチャネル型ＦＥＴ６０のオン抵抗はＮ×Ｒｏｎであるから、
Ｉｘ×Ｎ×Ｒｏｎ＝Ｖｏｓ＋ＩＬ×Ｒｏｎ
となる。この式から、電流Ｉｘは次式のように表される。

Ｉｘ＝（Ｖｏｓ／Ｒｏｎ＋ＩＬ）／Ｎ
従って電流検出回路６ａから出力される電流検出信号Ｖｃは、第１の抵抗６５の抵抗値をＲｓとすると、次式のようになる。

Ｖｃ＝Ｒｓ×（Ｖｏｓ／Ｒｏｎ＋ＩＬ）／Ｎ
図５は、図４に示す第２の実施形態に係る昇圧コンバータの各部における信号または各部に流れる電流を示す波形図である。同図には、第１のＮチャネル型ＦＥＴ２に流れる電流ＩＬ、第３のＮチャネル型ＦＥＴ６０に流れる電流Ｉｘ、電流検出信号Ｖｃと誤差信号Ｖｅ、ＲＳラッチ９のリセット信号Ｒ、ＲＳラッチ９のセット信号であるクロック発生回路８の出力ＣＫ、第１のＮチャネル型ＦＥＴ２を駆動する信号であるパルスＰＡ、Ｐチャネル型ＦＥＴ３を駆動する信号であるパルスＰＢを示す。

図５に示すように、本実施形態の昇圧コンバータにおいて、誤差信号Ｖｅが電圧Ｖｏｓ×Ｒｓ／（Ｎ×Ｒｏｎ）より高い値から低い値へと変化するのに伴い、第１のＮチャネル型ＦＥＴ２をオフ状態にするための電流ＩＬの閾値は正から負へと変化していく。

本実施形態の電流検出回路６ａは、インダクタ１を流れる電流のピーク値が負であっても制御可能で、このことにより、昇圧コンバータの出力電流がゼロ以下になってもインダクタ１に連続的に電流を流すことができる。また、負荷へと出力する電流の急減によって出力電圧Ｖｏが上昇しても、インダクタ１に流れる電流を逆流させ、出力側から入力側へ電力を回生させることによって高速に出力電圧を所望値まで低下させることができる。特に、本実施形態の昇圧コンバータにおいては電流検出回路６ａの構成が第１の実施形態の昇圧コンバータに比べて回路構成が単純になっているので、容易に作製することができ、製造コストを低減することができる。

なお、図４（ｂ）に示すように、オフセット電圧源６９は、入力電圧Ｖｉを受けて定電流を流す電流源７１と、第１の差動アンプ６１の（＋）側入力部から見て電流源７１と並列に配置された抵抗素子７０とで構成することができる。また、図４（ｃ）に示すように、抵抗素子７０としてオン状態にしたＮチャネル型ＦＥＴ７０ａを用いてもよい。この場合、Ｎチャネル型ＦＥＴ７０ａに電流源７１によって定電流が流されることでオン抵抗が生じる。これにより、オン抵抗の温度特性やＦＥＴの性能のバラツキをＮチャネル型ＦＥＴ７０ａと第１のＮチャネル型ＦＥＴ２とで揃えることができるので、抵抗素子７０を用いる場合に比べて電流ＩＬの検出精度を向上させることができる。

本発明の昇圧コンバータは、バッテリーなどからの電源電圧を昇圧して発光装置や液晶表示装置など各種機器の駆動電圧を形成する際に有用である。

本発明の第１の実施形態に係る昇圧コンバータの構成を示す回路図である。第１の実施形態に係る昇圧コンバータの各部における信号または各部に流れる電流を示す波形図である。第１の実施形態に係る昇圧コンバータの変形例の構成を示す回路図である。（ａ）は、本発明の第２の実施形態に係る昇圧コンバータの構成を示す回路図であり、（ｂ）は、（ａ）に示すオフセット電圧源の具体的な構成例を示す回路図であり、（ｃ）は、（ｂ）に示すオフセット電圧源の別の構成例を示す回路図である。第２の実施形態に係る昇圧コンバータの各部における信号または各部に流れる電流を示す波形図である。従来の昇圧コンバータの構成を示す回路図である。従来の昇圧コンバータにおける整流スイッチの構成を示す回路図である。

符号の説明

１インダクタ
２第１のＮチャネル型ＦＥＴ
３Ｐチャネル型ＦＥＴ
４出力コンデンサ
５エラーアンプ
６、６ａ電流検出回路
７比較器
８クロック発生回路
９ＲＳラッチ
１０駆動回路
１１ＡＮＤ回路
１５フィードバック制御回路
５１第２の抵抗
５２第３の抵抗
６０第３のＮチャネル型ＦＥＴ
６１第１の差動アンプ
６２第２のＮチャネル型ＦＥＴ
６３第１のＰＮＰトランジスタ
６４第２のＰＮＰトランジスタ
６５第１の抵抗
６６第５のＮチャネル型ＦＥＴ
６７第２の差動アンプ
６８第４のＮチャネル型ＦＥＴ
６９オフセット電圧源
７０抵抗素子
７０ａＮチャネル型ＦＥＴ
７１電流源
８０第６のＮチャネル型ＦＥＴ
８２第７のＮチャネル型ＦＥＴ
８１第１の電流源
８３第２の電流源
Ｖｒ１第１の基準電圧
Ｖｒ２第２の基準電圧

Claims

入力電圧を昇圧して出力電圧を供給する昇圧コンバータであって、
一端に前記入力電圧が入力されるインダクタと、
前記インダクタの他端に接続され、前記インダクタからの電流を導通または非導通にする主スイッチと、
前記インダクタの他端に接続され、前記インダクタの他端からの出力電流を整流する整流スイッチと、
前記整流スイッチを介して前記インダクタの他端に接続される平滑手段と、
前記インダクタから前記主スイッチへと流れる電流を、電流値の正負に関わらず検出して電流検出信号を出力する電流検出回路と、
前記電流検出回路の電流検出信号と前記昇圧コンバータの出力電圧とを受けて前記主スイッチおよび前記整流スイッチの動作を制御する制御回路とを備え、
前記電流検出回路は、
前記インダクタから前記主スイッチへと流れる電流の値が正または０である場合に前記電流を検出する第１の検出回路と、
前記インダクタから前記主スイッチへと流れる電流の値が０または負である場合に前記電流を検出する第２の検出回路とを有していることを特徴とする昇圧コンバータ。
前記第１の検出回路は、前記インダクタから前記主スイッチへと流れる電流の電流値が正または０の場合に前記電流に応じた電流を流す第１の補助スイッチを有しており、
前記第２の検出回路は、前記インダクタから前記主スイッチへと流れる電流の電流値が０または負の場合に前記電流に応じた電流を流す第２の補助スイッチを有していることを特徴とする請求項１に記載の昇圧コンバータ。
前記主スイッチ、前記第１の補助スイッチおよび前記第２の補助スイッチは、ゲート電極が共通に接続されたＮチャネル型のＦＥＴであることを特徴とする請求項２に記載の昇圧コンバータ。
前記第１の検出回路は、オン状態の前記主スイッチのドレイン電圧とオン状態の前記第１の補助スイッチのドレイン電圧とが互いに等しくなるように前記第１の補助スイッチに流れる電流を調整する第１の補償回路をさらに有しており、
前記第２の検出回路は、オン状態の前記主スイッチにおけるソース電圧とオン状態の前
記第２の補助スイッチのソース電圧とが互いに等しくなるように前記第２の補助スイッチに流れる電流を調整する第２の補償回路をさらに有していることを特徴とする請求項３に記載の昇圧コンバータ。
前記第１の補償回路は、前記主スイッチのドレイン電圧と前記第１の補助スイッチのドレイン電圧とが入力される第１の差動アンプと、前記第１の差動アンプの出力をゲート電極に受け、ソースが前記第１の補助スイッチに接続されたＮチャネル型の第１のＦＥＴとを有しており、
前記第２の補償回路は、前記主スイッチのソース電圧と前記第２の補助スイッチのソース電圧とが入力される第２の差動アンプと、前記第２の差動アンプの出力をゲート電極に受け、ソースが前記第２の補助スイッチに接続されたＮチャネル型の第２のＦＥＴを有していることを特徴とする請求項４に記載の昇圧コンバータ。
入力電圧を昇圧して出力電圧を供給する昇圧コンバータであって、
一端に前記入力電圧が入力されるインダクタと、
前記インダクタの他端に接続され、前記インダクタからの電流を導通または非導通にする主スイッチと、
前記インダクタの他端に接続され、前記インダクタの他端からの出力電流を整流する整流スイッチと、
前記整流スイッチを介して前記インダクタの他端に接続される平滑手段と、
前記インダクタから前記主スイッチへと流れる電流を、電流値の正負に関わらず検出して電流検出信号を出力する電流検出回路と、
前記電流検出回路の電流検出信号と前記昇圧コンバータの出力電圧とを受けて前記主スイッチおよび前記整流スイッチの動作を制御する制御回路とを備え、
前記電流検出回路は、前記インダクタから前記主スイッチへと流れる電流に応じた大きさの電流を流す第３の補助スイッチを有していることを特徴とする昇圧コンバータ。
前記主スイッチおよび前記第３の補助スイッチは、ゲート電極が共通に接続されたＮチャネル型のＦＥＴであることを特徴とする請求項６に記載の昇圧コンバータ。
前記電流検出回路は、オン状態の前記主スイッチのドレイン電圧とオン状態の前記第１の補助スイッチのドレイン電圧とが互いに等しくなるように前記第３の補助スイッチに流れる電流を調整する第３の補償回路をさらに有していることを特徴とする請求項７に記載の昇圧コンバータ。
前記第３の補償回路は、負電極が前記主スイッチのドレインに接続されたオフセット電圧源と、入力部が前記オフセット電圧源の正電極および前記第３の補助スイッチのドレインに接続された第３の差動アンプと、前記第３の差動アンプの出力をゲート電極に受け、ソースに前記第３の補助スイッチのドレインが接続されたＮチャネル型の第３のＦＥＴとを有していることを特徴とする請求項８に記載の昇圧コンバータ。