JP2008178263A - 昇降圧型スイッチングレギュレータ及び昇降圧型スイッチングレギュレータの逆電流防止方法 - Google Patents
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Abstract
【課題】整流素子にＭＯＳトランジスタを使用した場合においても、逆電流の発生を防止することができる昇降圧型スイッチングレギュレータ及び昇降圧型スイッチングレギュレータの逆電流防止方法を得る。
【解決手段】昇圧用同期整流トランジスタＭ４の両端の電圧をコンパレータ１１で比較することによって、昇圧用同期整流トランジスタＭ４に流れる電流の方向を検出して逆電流の検出を行い、該逆電流を検出すると降圧用スイッチングトランジスタＭ１及びＰＭＯＳトランジスタＭ５をそれぞれオフさせるようにした。
【選択図】図１
【解決手段】昇圧用同期整流トランジスタＭ４の両端の電圧をコンパレータ１１で比較することによって、昇圧用同期整流トランジスタＭ４に流れる電流の方向を検出して逆電流の検出を行い、該逆電流を検出すると降圧用スイッチングトランジスタＭ１及びＰＭＯＳトランジスタＭ５をそれぞれオフさせるようにした。
【選択図】図１
Description
本発明は、昇降圧型スイッチングレギュレータの逆電流防止回路に関し、特に不連続モードにおける逆電流を防止するための回路に関する。
図５は、従来の昇降圧型スイッチングレギュレータの回路例を示した図である。
図５において、入力電圧Ｖｉｎが出力電圧Ｖｏよりも大きい場合、制御回路１２０からの制御信号によってＰＭＯＳトランジスタＭ１０１がオン／オフ制御されることにより、入力電圧Ｖｉｎが所定の電圧に降圧されて出力端子Ｖｏｕｔから出力される。このとき、ＮＭＯＳトランジスタＭ１０３は、制御回路１２０からの制御信号によってオフし遮断状態になっている。
入力電圧Ｖｉｎが出力電圧Ｖｏよりも小さい場合は、ＮＭＯＳトランジスタＭ１０３が制御回路１２０からの制御信号によってオン／オフ制御され、入力電圧Ｖｉｎが所定の電圧に昇圧されて出力端子Ｖｏｕｔから出力される。このとき、ＰＭＯＳトランジスタＭ１０１は、制御回路１２０からの制御信号によってオンし導通状態になっている。
図５において、入力電圧Ｖｉｎが出力電圧Ｖｏよりも大きい場合、制御回路１２０からの制御信号によってＰＭＯＳトランジスタＭ１０１がオン／オフ制御されることにより、入力電圧Ｖｉｎが所定の電圧に降圧されて出力端子Ｖｏｕｔから出力される。このとき、ＮＭＯＳトランジスタＭ１０３は、制御回路１２０からの制御信号によってオフし遮断状態になっている。
入力電圧Ｖｉｎが出力電圧Ｖｏよりも小さい場合は、ＮＭＯＳトランジスタＭ１０３が制御回路１２０からの制御信号によってオン／オフ制御され、入力電圧Ｖｉｎが所定の電圧に昇圧されて出力端子Ｖｏｕｔから出力される。このとき、ＰＭＯＳトランジスタＭ１０１は、制御回路１２０からの制御信号によってオンし導通状態になっている。
ダイオードＤ１０１は、降圧動作時においてＰＭＯＳトランジスタＭ１０１がオフしているときに、接地電圧からインダクタＬ１０１を介して出力端子Ｖｏｕｔに電力を供給するための整流ダイオードである。また、ダイオードＤ１０２は、昇圧動作時において、出力端子Ｖｏｕｔから入力電圧Ｖｉｎに電流が逆流することを防止するための整流ダイオードである。
図５の昇降圧型スイッチングレギュレータは、整流素子にダイオードＤ１０１とＤ１０２を使用していることから、効率が良くなかった。これは、ダイオードの順方向電圧が大きいため、ダイオードによる電力損失が大きいためである。
図５の昇降圧型スイッチングレギュレータは、整流素子にダイオードＤ１０１とＤ１０２を使用していることから、効率が良くなかった。これは、ダイオードの順方向電圧が大きいため、ダイオードによる電力損失が大きいためである。
そこで、ダイオードＤ１０１とＤ１０２をＭＯＳトランジスタに置き換え、整流に伴う電力損失を抑制することができる同期整流方式の昇降圧型スイッチングレギュレータがあった。
図６は、同期整流方式の昇降圧型スイッチングレギュレータの例を示した回路図である（例えば、特許文献１参照。）。
図６では、図５のダイオードＤ１０１をＮＭＯＳトランジスタＭ１０２に、図５のダイオードＤ１０２をＰＭＯＳトランジスタＭ１０４にそれぞれ置き換えられている。ＮＭＯＳトランジスタＭ１０２をＰＭＯＳトランジスタＭ１０１と同期させ、かつ相補的にオン／オフ制御することで降圧制御を行い、ＰＭＯＳトランジスタＭ１０４をＮＭＯＳトランジスタＭ１０３と同期させ、かつ相補的にオン／オフ制御することで昇圧制御を行っている。
図６は、同期整流方式の昇降圧型スイッチングレギュレータの例を示した回路図である（例えば、特許文献１参照。）。
図６では、図５のダイオードＤ１０１をＮＭＯＳトランジスタＭ１０２に、図５のダイオードＤ１０２をＰＭＯＳトランジスタＭ１０４にそれぞれ置き換えられている。ＮＭＯＳトランジスタＭ１０２をＰＭＯＳトランジスタＭ１０１と同期させ、かつ相補的にオン／オフ制御することで降圧制御を行い、ＰＭＯＳトランジスタＭ１０４をＮＭＯＳトランジスタＭ１０３と同期させ、かつ相補的にオン／オフ制御することで昇圧制御を行っている。
入力信号Ｖｚ１がハイレベルのときは、ＰＭＯＳトランジスタＭ１０１がオンすると共にＮＭＯＳトランジスタＭ１０２はオフする。また、入力信号Ｖｚ１がローレベルのときは、ＰＭＯＳトランジスタＭ１０１がオフすると共にＮＭＯＳトランジスタＭ１０２はオンする。
同様に、入力信号Ｖｚ２がハイレベルのときは、ＮＭＯＳトランジスタＭ１０３がオンすると共にＰＭＯＳトランジスタＭ１０４はオフする。また、入力信号Ｖｚ２がローレベルのときは、ＮＭＯＳトランジスタＭ１０３がオフすると共にＰＭＯＳトランジスタＭ１０４はオンする。
同様に、入力信号Ｖｚ２がハイレベルのときは、ＮＭＯＳトランジスタＭ１０３がオンすると共にＰＭＯＳトランジスタＭ１０４はオフする。また、入力信号Ｖｚ２がローレベルのときは、ＮＭＯＳトランジスタＭ１０３がオフすると共にＰＭＯＳトランジスタＭ１０４はオンする。
入力電圧Ｖｉｎが出力電圧Ｖｏよりも大きい場合、入力信号Ｖｚ２はローレベルになり、ＮＭＯＳトランジスタＭ１０３がオフすると共にＰＭＯＳトランジスタＭ１０４はオンする。この状態で、入力信号Ｖｚ１がハイレベルとローレベルに交互に切り換わり、ＰＭＯＳトランジスタＭ１０１とＮＭＯＳトランジスタＭ１０２をオン／オフ制御する。なお、制御回路１３０内の論理回路によって、ＰＭＯＳトランジスタＭ１０１とＮＭＯＳトランジスタＭ１０２が同時にオンしないようになっている。
また、入力電圧Ｖｉｎが出力電圧Ｖｏよりも小さい場合は、入力信号Ｖｚ１はハイレベルになり、ＰＭＯＳトランジスタＭ１０１がオンすると共にＮＭＯＳトランジスタＭ１０２はオフする。この状態で、入力信号Ｖｚ２がハイレベルとローレベルに交互に切り換わり、ＮＭＯＳトランジスタＭ１０３とＰＭＯＳトランジスタＭ１０４をオン／オフ制御する。なお、制御回路１３０内の論理回路によって、ＮＭＯＳトランジスタＭ１０３とＰＭＯＳトランジスタＭ１０４が同時にオンしないようになっている。
図６では、整流素子にＭＯＳトランジスタを使用したことから、整流素子による電圧降下を、ダイオードを使用した場合よりも格段に小さくすることができ、電力変換効率を大きく向上させることができる。
図６では、整流素子にＭＯＳトランジスタを使用したことから、整流素子による電圧降下を、ダイオードを使用した場合よりも格段に小さくすることができ、電力変換効率を大きく向上させることができる。
一方、スイッチングレギュレータの動作には、インダクタＬ１０１に連続して電流が流れる連続モードと、インダクタＬ１０１に流れる電流が連続的でない不連続モードとがあった。
負荷電流が小さくなるとインダクタＬ１０１に流れる電流が小さくなるため、インダクタＬ１０１に蓄えられるエネルギーが小さくなり、スイッチング動作の１サイクルの間で、スイッチングトランジスタ（降圧動作時はＰＭＯＳトランジスタＭ１０１、昇圧動作時はＮＭＯＳトランジスタＭ１０３）がオフしている間にインダクタＬ１０１から負荷に供給される電流が０Ａになってしまう状態が発生する。このような状態を不連続モードという。
特開２００２−３１４０７６号公報
負荷電流が小さくなるとインダクタＬ１０１に流れる電流が小さくなるため、インダクタＬ１０１に蓄えられるエネルギーが小さくなり、スイッチング動作の１サイクルの間で、スイッチングトランジスタ（降圧動作時はＰＭＯＳトランジスタＭ１０１、昇圧動作時はＮＭＯＳトランジスタＭ１０３）がオフしている間にインダクタＬ１０１から負荷に供給される電流が０Ａになってしまう状態が発生する。このような状態を不連続モードという。
不連続モードになると、インダクタＬ１０１において、出力端子Ｖｏｕｔ側の電圧Ｖｏよりも入力電圧Ｖｉｎ側の電圧の方が小さくなってしまう。図５の回路であれば、ダイオードＤ１０２によって出力端子ＶｏｕｔからインダクタＬ１０１に電流が流れ込むことはないが、図６の回路では、ＰＭＯＳトランジスタＭ１０４はオンしているため、出力端子ＶｏｕｔからインダクタＬ１０１に電流が流れる、いわゆる逆電流が発生する。該逆電流が発生すると、電力変換効率が極端に低下してしまうという問題が発生していた。
本発明は、このような問題を解決するためになされたものであり、整流素子にＭＯＳトランジスタを使用した場合においても、逆電流の発生を防止することができる昇降圧型スイッチングレギュレータ及び昇降圧型スイッチングレギュレータの逆電流防止方法を得ることを目的とする。
この発明に係る昇降圧型スイッチングレギュレータは、入力端子から入力された入力電圧を、所定の定電圧になるようにインダクタを用いて昇圧又は降圧し出力端子から出力する昇降圧型スイッチングレギュレータにおいて、
入力された制御信号に応じて降圧動作のためのスイッチングを行い、前記入力電圧による前記インダクタへの充電を行う降圧用スイッチング素子と、
降圧動作のための前記インダクタの放電を行う降圧用整流素子と、
入力された制御信号に応じて昇圧動作のためのスイッチングを行い、前記入力電圧による前記インダクタへの充電を行う昇圧用スイッチング素子と、
入力された制御信号に応じて昇圧動作のためのスイッチングを行い、前記インダクタの放電を行う昇圧用同期整流スイッチング素子と、
前記出力端子から出力される出力電圧が所定の定電圧になるように、前記降圧用スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子に対して昇圧動作のためのスイッチングを行わせる制御回路部と、
前記出力端子から前記昇圧用同期整流スイッチング素子の方向に流れる逆電流の検出を行う逆電流検出回路部と、
を備え、
前記制御回路部は、昇圧動作時には前記降圧用スイッチング素子をオンさせて導通状態にし、降圧動作時には前記昇圧用同期整流スイッチング素子をオンさせて導通状態にし、前記逆電流検出回路部が前記逆電流を検出すると、前記降圧用スイッチング素子をオフさせて遮断状態にするものである。
入力された制御信号に応じて降圧動作のためのスイッチングを行い、前記入力電圧による前記インダクタへの充電を行う降圧用スイッチング素子と、
降圧動作のための前記インダクタの放電を行う降圧用整流素子と、
入力された制御信号に応じて昇圧動作のためのスイッチングを行い、前記入力電圧による前記インダクタへの充電を行う昇圧用スイッチング素子と、
入力された制御信号に応じて昇圧動作のためのスイッチングを行い、前記インダクタの放電を行う昇圧用同期整流スイッチング素子と、
前記出力端子から出力される出力電圧が所定の定電圧になるように、前記降圧用スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子に対して昇圧動作のためのスイッチングを行わせる制御回路部と、
前記出力端子から前記昇圧用同期整流スイッチング素子の方向に流れる逆電流の検出を行う逆電流検出回路部と、
を備え、
前記制御回路部は、昇圧動作時には前記降圧用スイッチング素子をオンさせて導通状態にし、降圧動作時には前記昇圧用同期整流スイッチング素子をオンさせて導通状態にし、前記逆電流検出回路部が前記逆電流を検出すると、前記降圧用スイッチング素子をオフさせて遮断状態にするものである。
具体的には、前記降圧用スイッチング素子はＭＯＳトランジスタであり、前記入力電圧と該ＭＯＳトランジスタのサブストレートゲートとの接続を行う第１スイッチング素子を備え、前記制御回路部は、前記逆電流検出回路部が前記逆電流を検出すると、前記第１スイッチング素子をオフさせて遮断状態にするようにした。
また、前記第１スイッチング素子は、前記降圧用スイッチング素子と同じ導電型のＭＯＳトランジスタであるようにした。
この場合、前記昇圧用同期整流スイッチング素子はＭＯＳトランジスタであり、前記逆電流検出回路部は、該ＭＯＳトランジスタの両端の電圧差から前記逆電流の検出を行うようにした。
また、前記降圧用整流素子は、ダイオードであるようにした。
また、前記降圧用整流素子は、入力された制御信号に応じて降圧動作のためのスイッチングを行い、前記インダクタの放電を行う降圧用同期整流スイッチング素子であり、前記制御回路部は、前記出力端子から出力される出力電圧が所定の定電圧になるように、前記降圧用スイッチング素子及び該降圧用同期整流スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記逆電流検出回路部が前記逆電流を検出すると、該降圧用同期整流スイッチング素子をオフさせて遮断状態にするようにした。
また、前記降圧用整流素子は、入力された制御信号に応じて降圧動作のためのスイッチングを行い、前記インダクタの放電を行う降圧用同期整流スイッチング素子であり、該降圧用同期整流スイッチング素子と直列に接続され、制御電極に入力された制御信号に応じてスイッチングを行う第２スイッチング素子を備え、前記制御回路部は、前記逆電流検出回路部が前記逆電流を検出すると、該第２スイッチング素子をオフさせて遮断状態にするようにしてもよい。
また、前記制御回路部は、
前記出力端子から出力された出力電圧に比例した比例電圧と所定の基準電圧との電圧差を増幅して出力する誤差増幅回路部と、
該誤差増幅回路部からの出力信号を反転増幅して出力する反転増幅回路部と、
前記出力端子から出力される出力電圧が所定の定電圧になるように、前記誤差増幅回路部の出力電圧に応じて、前記降圧用スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子に対して昇圧動作のためのスイッチングを行わせる出力制御回路部と、
を備えるようにした。
前記出力端子から出力された出力電圧に比例した比例電圧と所定の基準電圧との電圧差を増幅して出力する誤差増幅回路部と、
該誤差増幅回路部からの出力信号を反転増幅して出力する反転増幅回路部と、
前記出力端子から出力される出力電圧が所定の定電圧になるように、前記誤差増幅回路部の出力電圧に応じて、前記降圧用スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子に対して昇圧動作のためのスイッチングを行わせる出力制御回路部と、
を備えるようにした。
また、前記制御回路部は、
前記出力端子から出力された出力電圧に比例した比例電圧と所定の基準電圧との電圧差を増幅して出力する誤差増幅回路部と、
該誤差増幅回路部からの出力信号を反転増幅して出力する反転増幅回路部と、
前記出力端子から出力される出力電圧が所定の定電圧になるように、前記誤差増幅回路部の出力電圧に応じて、前記降圧用スイッチング素子及び降圧用同期整流スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子に対して昇圧動作のためのスイッチングを行わせる出力制御回路部と、
を備えるようにしてもよい。
前記出力端子から出力された出力電圧に比例した比例電圧と所定の基準電圧との電圧差を増幅して出力する誤差増幅回路部と、
該誤差増幅回路部からの出力信号を反転増幅して出力する反転増幅回路部と、
前記出力端子から出力される出力電圧が所定の定電圧になるように、前記誤差増幅回路部の出力電圧に応じて、前記降圧用スイッチング素子及び降圧用同期整流スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子に対して昇圧動作のためのスイッチングを行わせる出力制御回路部と、
を備えるようにしてもよい。
また、前記出力制御回路部は、前記誤差増幅回路部及び前記反転増幅回路部の各出力信号が同電圧になると、前記降圧用スイッチング素子のオンデューティサイクルが１００％になると共に、前記昇圧用スイッチング素子のオンデューティサイクルが０％になるように前記降圧用スイッチング素子及び前記昇圧用スイッチング素子の動作制御を行うようにした。
具体的には、前記出力制御回路部は、
所定の三角波信号を生成して出力する三角波発振回路と、
前記誤差増幅回路部からの出力信号と、該三角波信号との電圧比較を行い、該比較結果に応じて前記降圧用スイッチング素子のスイッチング制御を行う降圧出力制御回路と、
前記反転増幅回路部からの出力信号と、前記三角波信号との電圧比較を行い、該比較結果に応じて前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子のスイッチング制御をそれぞれ行う昇圧出力制御回路と、
を備え、
前記誤差増幅回路部及び前記反転増幅回路部の各出力信号が同電圧になるときの該電圧は、前記三角波信号の上限電圧を超えるようにした。
所定の三角波信号を生成して出力する三角波発振回路と、
前記誤差増幅回路部からの出力信号と、該三角波信号との電圧比較を行い、該比較結果に応じて前記降圧用スイッチング素子のスイッチング制御を行う降圧出力制御回路と、
前記反転増幅回路部からの出力信号と、前記三角波信号との電圧比較を行い、該比較結果に応じて前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子のスイッチング制御をそれぞれ行う昇圧出力制御回路と、
を備え、
前記誤差増幅回路部及び前記反転増幅回路部の各出力信号が同電圧になるときの該電圧は、前記三角波信号の上限電圧を超えるようにした。
また、前記反転増幅回路部は、反転増幅して出力する信号に加えるための所定のシフト電圧を生成するシフト電圧生成回路を備えるようにした。
また、前記降圧用スイッチング素子、降圧用整流素子、昇圧用スイッチング素子、昇圧用同期整流素子、制御回路部及び逆電流検出回路部は、１つのＩＣに集積されるようにしてもよい。
また、この発明に係る昇降圧型スイッチングレギュレータの逆電流防止方法は、入力された制御信号に応じて降圧動作のためのスイッチングを行い、入力端子から入力された入力電圧によるインダクタへの充電を行う降圧用スイッチング素子と、
降圧動作のための前記インダクタの放電を行う降圧用整流素子と、
入力された制御信号に応じて昇圧動作のためのスイッチングを行い、前記入力電圧による前記インダクタへの充電を行う昇圧用スイッチング素子と、
入力された制御信号に応じて昇圧動作のためのスイッチングを行い、前記インダクタの放電を行う昇圧用同期整流スイッチング素子と、
を備え、
出力端子から出力される出力電圧が所定の定電圧になるように、前記降圧用スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子に対して昇圧動作のためのスイッチングを行わせて、前記入力電圧を、所定の定電圧になるようにインダクタを用いて昇圧又は降圧し前記出力端子から出力する昇降圧型スイッチングレギュレータの逆電流防止方法において、
昇圧動作時には前記降圧用スイッチング素子をオンさせて導通状態にし、
降圧動作時には前記昇圧用同期整流スイッチング素子をオンさせて導通状態にし、
前記出力端子から前記昇圧用同期整流スイッチング素子の方向に流れる逆電流の検出を行い、
前記逆電流を検出すると、前記降圧用スイッチング素子をオフさせて遮断状態にするようにした。
降圧動作のための前記インダクタの放電を行う降圧用整流素子と、
入力された制御信号に応じて昇圧動作のためのスイッチングを行い、前記入力電圧による前記インダクタへの充電を行う昇圧用スイッチング素子と、
入力された制御信号に応じて昇圧動作のためのスイッチングを行い、前記インダクタの放電を行う昇圧用同期整流スイッチング素子と、
を備え、
出力端子から出力される出力電圧が所定の定電圧になるように、前記降圧用スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子に対して昇圧動作のためのスイッチングを行わせて、前記入力電圧を、所定の定電圧になるようにインダクタを用いて昇圧又は降圧し前記出力端子から出力する昇降圧型スイッチングレギュレータの逆電流防止方法において、
昇圧動作時には前記降圧用スイッチング素子をオンさせて導通状態にし、
降圧動作時には前記昇圧用同期整流スイッチング素子をオンさせて導通状態にし、
前記出力端子から前記昇圧用同期整流スイッチング素子の方向に流れる逆電流の検出を行い、
前記逆電流を検出すると、前記降圧用スイッチング素子をオフさせて遮断状態にするようにした。
また、前記降圧用整流素子が、入力された制御信号に応じて降圧動作のためのスイッチングを行い、前記インダクタの放電を行う降圧用同期整流スイッチング素子である場合、前記逆電流を検出すると、前記降圧用スイッチング素子及び該降圧用同期整流スイッチング素子をそれぞれオフさせて遮断状態にするようにした。
また、前記降圧用整流素子が、入力された制御信号に応じて降圧動作のためのスイッチングを行い、前記インダクタの放電を行う降圧用同期整流スイッチング素子であり、該降圧用同期整流スイッチング素子と直列に接続され、制御電極に入力された制御信号に応じてスイッチングを行う第２スイッチング素子を備えた場合、前記逆電流を検出すると、前記降圧用スイッチング素子及び該第２スイッチング素子をそれぞれオフさせて遮断状態にするようにした。
また、前記降圧用スイッチング素子はＭＯＳトランジスタであり、前記入力電圧と該ＭＯＳトランジスタのサブストレートゲートとの接続を行う第１スイッチング素子を備えた場合、前記逆電流を検出すると、該第１スイッチング素子をオフさせて遮断状態にするようにした。
また、前記昇圧用同期整流スイッチング素子がＭＯＳトランジスタである場合は、該ＭＯＳトランジスタの両端の電圧差から前記逆電流の検出を行うようにした。
本発明の昇降圧型スイッチングレギュレータ及び昇降圧型スイッチングレギュレータの逆電流防止方法によれば、昇圧動作時には前記降圧用スイッチング素子をオンさせて導通状態にし、降圧動作時には前記昇圧用同期整流スイッチング素子をオンさせて導通状態にし、前記出力端子から前記昇圧用同期整流スイッチング素子の方向に流れる逆電流の検出を行い、該逆電流を検出すると、前記降圧用スイッチング素子、又は前記降圧用スイッチング素子及び前記第１スイッチング素子をオフさせて遮断状態にするようにした。このことから、簡単な回路構成で、しかも確実に逆電流を防止することができ、昇圧回路に高効率な同期整流方式を使用しても逆電流による効率の低下を防止することができる。
また、ＭＯＳトランジスタからなる降圧用スイッチング素子のサブストレートゲートとソースとの間にＭＯＳトランジスタからなる第１スイッチング素子を接続し、該第１スイッチング素子をオフさせることで、降圧用スイッチング素子のサブストレートゲートに形成される寄生ダイオードを介して流れる逆電流を遮断することができ、降圧用スイッチング素子も他の回路と一緒に同一の半導体基板上に集積することができる。
また、降圧用整流素子に降圧用同期整流スイッチング素子を用いた同期整流方式の場合、前記逆電流を検出すると、該降圧用同期整流スイッチング素子もオフさせて遮断状態にするようにした。また、降圧用同期整流スイッチング素子と直列に第２スイッチング素子を接続した場合、前記逆電流を検出すると、該第２スイッチング素子もオフさせて遮断状態にするようにした。これらのことから、簡単な回路構成で、しかも確実に逆電流を防止することができ、降圧回路に高効率な同期整流方式を使用しても逆電流による効率の低下を防止することができる。
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における昇降圧型スイッチングレギュレータの例を示した回路図である。
図１において、昇降圧型スイッチングレギュレータ１は、直流電源２０から入力端子Ｖｄｄに入力された入力電圧Ｖｉｎを昇圧又は降圧して所定の定電圧に変換し、出力電圧Ｖｏとして出力端子Ｖｏｕｔから出力する。
昇降圧型スイッチングレギュレータ１は、出力電圧Ｖｏに比例した比例電圧Ｖｆｂを生成する抵抗Ｒ１，Ｒ２と、コンデンサＣ１と、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２と、演算増幅回路３、抵抗Ｒ３及びコンデンサＣ２で構成された誤差増幅回路と、演算増幅回路４、抵抗Ｒ４〜Ｒ６、コンデンサＣ３，Ｃ４及び所定のシフト電圧Ｖｓを生成して出力するシフト電圧生成回路５で構成された反転増幅回路とを備えている。
第１の実施の形態．
図１は、本発明の第１の実施の形態における昇降圧型スイッチングレギュレータの例を示した回路図である。
図１において、昇降圧型スイッチングレギュレータ１は、直流電源２０から入力端子Ｖｄｄに入力された入力電圧Ｖｉｎを昇圧又は降圧して所定の定電圧に変換し、出力電圧Ｖｏとして出力端子Ｖｏｕｔから出力する。
昇降圧型スイッチングレギュレータ１は、出力電圧Ｖｏに比例した比例電圧Ｖｆｂを生成する抵抗Ｒ１，Ｒ２と、コンデンサＣ１と、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２と、演算増幅回路３、抵抗Ｒ３及びコンデンサＣ２で構成された誤差増幅回路と、演算増幅回路４、抵抗Ｒ４〜Ｒ６、コンデンサＣ３，Ｃ４及び所定のシフト電圧Ｖｓを生成して出力するシフト電圧生成回路５で構成された反転増幅回路とを備えている。
更に、昇降圧型スイッチングレギュレータ１は、降圧用ＰＷＭコンパレータ６と、昇圧用ＰＷＭコンパレータ７と、所定の三角波電圧ＶＣを生成して出力する三角波発振回路８と、降圧出力制御回路９と、昇圧出力制御回路１０と、ＰＭＯＳトランジスタを用いた降圧用スイッチングトランジスタＭ１と、降圧用整流ダイオードＤ１と、ＮＭＯＳトランジスタを用いた昇圧用スイッチングトランジスタＭ３と、ＰＭＯＳトランジスタを用いた昇圧用同期整流トランジスタＭ４と、ＰＭＯＳトランジスタＭ５と、インダクタＬ１と、出力コンデンサＣｏと、コンパレータ１１と、ＰＦＭ／ＰＷＭ制御回路１２とを備えている。
降圧用スイッチングトランジスタＭ１のサブストレートゲートとドレインとの間に接続されたダイオードＤ２は、降圧用スイッチングトランジスタＭ１を半導体基板上に形成するときに作り込まれた寄生ダイオードである。また、昇降圧型スイッチングレギュレータ１において、インダクタＬ１及び出力コンデンサＣｏを除く各回路は、１つのＩＣに集積されており、該ＩＣは、電源端子をなす入力端子Ｖｄｄ、接地端子Ｖｓｓ、出力端子Ｖｏｕｔ及び端子ＦＢＩＮ，ＢＯＬＸ，ＢＵＬＸを備えている。
なお、降圧用スイッチングトランジスタＭ１は降圧用スイッチング素子を、降圧用整流ダイオードＤ１は降圧用整流素子を、昇圧用スイッチングトランジスタＭ３は昇圧用スイッチング素子を、昇圧用同期整流トランジスタＭ４は昇圧用同期整流スイッチング素子を、コンパレータ１１は逆電流検出回路部をそれぞれなす。また、抵抗Ｒ１〜Ｒ６、コンデンサＣ１〜Ｃ４、基準電圧発生回路２、演算増幅回路３，４、シフト電圧生成回路５、降圧用ＰＷＭコンパレータ６、昇圧用ＰＷＭコンパレータ７、三角波発振回路８、降圧出力制御回路９、昇圧出力制御回路１０及びＰＦＭ／ＰＷＭ制御回路１２は制御回路部をなす。また、演算増幅回路３、抵抗Ｒ３及びコンデンサＣ２は誤差増幅回路部を、演算増幅回路４、抵抗Ｒ４〜Ｒ６、コンデンサＣ３，Ｃ４及びシフト電圧生成回路５は反転増幅回路部をそれぞれなし、降圧用ＰＷＭコンパレータ６、昇圧用ＰＷＭコンパレータ７、三角波発振回路８、降圧出力制御回路９、昇圧出力制御回路１０及びＰＦＭ／ＰＷＭ制御回路１２は出力制御回路部をなす。
誤差増幅回路を構成する演算増幅回路３において、反転入力端には、出力電圧Ｖｏを分圧して生成された比例電圧Ｖｆｂが入力され、非反転入力端には、基準電圧Ｖｒｅｆが入力されている。また、演算増幅回路３の出力端は、抵抗Ｒ４を介して反転増幅回路を構成する演算増幅回路４の反転入力端に接続されると共に、降圧用ＰＷＭコンパレータ６の反転入力端に接続されている。なお、抵抗Ｒ３とコンデンサＣ２は演算増幅回路３の位相補償を行っている。
演算増幅回路４において、非反転入力端にはシフト電圧Ｖｓが入力され、出力端と反転入力端との間には、抵抗Ｒ５と抵抗Ｒ６の直列回路が接続されている。また、抵抗Ｒ４にはコンデンサＣ３が、抵抗Ｒ５にはコンデンサＣ４がそれぞれ並列に接続され、演算増幅回路４の位相補償を行っている。更に、演算増幅回路４の出力端は、昇圧用ＰＷＭコンパレータ７の反転入力端に接続されている。
演算増幅回路４において、非反転入力端にはシフト電圧Ｖｓが入力され、出力端と反転入力端との間には、抵抗Ｒ５と抵抗Ｒ６の直列回路が接続されている。また、抵抗Ｒ４にはコンデンサＣ３が、抵抗Ｒ５にはコンデンサＣ４がそれぞれ並列に接続され、演算増幅回路４の位相補償を行っている。更に、演算増幅回路４の出力端は、昇圧用ＰＷＭコンパレータ７の反転入力端に接続されている。
三角波発振回路８から出力された三角波電圧ＶＣは、降圧用ＰＷＭコンパレータ６と昇圧用ＰＷＭコンパレータ７の各非反転入力端に入力されている。昇圧用ＰＷＭコンパレータ７の出力信号ＳＥは昇圧出力制御回路１０に入力され、昇圧出力制御回路１０は、昇圧用スイッチングトランジスタＭ３及び昇圧用同期整流トランジスタＭ４に対してそれぞれオン／オフ制御を行う。降圧用ＰＷＭコンパレータ６の出力信号ＳＤは降圧出力制御回路９に入力され、降圧出力制御回路９は、降圧用スイッチングトランジスタＭ１に対してオン／オフ制御を行う。
降圧用スイッチングトランジスタＭ１において、ソースは入力端子Ｖｄｄに接続され、ドレインは降圧用整流ダイオードＤ１のカソードと端子ＢＵＬＸにそれぞれ接続されている。降圧用整流ダイオードＤ１のアノードは接地端子Ｖｓｓに接続されている。また、入力端子Ｖｄｄと降圧用スイッチングトランジスタＭ１のサブストレートゲートとの間にはＰＭＯＳトランジスタＭ５が接続され、該ＰＭＯＳトランジスタＭ５のゲートには、降圧出力制御回路９から制御信号ｐｏｆが入力されている。
昇圧用スイッチングトランジスタＭ３において、ソースは接地端子Ｖｓｓに接続され、ドレインは昇圧用同期整流トランジスタＭ４の一端と端子ＢＯＬＸにそれぞれ接続されている。昇圧用同期整流トランジスタＭ４の他端は出力端子Ｖｏｕｔに接続されている。コンパレータ１１の各入力端は昇圧用同期整流トランジスタＭ４の両端に対応して接続され、コンパレータ１１は、出力端子Ｖｏｕｔから出力される出力電流の逆流を検出しており、コンパレータ１１の出力端は、降圧出力制御回路９に接続されている。
インダクタＬ１の一端は、端子ＢＯＬＸを介して昇圧用スイッチングトランジスタＭ３と昇圧用同期整流トランジスタＭ４との接続部に接続され、インダクタＬ１の他端は、端子ＢＵＬＸを介して降圧用スイッチングトランジスタＭ１と降圧用整流ダイオードＤ１との接続部に接続されている。出力コンデンサＣｏは、出力端子Ｖｏｕｔと接地端子Ｖｓｓとの間に接続されている。ＰＦＭ／ＰＷＭ制御回路１２には、演算増幅回路３及び４の各出力電圧ＶＡ及びＶＢ、並びに三角波発振回路８からの三角波電圧ＶＣがそれぞれ入力され、ＰＦＭ／ＰＷＭ制御回路１２からの出力信号は、降圧出力制御回路９と昇圧出力制御回路１０にそれぞれ入力されている。
図２は、図１の昇降圧型スイッチングレギュレータ１の動作例を示したタイミングチャートであり、図２を参照しながら昇降圧型スイッチングレギュレータ１の動作について説明する。
演算増幅回路３は、比例電圧Ｖｆｂと基準電圧Ｖｒｅｆとの電圧差を増幅して出力する。演算増幅回路３の出力電圧ＶＡは降圧制御を行う降圧用ＰＷＭコンパレータ６に入力されるため、位相補償を行うコンデンサのＣ２の容量は小さくて済み、高周波特性をそれほど犠牲にすることなく位相補償を行うことができ、応答速度の速い制御が可能になる。更に、演算増幅回路３の出力電圧ＶＡは、反転増幅回路で反転されて出力電圧ＶＢになり昇圧用ＰＷＭコンパレータ７に入力される。反転増幅回路を構成する演算増幅回路４は、昇圧制御に使用されるため、位相補償用のコンデンサの容量が大きくなり、演算増幅回路３よりも高周波特性が劣化する。
演算増幅回路３は、比例電圧Ｖｆｂと基準電圧Ｖｒｅｆとの電圧差を増幅して出力する。演算増幅回路３の出力電圧ＶＡは降圧制御を行う降圧用ＰＷＭコンパレータ６に入力されるため、位相補償を行うコンデンサのＣ２の容量は小さくて済み、高周波特性をそれほど犠牲にすることなく位相補償を行うことができ、応答速度の速い制御が可能になる。更に、演算増幅回路３の出力電圧ＶＡは、反転増幅回路で反転されて出力電圧ＶＢになり昇圧用ＰＷＭコンパレータ７に入力される。反転増幅回路を構成する演算増幅回路４は、昇圧制御に使用されるため、位相補償用のコンデンサの容量が大きくなり、演算増幅回路３よりも高周波特性が劣化する。
降圧用ＰＷＭコンパレータ６及び昇圧用ＰＷＭコンパレータ７にはそれぞれ三角波電圧ＶＣが入力されており、演算増幅回路３の出力電圧ＶＡと演算増幅回路４の出力電圧ＶＢは、その電圧値に応じたパルス幅になるようにＰＷＭ変調されて、降圧用スイッチングトランジスタＭ１と昇圧用スイッチングトランジスタＭ３を制御する制御パルス信号になる。図２に示すように、演算増幅回路３の出力電圧ＶＡが低下すると、演算増幅回路４の出力電圧ＶＢは上昇する。
図２では、三角波発振回路８からの三角波電圧ＶＣの下限電圧をＶＬとし、上限電圧をＶＨとしている。
図２では、三角波発振回路８からの三角波電圧ＶＣの下限電圧をＶＬとし、上限電圧をＶＨとしている。
演算増幅回路３の出力電圧ＶＡが上限電圧ＶＨ以上であると共に演算増幅回路４の出力電圧ＶＢが下限電圧ＶＬ以下である場合、降圧用ＰＷＭコンパレータ６の出力信号ＳＤはローレベルになり、昇圧用ＰＷＭコンパレータ７の出力信号ＳＥはハイレベルになる。この状態では、降圧用スイッチングトランジスタＭ１は１００％オンになる。また、昇圧用スイッチングトランジスタＭ３も１００％オンになるが、この状態になると、ＰＦＭ／ＰＷＭ制御回路１２によってＰＷＭ制御からＰＦＭ制御に切り換わり、昇圧用スイッチングトランジスタＭ３を所定の周波数で短時間にオフさせるように制御するため、昇圧用スイッチングトランジスタＭ３が１００％オンになることはない。
演算増幅回路３の出力電圧ＶＡが低下し、出力電圧ＶＡは三角波電圧ＶＣの上限電圧ＶＨ以上であると共に、演算増幅回路４の出力電圧ＶＢが三角波電圧ＶＣの下限電圧ＶＬと上限電圧ＶＨとの間の電圧になると、降圧用ＰＷＭコンパレータ６の出力信号ＳＤはローレベルであり、降圧用スイッチングトランジスタＭ１は１００％オンになったままであるが、昇圧用ＰＷＭコンパレータ７の出力信号ＳＥはハイレベルとローレベルを繰り返すようになる。これに応じて昇圧用スイッチングトランジスタＭ３がオン／オフ制御されて昇圧動作が行われるため、入力電圧Ｖｉｎよりも大きい出力電圧Ｖｏが出力される。
図２から分かるように、出力電圧ＶＢの電圧が大きくなるにしたがって昇圧用スイッチングトランジスタＭ３のオンデューティサイクルは小さくなる。演算増幅回路３の出力電圧ＶＡが更に低下すると、演算増幅回路４の出力電圧ＶＢは三角波電圧ＶＣの上限電圧ＶＨ以上になり、図２で示したＡＢ交点で演算増幅回路３の出力電圧ＶＡと演算増幅回路４の出力電圧ＶＢは交わって同電圧になる。このときは、降圧用ＰＷＭコンパレータ６の出力信号ＳＤと昇圧用ＰＷＭコンパレータ７の出力信号ＳＥは共にローレベルになり、降圧用スイッチングトランジスタＭ１が１００％オンになり、昇圧用スイッチングトランジスタＭ３は１００％オフになる。このことから、入力電圧Ｖｉｎをそのまま出力端子Ｖｏｕｔに出力する無制御状態になる。
演算増幅回路３の出力電圧ＶＡが更に低下し、出力電圧ＶＡが三角波電圧ＶＣの上限電圧ＶＨと下限電圧ＶＬとの間の電圧になると、降圧用ＰＷＭコンパレータ６の出力信号ＳＤはハイレベルとローレベルを繰り返すようになる。また、昇圧用ＰＷＭコンパレータ７の出力信号ＳＥはローレベルになる。この状態では、昇圧用スイッチングトランジスタＭ３は１００％オフになり、降圧用スイッチングトランジスタＭ１はオン／オフ制御され、入力電圧Ｖｉｎよりも小さい電圧の出力電圧Ｖｏを出力する。図２から分かるように、出力電圧ＶＡの電圧が小さくなるにしたがって、降圧用スイッチングトランジスタＭ１のオンデューティサイクルは小さくなる。
演算増幅回路３の出力電圧ＶＡが更に低下し、出力電圧ＶＡが三角波電圧ＶＣの下限電圧ＶＬ以下になると、降圧用ＰＷＭコンパレータ６の出力信号ＳＤはハイレベルになり、降圧用スイッチングトランジスタＭ１は１００％オフになる。なお、本実施の形態では降圧用スイッチングトランジスタＭ１が１００％オフになるような状態では、ＰＦＭ／ＰＷＭ制御回路１２によってＰＷＭ制御からＰＦＭ制御に制御が切り換わり、降圧用スイッチングトランジスタＭ１を所定の周波数で短時間オンさせるように制御するため、降圧用スイッチングトランジスタＭ１が１００％オフになることはない。
次に、昇圧動作と降圧動作とが切り換わる際の演算増幅回路３の出力電圧ＶＡと演算増幅回路４の出力電圧ＶＢについて説明する。
反転増幅回路の抵抗Ｒ４の抵抗値と抵抗Ｒ５及びＲ６の合成抵抗値が同じである場合の演算増幅回路４の出力電圧ＶＢは、下記（１）式のようになる。
ＶＢ＝２×Ｖｓ−ＶＡ………………（１）
昇圧動作と降圧動作が切り換わるときは、演算増幅回路３の出力電圧ＶＡと演算増幅回路４の出力電圧ＶＢが同一電圧になったときであることから、前記（１）式でＶＢ＝ＶＡにすると、ＶＡ＝ＶＢ＝Ｖｓになり、シフト電圧Ｖｓが昇圧動作と降圧動作の切り換わり電圧であることが分かる。
反転増幅回路の抵抗Ｒ４の抵抗値と抵抗Ｒ５及びＲ６の合成抵抗値が同じである場合の演算増幅回路４の出力電圧ＶＢは、下記（１）式のようになる。
ＶＢ＝２×Ｖｓ−ＶＡ………………（１）
昇圧動作と降圧動作が切り換わるときは、演算増幅回路３の出力電圧ＶＡと演算増幅回路４の出力電圧ＶＢが同一電圧になったときであることから、前記（１）式でＶＢ＝ＶＡにすると、ＶＡ＝ＶＢ＝Ｖｓになり、シフト電圧Ｖｓが昇圧動作と降圧動作の切り換わり電圧であることが分かる。
すなわち、シフト電圧Ｖｓを、三角波電圧ＶＣの上限電圧ＶＨと同じか、又はやや大きい電圧に設定することにより、昇圧動作と降圧動作のいずれも行われない無制御状態を経て動作モードを切り換えることができるようになり、スムーズな切換動作が可能になる。
更に、本第１の実施の形態では、電源オン時には、演算増幅回路３の出力電圧ＶＡが０Ｖから上昇するため、必ず降圧動作の領域を通ることから、降圧用スイッチングトランジスタＭ１のオン状態が長く続くことがなく、ソフトスタート回路がなくても大きな突入電流が発生することはない。
更に、本第１の実施の形態では、電源オン時には、演算増幅回路３の出力電圧ＶＡが０Ｖから上昇するため、必ず降圧動作の領域を通ることから、降圧用スイッチングトランジスタＭ１のオン状態が長く続くことがなく、ソフトスタート回路がなくても大きな突入電流が発生することはない。
一方、昇圧動作時には、降圧出力制御回路９は、降圧用スイッチングトランジスタＭ１とＰＭＯＳトランジスタＭ５の各ゲートをそれぞれローレベルにして、降圧用スイッチングトランジスタＭ１とＰＭＯＳトランジスタＭ５を共にオンさせる。ＰＭＯＳトランジスタＭ５がオンすることにより、降圧用スイッチングトランジスタＭ１のサブストレートゲートは降圧用スイッチングトランジスタＭ１のソースに接続されたことになる。また、昇圧出力制御回路１０は、昇圧用スイッチングトランジスタＭ３と昇圧用同期整流トランジスタＭ４のゲート電圧を制御して、昇圧用スイッチングトランジスタＭ３と昇圧用同期整流トランジスタＭ４が相補的にオン／オフするように制御する。
昇降圧型スイッチングレギュレータ１が連続モードで動作している場合、昇圧用同期整流トランジスタＭ４を流れる電流は、端子ＢＯＬＸから出力端子Ｖｏｕｔへの方向であることから、昇圧用同期整流トランジスタＭ４の両端の電圧は、端子ＢＯＬＸ側が大きく出力端子Ｖｏｕｔ側が小さくなる。このため、コンパレータ１１の出力端はローレベルになる。
昇降圧型スイッチングレギュレータ１の動作が不連続モードになり、インダクタＬ１に蓄えられたエネルギーがすべて放出されると、昇圧用同期整流トランジスタＭ４に流れる電流は、出力端子Ｖｏｕｔ側から端子ＢＯＬＸへの方向に向かって逆流することから、昇圧用同期整流トランジスタＭ４の両端の電圧は、出力端子Ｖｏｕｔ側が大きく端子ＢＯＬＸ側が小さくなる。このため、コンパレータ１１の出力端はハイレベルになる。
昇降圧型スイッチングレギュレータ１の動作が不連続モードになり、インダクタＬ１に蓄えられたエネルギーがすべて放出されると、昇圧用同期整流トランジスタＭ４に流れる電流は、出力端子Ｖｏｕｔ側から端子ＢＯＬＸへの方向に向かって逆流することから、昇圧用同期整流トランジスタＭ４の両端の電圧は、出力端子Ｖｏｕｔ側が大きく端子ＢＯＬＸ側が小さくなる。このため、コンパレータ１１の出力端はハイレベルになる。
コンパレータ１１の出力端がハイレベルになると、降圧出力制御回路９は、降圧用スイッチングトランジスタＭ１とＰＭＯＳトランジスタＭ５の各ゲートをそれぞれハイレベルにし、降圧用スイッチングトランジスタＭ１とＰＭＯＳトランジスタＭ５をそれぞれオフさせて遮断状態にする。この結果、出力端子Ｖｏｕｔから入力端子Ｖｄｄに逆流する電流経路が絶たれ、逆電流の発生を防止することができる。
なお、ＰＭＯＳトランジスタＭ５は、降圧用スイッチングトランジスタＭ１のドレインとサブストレートゲートとの間に形成されている寄生ダイオードＤ２を介して逆電流が流れることを防止するための働きをしているため、降圧用スイッチングトランジスタＭ１に用いる素子に、このような逆電流が通過してしまう寄生ダイオードＤ２を持たないものを使用すれば、ＰＭＯＳトランジスタＭ５は不要になる。
なお、ＰＭＯＳトランジスタＭ５は、降圧用スイッチングトランジスタＭ１のドレインとサブストレートゲートとの間に形成されている寄生ダイオードＤ２を介して逆電流が流れることを防止するための働きをしているため、降圧用スイッチングトランジスタＭ１に用いる素子に、このような逆電流が通過してしまう寄生ダイオードＤ２を持たないものを使用すれば、ＰＭＯＳトランジスタＭ５は不要になる。
また、逆電流が発生してコンパレータ１１の出力端がハイレベルになると、昇圧用同期整流トランジスタＭ４をオフさせる方法もある。しかし、このような方法では、降圧動作時に逆電流が発生した場合、昇圧用スイッチングトランジスタＭ３と降圧用スイッチングトランジスタＭ１が共にオフしているため、このような状態で昇圧用スイッチングトランジスタＭ４をオフさせると、コンパレータ１１の反転入力端がフローティング状態になってコンパレータ１１の出力端が不安定になり、確実に逆電流を防止することができない。このような問題を回避するためには、コンパレータ１１の出力端と降圧出力制御回路９との間に一時記憶回路を追加して、コンパレータ１１の出力端における最初のハイレベルを記憶する必要があり、更に、昇降圧型スイッチングレギュレータ１の１クロックサイクルごとにこのような一時記憶回路の記憶内容をリセットするための回路が必要になる等、回路規模が増大してしまうという問題が発生することから、前記のような方法は適切ではない。
ここで、本発明は、同期整流方式の昇降圧型スイッチングレギュレータにも適用することができ、この場合、図３で示すように、図１の降圧用整流ダイオードＤ１の代わりにＮＭＯＳトランジスタからなる降圧用同期整流トランジスタＭ２を使用する。なお、図３では、図１と異なる部分を示しており、その他の部分は図１と同じであることから省略している。
図３において、降圧用同期整流トランジスタＭ２のドレインは降圧用スイッチングトランジスタＭ１のドレインに接続され、降圧用同期整流トランジスタＭ２のソースは接地端子Ｖｓｓに接続されている。また、降圧用同期整流トランジスタＭ２のゲートは降圧出力制御回路９に接続されている。
図３において、降圧用同期整流トランジスタＭ２のドレインは降圧用スイッチングトランジスタＭ１のドレインに接続され、降圧用同期整流トランジスタＭ２のソースは接地端子Ｖｓｓに接続されている。また、降圧用同期整流トランジスタＭ２のゲートは降圧出力制御回路９に接続されている。
降圧用同期整流トランジスタＭ２と降圧用スイッチングトランジスタＭ１は、降圧出力制御回路９からの制御信号によって、相補的にオン／オフするように制御される。逆電流が発生してコンパレータ１１の出力端がハイレベルになると、降圧出力制御回路９は、降圧用同期整流トランジスタＭ２、降圧用スイッチングトランジスタＭ１及びＰＭＯＳトランジスタＭ５をそれぞれオフさせて遮断状態にする。このため、前記逆電流は、接地端子Ｖｓｓへも入力端子Ｖｄｄへも流れることができなくなり、逆電流の発生を防止することができる。
また、図３では、逆電流を検出すると降圧用同期整流トランジスタＭ２をオフさせるようにしたが、降圧用同期整流トランジスタＭ２と直列にＮＭＯＳトランジスタＭ６を接続し、逆電流を検出すると該ＮＭＯＳトランジスタＭ６をオフさせて遮断状態になるようにしてもよく、このようにした場合、図３は図４のようになる。
図４において、降圧用同期整流トランジスタＭ２のソースと接地端子Ｖｓｓとの間にＮＭＯＳトランジスタＭ６が接続され、ＮＭＯＳトランジスタＭ６のゲートには降圧出力制御回路９からの制御信号ｎｏｆが入力されている。
ＮＭＯＳトランジスタＭ６は通常はオンして導通状態になっているが、逆電流が発生してコンパレータ１１の出力端がハイレベルになると、降圧出力制御回路９は、ＮＭＯＳトランジスタＭ６、降圧用スイッチングトランジスタＭ１及びＰＭＯＳトランジスタＭ５をそれぞれオフさせて遮断状態にする。このため、前記逆電流は接地端子Ｖｓｓへも入力端子Ｖｄｄへも流れることができなくなり、逆電流の発生を防止することができる。
図４において、降圧用同期整流トランジスタＭ２のソースと接地端子Ｖｓｓとの間にＮＭＯＳトランジスタＭ６が接続され、ＮＭＯＳトランジスタＭ６のゲートには降圧出力制御回路９からの制御信号ｎｏｆが入力されている。
ＮＭＯＳトランジスタＭ６は通常はオンして導通状態になっているが、逆電流が発生してコンパレータ１１の出力端がハイレベルになると、降圧出力制御回路９は、ＮＭＯＳトランジスタＭ６、降圧用スイッチングトランジスタＭ１及びＰＭＯＳトランジスタＭ５をそれぞれオフさせて遮断状態にする。このため、前記逆電流は接地端子Ｖｓｓへも入力端子Ｖｄｄへも流れることができなくなり、逆電流の発生を防止することができる。
このように、本第１の実施の形態における昇降圧型スイッチングレギュレータは、昇圧用同期整流トランジスタＭ４の両端の電圧をコンパレータ１１で比較することによって、昇圧用同期整流トランジスタＭ４に流れる電流の方向を検出して逆電流の検出を行い、逆電流が発生すると降圧用スイッチングトランジスタＭ１及びＰＭＯＳトランジスタＭ５をそれぞれオフさせることにより、極めて簡単な回路で、確実に逆電流を防止することができ、該逆電流による効率の低下を防止することができる。
１ 昇降圧型スイッチングレギュレータ
２ 基準電圧発生回路
３，４ 演算増幅回路
５ シフト電圧生成回路
６ 降圧用ＰＷＭコンパレータ
７ 昇圧用ＰＷＭコンパレータ
８ 三角波発振回路
９ 降圧出力制御回路
１０ 昇圧出力制御回路
１１ コンパレータ
１２ ＰＦＭ／ＰＷＭ制御回路
Ｍ１ 降圧用スイッチングトランジスタ
Ｍ２ 降圧用同期整流トランジスタ
Ｍ３ 昇圧用スイッチングトランジスタ
Ｍ４ 昇圧用同期整流トランジスタ
Ｍ５ ＰＭＯＳトランジスタ
Ｍ６ ＮＭＯＳトランジスタ
Ｄ１ 降圧用整流ダイオード
Ｄ２ 寄生ダイオード
Ｌ１ インダクタ
Ｃｏ 出力コンデンサ
２ 基準電圧発生回路
３，４ 演算増幅回路
５ シフト電圧生成回路
６ 降圧用ＰＷＭコンパレータ
７ 昇圧用ＰＷＭコンパレータ
８ 三角波発振回路
９ 降圧出力制御回路
１０ 昇圧出力制御回路
１１ コンパレータ
１２ ＰＦＭ／ＰＷＭ制御回路
Ｍ１ 降圧用スイッチングトランジスタ
Ｍ２ 降圧用同期整流トランジスタ
Ｍ３ 昇圧用スイッチングトランジスタ
Ｍ４ 昇圧用同期整流トランジスタ
Ｍ５ ＰＭＯＳトランジスタ
Ｍ６ ＮＭＯＳトランジスタ
Ｄ１ 降圧用整流ダイオード
Ｄ２ 寄生ダイオード
Ｌ１ インダクタ
Ｃｏ 出力コンデンサ
Claims (18)
- 入力端子から入力された入力電圧を、所定の定電圧になるようにインダクタを用いて昇圧又は降圧し出力端子から出力する昇降圧型スイッチングレギュレータにおいて、
入力された制御信号に応じて降圧動作のためのスイッチングを行い、前記入力電圧による前記インダクタへの充電を行う降圧用スイッチング素子と、
降圧動作のための前記インダクタの放電を行う降圧用整流素子と、
入力された制御信号に応じて昇圧動作のためのスイッチングを行い、前記入力電圧による前記インダクタへの充電を行う昇圧用スイッチング素子と、
入力された制御信号に応じて昇圧動作のためのスイッチングを行い、前記インダクタの放電を行う昇圧用同期整流スイッチング素子と、
前記出力端子から出力される出力電圧が所定の定電圧になるように、前記降圧用スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子に対して昇圧動作のためのスイッチングを行わせる制御回路部と、
前記出力端子から前記昇圧用同期整流スイッチング素子の方向に流れる逆電流の検出を行う逆電流検出回路部と、
を備え、
前記制御回路部は、昇圧動作時には前記降圧用スイッチング素子をオンさせて導通状態にし、降圧動作時には前記昇圧用同期整流スイッチング素子をオンさせて導通状態にし、前記逆電流検出回路部が前記逆電流を検出すると、前記降圧用スイッチング素子をオフさせて遮断状態にすることを特徴とする昇降圧型スイッチングレギュレータ。 - 前記降圧用スイッチング素子はＭＯＳトランジスタであり、前記入力電圧と該ＭＯＳトランジスタのサブストレートゲートとの接続を行う第１スイッチング素子を備え、前記制御回路部は、前記逆電流検出回路部が前記逆電流を検出すると、前記第１スイッチング素子をオフさせて遮断状態にすることを特徴とする請求項１記載の昇降圧型スイッチングレギュレータ。
- 前記第１スイッチング素子は、前記降圧用スイッチング素子と同じ導電型のＭＯＳトランジスタであることを特徴とする請求項２記載の昇降圧型スイッチングレギュレータ。
- 前記昇圧用同期整流スイッチング素子はＭＯＳトランジスタであり、前記逆電流検出回路部は、該ＭＯＳトランジスタの両端の電圧差から前記逆電流の検出を行うことを特徴とする請求項１、２又は３記載の昇降圧型スイッチングレギュレータ。
- 前記降圧用整流素子は、ダイオードであることを特徴とする請求項１、２、３又は４記載の昇降圧型スイッチングレギュレータ。
- 前記降圧用整流素子は、入力された制御信号に応じて降圧動作のためのスイッチングを行い、前記インダクタの放電を行う降圧用同期整流スイッチング素子であり、前記制御回路部は、前記出力端子から出力される出力電圧が所定の定電圧になるように、前記降圧用スイッチング素子及び該降圧用同期整流スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記逆電流検出回路部が前記逆電流を検出すると、該降圧用同期整流スイッチング素子をオフさせて遮断状態にすることを特徴とする請求項１、２、３又は４記載の昇降圧型スイッチングレギュレータ。
- 前記降圧用整流素子は、入力された制御信号に応じて降圧動作のためのスイッチングを行い、前記インダクタの放電を行う降圧用同期整流スイッチング素子であり、該降圧用同期整流スイッチング素子と直列に接続され、制御電極に入力された制御信号に応じてスイッチングを行う第２スイッチング素子を備え、前記制御回路部は、前記逆電流検出回路部が前記逆電流を検出すると、該第２スイッチング素子をオフさせて遮断状態にすることを特徴とする請求項１、２、３又は４記載の昇降圧型スイッチングレギュレータ。
- 前記制御回路部は、
前記出力端子から出力された出力電圧に比例した比例電圧と所定の基準電圧との電圧差を増幅して出力する誤差増幅回路部と、
該誤差増幅回路部からの出力信号を反転増幅して出力する反転増幅回路部と、
前記出力端子から出力される出力電圧が所定の定電圧になるように、前記誤差増幅回路部の出力電圧に応じて、前記降圧用スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子に対して昇圧動作のためのスイッチングを行わせる出力制御回路部と、
を備えることを特徴とする請求項５記載の昇降圧型スイッチングレギュレータ。 - 前記制御回路部は、
前記出力端子から出力された出力電圧に比例した比例電圧と所定の基準電圧との電圧差を増幅して出力する誤差増幅回路部と、
該誤差増幅回路部からの出力信号を反転増幅して出力する反転増幅回路部と、
前記出力端子から出力される出力電圧が所定の定電圧になるように、前記誤差増幅回路部の出力電圧に応じて、前記降圧用スイッチング素子及び降圧用同期整流スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子に対して昇圧動作のためのスイッチングを行わせる出力制御回路部と、
を備えることを特徴とする請求項６又は７記載の昇降圧型スイッチングレギュレータ。 - 前記出力制御回路部は、前記誤差増幅回路部及び前記反転増幅回路部の各出力信号が同電圧になると、前記降圧用スイッチング素子のオンデューティサイクルが１００％になると共に、前記昇圧用スイッチング素子のオンデューティサイクルが０％になるように前記降圧用スイッチング素子及び前記昇圧用スイッチング素子の動作制御を行うことを特徴とする請求項８又は９記載の昇降圧型スイッチングレギュレータ。
- 前記出力制御回路部は、
所定の三角波信号を生成して出力する三角波発振回路と、
前記誤差増幅回路部からの出力信号と、該三角波信号との電圧比較を行い、該比較結果に応じて前記降圧用スイッチング素子のスイッチング制御を行う降圧出力制御回路と、
前記反転増幅回路部からの出力信号と、前記三角波信号との電圧比較を行い、該比較結果に応じて前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子のスイッチング制御をそれぞれ行う昇圧出力制御回路と、
を備え、
前記誤差増幅回路部及び前記反転増幅回路部の各出力信号が同電圧になるときの該電圧は、前記三角波信号の上限電圧を超えることを特徴とする請求項１０記載の昇降圧型スイッチングレギュレータ。 - 前記反転増幅回路部は、反転増幅して出力する信号に加えるための所定のシフト電圧を生成するシフト電圧生成回路を備えることを特徴とする請求項８、９、１０又は１１記載の昇降圧型スイッチングレギュレータ。
- 前記降圧用スイッチング素子、降圧用整流素子、昇圧用スイッチング素子、昇圧用同期整流素子、制御回路部及び逆電流検出回路部は、１つのＩＣに集積されることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１又は１２記載の昇降圧型スイッチングレギュレータ。
- 入力された制御信号に応じて降圧動作のためのスイッチングを行い、入力端子から入力された入力電圧によるインダクタへの充電を行う降圧用スイッチング素子と、
降圧動作のための前記インダクタの放電を行う降圧用整流素子と、
入力された制御信号に応じて昇圧動作のためのスイッチングを行い、前記入力電圧による前記インダクタへの充電を行う昇圧用スイッチング素子と、
入力された制御信号に応じて昇圧動作のためのスイッチングを行い、前記インダクタの放電を行う昇圧用同期整流スイッチング素子と、
を備え、
出力端子から出力される出力電圧が所定の定電圧になるように、前記降圧用スイッチング素子に対して降圧動作のためのスイッチングを行わせ、前記昇圧用スイッチング素子及び昇圧用同期整流スイッチング素子に対して昇圧動作のためのスイッチングを行わせて、前記入力電圧を、所定の定電圧になるようにインダクタを用いて昇圧又は降圧し前記出力端子から出力する昇降圧型スイッチングレギュレータの逆電流防止方法において、
昇圧動作時には前記降圧用スイッチング素子をオンさせて導通状態にし、
降圧動作時には前記昇圧用同期整流スイッチング素子をオンさせて導通状態にし、
前記出力端子から前記昇圧用同期整流スイッチング素子の方向に流れる逆電流の検出を行い、
前記逆電流を検出すると、前記降圧用スイッチング素子をオフさせて遮断状態にすることを特徴とする昇降圧型スイッチングレギュレータの逆電流防止方法。 - 前記降圧用整流素子が、入力された制御信号に応じて降圧動作のためのスイッチングを行い、前記インダクタの放電を行う降圧用同期整流スイッチング素子である場合、前記逆電流を検出すると、前記降圧用スイッチング素子及び該降圧用同期整流スイッチング素子をそれぞれオフさせて遮断状態にすることを特徴とする請求項１４記載の昇降圧型スイッチングレギュレータの逆電流防止方法。
- 前記降圧用整流素子が、入力された制御信号に応じて降圧動作のためのスイッチングを行い、前記インダクタの放電を行う降圧用同期整流スイッチング素子であり、該降圧用同期整流スイッチング素子と直列に接続され、制御電極に入力された制御信号に応じてスイッチングを行う第２スイッチング素子を備えた場合、前記逆電流を検出すると、前記降圧用スイッチング素子及び該第２スイッチング素子をそれぞれオフさせて遮断状態にすることを特徴とする請求項１４記載の昇降圧型スイッチングレギュレータの逆電流防止方法。
- 前記降圧用スイッチング素子はＭＯＳトランジスタであり、前記入力電圧と該ＭＯＳトランジスタのサブストレートゲートとの接続を行う第１スイッチング素子を備えた場合、前記逆電流を検出すると、該第１スイッチング素子をオフさせて遮断状態にすることを特徴とする請求項１４、１５又は１６記載の昇降圧型スイッチングレギュレータの逆電流防止方法。
- 前記昇圧用同期整流スイッチング素子がＭＯＳトランジスタである場合、該ＭＯＳトランジスタの両端の電圧差から前記逆電流の検出を行うことを特徴とする請求項１４、１５、１６又は１７記載の昇降圧型スイッチングレギュレータの逆電流防止方法。
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090828 |
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| A761 | Written withdrawal of application |
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