JP2008172905A - 半導体装置 - Google Patents

Abstract

【課題】回路面積をほとんど増加させることなく、効率を向上させることができる降圧型スイッチングレギュレータを構成する半導体装置を得る。
【解決手段】スイッチングトランジスタＭ１とインダクタＬ１との接続部Ｌｘと接地電圧との間に接続され、ゲートが接続部Ｌｘに接続された整流用トランジスタＭ２と、スイッチングトランジスタＭ１と相反するスイッチング動作を行うようにゲートに制御信号が入力され、整流用トランジスタＭ２と並列に接続された同期整流用トランジスタＭ３とを備え、同期整流用トランジスタＭ３を、整流用トランジスタＭ２よりも接続部Ｌｘに近くなるように、接続部Ｌｘの近傍に配置するようにした。
【選択図】図６

Description

本発明は、降圧型スイッチングレギュレータを構成する半導体装置に関し、特に負荷電流が大きい場合は同期整流を行い、負荷電流が小さい場合は非同期整流を行う降圧型スイッチングレギュレータを構成する半導体装置に関する。

インダクタを使用した降圧型スイッチングレギュレータの整流方式としては、同期整流方式と、非同期整流方式とがある。降圧型スイッチングレギュレータでは、負荷電流が大きい重負荷ではインダクタに電流が流れ続ける連続モードと、負荷電流が小さい軽負荷になるとインダクタに電流が流れなくなる場合が生じる断続モードとがある。
図７は、同期整流式の降圧型スイッチングレギュレータの出力回路部の従来例を示した図である。
図７のような出力回路部の構成をなす同期整流式の降圧型スイッチングレギュレータは、連続モード時は高効率であるが、断続モードになると、負荷側から同期整流用トランジスタＭ１０２を介して接地電圧へ電流が流れる逆電流が発生するため極端に効率が低下する。

軽負荷になった場合は、スイッチングトランジスタＭ１０１と同期整流用トランジスタＭ１０２のスイッチングが頻繁に行われるために生じるスイッチング損失を軽減するため、ＰＷＭ制御からＰＦＭ制御に切り換えることがよく行われていた。
また、ＰＦＭ制御に移行した場合は、逆電流による効率低下を防ぐために、出力回路部が非同期整流方式をなすように切り換えていた。図８で示すように、非同期整流方式の降圧型スイッチングレギュレータにおける出力回路部としては、整流用素子としてダイオードＤ１０１を使用するものが一般的であった。図８の回路では、断続モードになっても、負荷側の電圧はダイオードＤ１０１の逆方向バイアスとなるので、逆電流を阻止することができる。しかし、ダイオードＤ１０１は順方向電圧が０.６Ｖ程度と大きいため、ダイオードＤ１０１自体での電力消費が大きく、効率を余り高くすることができなかった。

非同期整流方式での効率を改善させたスイッチングレギュレータとして図９に示すような回路があった（例えば、特許文献１参照。）。
図９において、ＰＮＰトランジスタからなるスイッチング用バイポーラトランジスタＱ１０１のベースにはＰＷＭコンパレータ（図示せず）の出力信号であるドライブ信号が入力されている。該ドライブ信号がハイレベルになり、バイポーラトランジスタＱ１０１がオフすると、インダクタＬ１０１の一端の電圧Ｖ１０１は負電圧まで低下する。コンパレータＣＭＰ１０１において、非反転入力端は接地電圧に接続されており、反転入力端にはバイポーラトランジスタＱ１０１とインダクタＬ１０１との接続部の電圧Ｖ１０１が入力され、コンパレータＣＭＰ１０１はヒステリシスを有している。

電圧Ｖ１０１が負電圧になると、コンパレータＣＭＰ１０１の出力端はハイレベルとなり、コンパレータＣＭＰ１０１の出力端は整流用ＭＯＳトランジスタＭ１０２のゲートに接続されており、整流用ＭＯＳトランジスタＭ１０２はオンする。このため、インダクタＬ１０１の電流が０Ａになり、電圧Ｖ１０１が上昇して接地電圧以上になると、コンパレータＣＭＰ１０１の出力端はローレベルになり、整流用ＭＯＳトランジスタＭ１０２をオフさせて、負荷側からの逆電流を阻止していた。整流用ＭＯＳトランジスタＭ１０２に、オン抵抗がショットキーダイオードであるダイオードＤ１０１よりも小さいものを使用することで、非同期整流時の効率を高めることができる。
特許第３４０２９８３号公報

しかし、図９の回路では、コンパレータＣＭＰ１０１を用いて整流用ＭＯＳトランジスタＭ１０２を制御しているため、電圧Ｖ１０１が負電圧に低下してから、整流用ＭＯＳトランジスタＭ１０２がオンするまでに動作の遅れが生じてしまう。該動作の遅れをカバーするために、ショットキーダイオードＤ１０１が設けられていることから、図８の回路に整流用ＭＯＳトランジスタＭ１０２とコンパレータＣＭＰ１０１が追加されるため、回路面積が増加するという問題があった。

本発明は、上記のような問題を解決するためになされたものであり、回路面積をほとんど増加させることなく、効率を向上させることができる降圧型スイッチングレギュレータを構成する半導体装置を得ることを目的とする。

この発明に係る半導体装置は、入力端子に入力された入力電圧を、所定の定電圧に降圧して出力端子に接続された負荷に出力する、前記入力端子と前記出力端子との間にスイッチングトランジスタとインダクタの直列回路が接続された降圧型スイッチングレギュレータを構成する半導体装置において、
前記スイッチングトランジスタとインダクタとの接続部と負側電源電圧との間に接続され、制御電極が前記スイッチングトランジスタとインダクタとの接続部に接続されたＰ型のトランジスタからなる整流用トランジスタと、
前記スイッチングトランジスタと相反するスイッチング動作を行うように制御電極に制御信号が入力される、前記整流用トランジスタと並列に接続された同期整流用トランジスタと、
を備え、
前記同期整流用トランジスタは、前記整流用トランジスタよりも前記スイッチングトランジスタとインダクタとの接続部に近くなるように、該接続部の近傍に配置されるものである。

また、外部から入力された制御信号に応じて、前記同期整流用トランジスタの駆動制御を行う駆動制御回路を備え、該駆動制御回路は、同期整流モードで動作することを示す前記制御信号が入力されると、前記同期整流用トランジスタをスイッチングさせ、非同期整流モードで動作することを示す前記制御信号が入力されると、前記同期整流用トランジスタをオフさせて遮断状態にするようにした。

この場合、前記駆動制御回路は、前記負荷が消費電流を低減させて低消費電力動作を行う場合は、前記非同期整流モードで動作することを示す前記制御信号が入力され、前記負荷が通常動作を行う場合は、前記同期整流モードで動作することを示す前記制御信号が入力されるようにした。

具体的には、前記整流用トランジスタは、ＰＭＯＳトランジスタ又はＰＮＰトランジスタからなるようにした。

本発明の半導体装置によれば、前記同期整流用トランジスタを、前記整流用トランジスタよりも前記スイッチングトランジスタとインダクタとの接続部に近くなるように、該接続部の近傍に配置した。このことから、回路面積をほとんど増加させることなく、軽負荷時の効率を改善させることができると共に、重負荷時の効率を向上させることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における半導体装置が構成する降圧型スイッチングレギュレータの回路例を示した図である。
図１において、降圧型スイッチングレギュレータ（以下、スイッチングレギュレータと呼ぶ）１は、入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから負荷１０に出力する降圧型のスイッチングレギュレータである。
スイッチングレギュレータ１は、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＰＭＯＳトランジスタからなるスイッチングトランジスタＭ１と、ＰＭＯＳトランジスタからなる整流用トランジスタＭ２とを備えている。

更に、スイッチングレギュレータ１は、ＮＭＯＳトランジスタを用いた同期整流用トランジスタＭ３と、切換信号Ｓ１に応じて、スイッチングトランジスタＭ１のゲートに入力されるドライブ信号Ｓｄを同期整流用トランジスタＭ３のゲートに入力するか否かを制御するＰＭＯＳトランジスタＭ４及びＮＭＯＳトランジスタＭ５とを備えている。また、スイッチングレギュレータ１は、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、平滑用のコンデンサＣ１と、ノイズフィルタをなすコンデンサＣ２と、位相補償用の抵抗Ｒ３及びコンデンサＣ３と、誤差増幅回路３と、発振回路４と、ＰＷＭコンパレータ５と、ドライブ回路６とを備えている。

なお、スイッチングレギュレータ１において、インダクタＬ１及びコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよく、場合によっては、スイッチングトランジスタＭ１、整流用トランジスタＭ２及び同期整流用トランジスタＭ３の少なくとも１つ若しくはすべて、インダクタＬ１並びにコンデンサＣ１を除く各回路を１つのＩＣに集積するようにしてもよい。また、ＰＭＯＳトランジスタＭ４及びＮＭＯＳトランジスタＭ５は駆動制御回路をなし、切換信号Ｓ１は制御信号をなす。

基準電圧発生回路２は、所定の基準電圧Ｖｒｅｆを生成して出力し、出力電圧検出用の抵抗Ｒ１，Ｒ２は、出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖｆｂを生成し出力する。また、誤差増幅回路３は、入力された分圧電圧Ｖｆｂと基準電圧Ｖｒｅｆとの電圧差を増幅して出力信号ＥＡｏを生成し出力する。
また、発振回路４は、所定の三角波信号ＴＷを生成して出力し、ＰＷＭコンパレータ５は、誤差増幅回路３の出力信号ＥＡｏと該三角波信号ＴＷからＰＷＭ制御を行うためのパルス信号Ｓｐｗを生成して出力する。ドライブ回路６は、入力されたパルス信号ＳｐｗからスイッチングトランジスタＭ１をドライブするためのドライブ信号Ｓｄを生成して、スイッチングトランジスタＭ１のゲートに出力する。

入力端子ＩＮと接地電圧ＧＮＤとの間にはスイッチングトランジスタＭ１と整流用トランジスタＭ２が直列に接続され、スイッチングトランジスタＭ１と整流用トランジスタＭ２との接続部をＬｘとする。整流用トランジスタＭ２のゲートは接続部Ｌｘに接続され、接続部Ｌｘと出力端子ＯＵＴとの間にはインダクタＬ１が接続されている。また、接続部Ｌｘと接地電圧ＧＮＤとの間に同期整流用トランジスタＭ３が接続され、スイッチングトランジスタＭ１のゲートと接地電圧ＧＮＤとの間にＰＭＯＳトランジスタＭ４及びＮＭＯＳトランジスタＭ５が直列に接続されている。同期整流用トランジスタＭ３のゲートは、ＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ５との接続部に接続され、ＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ５の各ゲートには外部からの切換信号Ｓ１がそれぞれ入力されている。

出力端子ＯＵＴと接地電圧ＧＮＤとの間には、抵抗Ｒ１及びＲ２が直列に接続されると共にコンデンサＣ１が接続され、抵抗Ｒ１とＲ２との接続部から分圧電圧Ｖｆｂが出力される。また、抵抗Ｒ１には、コンデンサＣ２が並列に接続されている。誤差増幅回路３において、反転入力端には分圧電圧Ｖｆｂが、非反転入力端には基準電圧Ｖｒｅｆがそれぞれ入力され、出力端は、ＰＷＭコンパレータ５の反転入力端に接続されている。また、誤差増幅回路３の出力端と接地電圧ＧＮＤとの間には、抵抗Ｒ３及びコンデンサＣ３の直列回路が接続されており、該直列回路は位相補償回路をなす。ＰＷＭコンパレータ５の非反転入力端には三角波信号ＴＷが入力され、ＰＷＭコンパレータ５から出力されたパルス信号Ｓｐｗは、ドライブ回路６の入力端ＰＷＭＩに入力され、ドライブ回路６の出力端ＰＨＳからスイッチングトランジスタＭ１のゲートにドライブ信号Ｓｄが出力される。ドライブ信号Ｓｄは、ハイレベルとローレベルを繰り返すクロック信号である。

このような構成において、誤差増幅回路３は、基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂとの差電圧を増幅して、ＰＷＭコンパレータ５の反転入力端に出力する。ＰＷＭコンパレータ５の非反転入力端には発振回路４からの三角波信号ＴＷが入力されていることから、ＰＷＭコンパレータ５は、誤差増幅回路３の出力信号ＥＡｏに応じたパルス幅の信号Ｓｐｗをドライブ回路６の入力端ＰＷＭＩに出力する。ドライブ回路６は、入力端ＰＷＭＩに入力されたパルス信号Ｓｐｗのパルス幅に基づいたドライブ信号Ｓｄを出力端ＰＨＳから出力し、スイッチングトランジスタＭ１をオン／オフ制御する。すなわち、出力電圧Ｖｏｕｔが低下すると、誤差増幅回路３の出力信号ＥＡｏの電圧が上昇し、ＰＷＭコンパレータ５の出力パルス幅が大きくなって、スイッチングトランジスタＭ１がオンする時間の割合を増加させることで出力電圧Ｖｏｕｔを上昇させる。逆に、出力電圧Ｖｏｕｔが上昇した場合は、前記と逆の動作を行って出力電圧Ｖｏｕｔを低下させ、出力電圧Ｖｏｕｔが常に一定の電圧に維持される。

ここで、切換信号Ｓ１がハイレベルで固定された場合について説明する。切換信号Ｓ１がハイレベルになると、ＰＭＯＳトランジスタＭ４がオフすると共にＮＭＯＳトランジスタＭ５がオンすることから、同期整流用トランジスタＭ３のゲートは接地電圧ＧＮＤになるため、同期整流用トランジスタＭ３はオフして遮断状態になる。
図２は、このような状態における図１の各信号の波形例を示したタイミングチャートであり、図２を参照しながら切換信号Ｓ１がハイレベルのときの図１の回路動作について説明する。

また、負荷１０に流れる負荷電流が大きい重負荷の場合は、スイッチングトランジスタＭ１がオフの間にインダクタＬ１に流れる電流であるインダクタ電流ｉＬが０Ａまで低下することはないが、負荷電流が減少するとスイッチングトランジスタＭ１がオフする期間が長くなり、かつインダクタ電流ｉＬも減少する。負荷電流が更に減少して、図２のＰ点で示すように、インダクタ電流ｉＬの最低電流値が０Ａになると、接続部Ｌｘの電圧である電圧Ｖ１は出力電圧Ｖｏｕｔまで上昇するため、整流用トランジスタＭ２はオフする。この結果、インダクタ電流ｉＬは流れなくなり、逆流電流の発生を防止することができる。

図３は、ドライブ信号Ｓｄ、インダクタ電流ｉＬ及び接続部Ｌｘの電圧である電圧Ｖ１の関係例を示した図であり、図３（ａ）は重負荷時における連続モードの場合を、図３（ｂ）は軽負荷時における断続モードの場合をそれぞれ示している。
まず、図３（ａ）の重負荷時における連続モードの場合について説明する。
ドライブ信号Ｓｄがハイレベルからローレベルに変化すると、スイッチングトランジスタＭ１はオンし、電圧Ｖ１は、図３（ａ）のＡ点に示すようにほぼ入力電圧Ｖｉｎになる。ドライブ信号Ｓｄがローレベルの間は、インダクタ電流ｉLは図３（ａ）のＢで示すように増加する。

ドライブ信号Ｓｄがハイレベルに変化すると、スイッチングトランジスタＭ１はオフするが、インダクタＬ１は引き続き電流を流そうとするため、逆起電力が生じ、電圧Ｖ１は負電圧まで低下する。電圧Ｖ１が整流用トランジスタＭ２のしきい値電圧Ｖｔｈ２になると整流用トランジスタＭ２がオンし、インダクタ電流ｉＬは、接地電圧ＧＮＤから整流用トランジスタＭ２を介して負荷１０に流れる。なお、このときの電圧Ｖ１は、整流用トランジスタＭ２に流れるドレイン電流に対するゲート電圧Ｖｇｓ２になることから、負荷電流が大きいほど電圧Ｖ１は小さくなる。ドライブ信号Ｓｄがハイレベルである間は、インダクタ電流ｉＬは図３（ａ）のＤで示すように徐々に減少することから、図３（ａ）のＥで示すように電圧Ｖ１、すなわち整流トランジスタＭ２におけるオン時のゲート電圧Ｖｇｓ２も徐々に上昇する。しかし、インダクタ電流ｉＬが０Ａになる前に、ドライブ信号Ｓｄがローレベルに立ち下がるため、インダクタ電流ｉＬが０Ａになることはない。

次に軽負荷で断続モードになった場合の動作について説明する。なお、ドライブ信号Ｓｄがローレベルになってから該ローレベルの間及びハイレベルになるまでの動作は前記連続モードの場合と同様であることからその説明を省略する。
ドライブ信号Ｓｄがハイレベルになってから、該ハイレベルの間は、インダクタ電流ｉＬは、図３（ｂ）のｄで示すように徐々に減少するため、電圧Ｖ１は徐々に上昇する。しかし、インダクタ電流ｉＬが図３（ｂ）のｅ点に示す０Ａに達すると、電圧Ｖ１は出力電圧Ｖｏｕｔまで上昇する。この結果、整流用トランジスタＭ２はオフして遮断状態になり、図３（ｂ）のｆに示すようにインダクタ電流ｉＬは流れなくなるため、逆流電流の発生を防止することができる。
このように、軽負荷時に断続モードになった場合でも、逆流電流を防止することができるため、効率の低下を招くことを防止することができる。

次に、図４は、ＭＯＳトランジスタのゲート電圧Ｖｇｓとドレイン電流ｉｄとの関係例を示した図である。なお、図４では、縦軸は対数目盛りになっている。 図４において、ＭＯＳトランジスタの弱反転領域では、ゲート電圧Ｖｇｓはドレイン電流ｉｄの対数に比例し、強反転領域では、ドレイン電流ｉｄはゲート電圧Ｖｇｓの２乗に比例することを示している。すなわちドレイン電流ｉｄが小さいほどゲート電圧Ｖｇｓが小さくなるため、軽負荷時ほど効率が向上することになる。
更に、ＭＯＳトランジスタのしきい値電圧Ｖｔｈは製造プロセスにより変更することができ、該しきい値電圧Ｖｔｈを従来の整流用ダイオードの順方向電圧よりも小さくすることにより、重負荷時においても効率を向上させることができる。

ここで、軽負荷の場合は切換信号Ｓ１がハイレベルになり、重負荷の場合は切換信号Ｓ１がローレベルになるようにする。
このようにすることにより、軽負荷の場合は、前記のように、ＰＭＯＳトランジスタＭ４がオフすると共にＮＭＯＳトランジスタＭ５がオンすることから、同期整流用トランジスタＭ３のゲートは接地電圧ＧＮＤになり、同期整流用トランジスタＭ３はオフして遮断状態になる。この状態では、整流用トランジスタＭ２による非同期整流となる。

これに対して、重負荷の場合は、ＰＭＯＳトランジスタＭ４がオンすると共にＮＭＯＳトランジスタＭ５がオフすることから、同期整流用トランジスタＭ３のゲートにはドライブ信号Ｓｄが入力される。このため、同期整流用トランジスタＭ３は、スイッチングトランジスタＭ１と相補的にオン／オフ動作を行い、同期整流が行われる。同期整流用トランジスタＭ３がオンすると、電圧Ｖ１は０Ｖに近い電圧になり、整流用トランジスタＭ２のしきい値電圧以下になるため、整流用トランジスタＭ２は、オフしたままであり整流作用には寄与しない。ただし、同期整流用トランジスタＭ３がオンしたときの電圧Ｖ１が、整流用トランジスタＭ２のしきい値電圧を超えれば、整流用トランジスタＭ２もオンし、整流作用に寄与する。

このように、軽負荷状態のようにインダクタ電流ｉＬが小さい状態では、整流用トランジスタＭ２のゲート‐ソース間電圧Ｖｇｓは小さくて済み、図８のダイオードＤ１の代わりに、ＰＭＯＳトランジスタをダイオード接続した回路を使用したことから、図９に示した従来回路のように部品点数の増加がなく、回路規模の増加を抑えることができ、整流用ダイオードを使用した場合よりも効率を向上させることができる。また、重負荷状態のようにインダクタ電流ｉＬが大きい状態では、同期整流用トランジスタＭ３を使用した同期整流を行うようにしたことから、ダイオードを使用した非同期整流よりも効率を向上させることができる。

なお、図１において、整流用トランジスタＭ２の代わりにＰＮＰトランジスタからなる整流用トランジスタＱ２を使用してもよく、このようにした場合、図１は図５のようになる。
図５の回路の動作は、図１のＰＭＯＳトランジスタＭ２を用いた回路とまったく同様であるが、整流用トランジスタＱ２がオン時の電圧Ｖ１は、整流用トランジスタＱ２のエミッタ‐ベース間電圧Ｖｂｅになることから、効率は図８に示した従来技術のダイオードＤ１を使用した場合と変わらない。

一方、図１のようなスイッチングレギュレータ１においても、回路のレイアウトの仕方によっては、特に重負荷時の効率を低下させてしまう可能性がある。
図６は、本発明の第１の実施の形態における半導体装置の例を示した断面図である。なお、図６では、図１のスイッチングトランジスタＭ１、整流用トランジスタＭ２及び同期整流用トランジスタＭ３のみを示しているが、本発明の半導体装置は、少なくともＰＭＯＳトランジスタＭ４及びＭ５を含むようにしてもよいし、前記ＩＣを構成する回路を含むようにしてもよい。

図６において、２１はフィールド酸化膜を示し、ＧはＭＯＳトランジスタのゲートを、ＤはＭＯＳトランジスタのドレインを、ＳはＭＯＳトランジスタのソースをそれぞれ示している。図６で示しているように、重負荷時に整流を行う同期整流用トランジスタＭ３を、軽負荷時に整流を行う整流用トランジスタＭ２よりも、スイッチングトランジスタＭ１とインダクタＬ１との接続部Ｌｘの近傍に配置した。このようにすることにより、軽負荷時の効率を改善させるために考案した図１の回路のスイッチングレギュレータにおいて、レイアウトによる重負荷時における効率低下を防止することができる。

このように、本第１の実施の形態における半導体装置は、同期整流用トランジスタＭ３を、整流用トランジスタＭ２よりもスイッチングトランジスタＭ１とインダクタＬ１との接続部Ｌｘに近くなるように、該接続部Ｌｘの近傍に配置したことから、回路面積をほとんど増加させることなく、軽負荷時の効率を改善させることができると共に、重負荷時の効率を向上させることができる。

本発明の第１の実施の形態における半導体装置が構成する降圧型スイッチングレギュレータの回路例を示した図である。 図１の各信号の波形例を示したタイミングチャートである。 ドライブ信号Ｓｄ、インダクタ電流ｉＬ及び電圧Ｖ１の関係例を示した図である。 ＭＯＳトランジスタのゲート電圧Ｖｇｓとドレイン電流ｉｄとの関係例を示した図である。 本発明の第１の実施の形態における降圧型スイッチングレギュレータの他の例を示した図である。 本発明の第１の実施の形態における半導体装置の例を示した概略の断面構造図である。 従来の降圧型スイッチングレギュレータの出力回路部の例を示した図である。 従来の降圧型スイッチングレギュレータの出力回路部の他の例を示した図である。 従来の降圧型スイッチングレギュレータの出力回路部の他の例を示した図である。

符号の説明

１，１ａ スイッチングレギュレータ
２ 基準電圧発生回路
３ 誤差増幅回路
４ 発振回路
５ ＰＷＭコンパレータ
６ ドライブ回路
Ｍ１ スイッチングトランジスタ
Ｍ２，Ｑ２ 整流用トランジスタ
Ｒ１，Ｒ２ 抵抗
Ｌ１ インダクタ
Ｃ１ コンデンサ
Ｍ３ 同期整流用トランジスタ
Ｍ４ ＰＭＯＳトランジスタ
Ｍ５ ＮＭＯＳトランジスタ

Claims (5)

1. 入力端子に入力された入力電圧を、所定の定電圧に降圧して出力端子に接続された負荷に出力する、前記入力端子と前記出力端子との間にスイッチングトランジスタとインダクタの直列回路が接続された降圧型スイッチングレギュレータを構成する半導体装置において、
   前記スイッチングトランジスタとインダクタとの接続部と負側電源電圧との間に接続され、制御電極が前記スイッチングトランジスタとインダクタとの接続部に接続されたＰ型のトランジスタからなる整流用トランジスタと、
   前記スイッチングトランジスタと相反するスイッチング動作を行うように制御電極に制御信号が入力される、前記整流用トランジスタと並列に接続された同期整流用トランジスタと、
   を備え、
   前記同期整流用トランジスタは、前記整流用トランジスタよりも前記スイッチングトランジスタとインダクタとの接続部に近くなるように、該接続部の近傍に配置されることを特徴とする半導体装置。
2. 外部から入力された制御信号に応じて、前記同期整流用トランジスタの駆動制御を行う駆動制御回路を備え、該駆動制御回路は、同期整流モードで動作することを示す前記制御信号が入力されると、前記同期整流用トランジスタをスイッチングさせ、非同期整流モードで動作することを示す前記制御信号が入力されると、前記同期整流用トランジスタをオフさせて遮断状態にすることを特徴とする請求項１記載の半導体装置。
3. 前記駆動制御回路は、前記負荷が消費電流を低減させて低消費電力動作を行う場合は、前記非同期整流モードで動作することを示す前記制御信号が入力され、前記負荷が通常動作を行う場合は、前記同期整流モードで動作することを示す前記制御信号が入力されることを特徴とする請求項２記載の半導体装置。
4. 前記整流用トランジスタは、ＰＭＯＳトランジスタからなることを特徴とする請求項１、２又は３記載の半導体装置。
5. 前記整流用トランジスタは、ＰＮＰトランジスタからなることを特徴とする請求項１、２又は３記載の半導体装置。

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