JP4592408B2

JP4592408B2 - 電源回路

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Publication number: JP4592408B2
Application number: JP2004354357A
Authority: JP
Inventors: 英樹上里
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2004-12-07
Filing date: 2004-12-07
Publication date: 2010-12-01
Anticipated expiration: 2024-12-07
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Description

本発明は、定電圧電源に使用する電源回路に関し、特に動作状態と待機状態との切り替えを有する負荷に電源を供給する電源回路に関する。

従来、電源回路には、ＰＳＲＲ（リップル除去率）や負荷過渡応答性を向上させるために消費電流が大きい回路を備えたものと、高速応答性が必要ない場合は消費電流を抑制したものがあった。例えば、従来の電源回路として、図５で示すような、シリーズレギュレータをなすボルテージレギュレータがあった。ＰＳＲＲや負荷過渡応答性を向上させるために消費電流が大きい回路を備えた電源回路が、携帯電話等の、負荷がアクティブモード（動作状態）とスリープモード（待機状態）とを有する機器に使用された場合、高速応答性を必要としないスリープモードでは消費電流の無駄が大きかった。そこで、このような問題を解決するために、消費電流の大きい高速アンプと消費電流を押さえた低速アンプを切り替える技術があった（例えば、特許文献１参照。）。
特許第２７３４５５１号公報

しかし、このようにすると、高速アンプと低速アンプの両方を備える必要があり、集積化した場合のチップ面積が大きくなり、コストの増大を招くという問題があった。

本発明は、上記のような問題を解決するためになされたものであり、電源を供給する負荷の消費電流が小さくなると間欠的に作動するようにして、コストの増大を低減させることができると共に高速応答性を必要としないスリープモードでの消費電流の無駄を低減させることができ、安価に低消費電力化を図ることができる電源回路を得ることを目的とする。

この発明に係る電源回路は、入力端子に入力された電圧を所定の電圧に変換して出力端子に接続された負荷に出力する電源回路において、
入力された第１制御信号に応じて作動し、前記入力端子に入力された電圧を所定の定電圧に変換して前記出力端子に出力する、ボルテージレギュレータで構成される電源回路部と、
該電源回路部から出力された電流の検出を行い、該検出した電流が所定値ｉ１以下になると所定の第２制御信号を出力する出力電流検出回路部と、
該出力電流検出回路部から前記所定の第２制御信号が出力されると作動し、前記電源回路部から出力された電圧の検出を行い、該検出した電圧が所定値Ｖｔｅｃ１以上になると前記第１制御信号を用いて前記電源回路部の動作を停止させ、該検出した電圧が前記所定値Ｖｔｅｃ１よりも小さい所定値Ｖｔｅｃ２以下になると前記電源回路部を作動させることにより、該電源回路部に対して間欠動作を行わせる出力電圧検出回路部と、
を備え、
前記出力電流検出回路部は、検出した電流が所定値ｉ１を超えると前記所定の第２制御信号の出力を停止して前記出力電圧検出回路部の動作を停止させ、前記電源回路部を作動状態にし、
前記電源回路部は、
制御電極に入力された第３制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力電圧制御用トランジスタと、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記出力端子の電圧を検出し、該検出した電圧に比例した第１比例電圧を生成して出力する第１出力電圧検出回路部と、
前記第１制御信号に応じて作動し、前記第１比例電圧が前記基準電圧になるように前記第３制御信号を用いて出力電圧制御用トランジスタの動作制御を行う誤差増幅回路部と、
を備えたリニアレギュレータで構成され、
前記出力電圧検出回路部は、
前記出力端子の電圧の検出を行い、該検出した電圧に比例した第２比例電圧を生成して出力する第２出力電圧検出回路部と、
前記出力電流検出回路部から前記所定の第２制御信号が入力されると、該第２出力電圧検出回路部からの第２比例電圧を出力するスイッチ回路部と、
前記基準電圧と該スイッチ回路部から出力された電圧との電圧比較を行い、該比較結果に応じた前記第１制御信号を生成して出力する電圧比較回路部と、
を備えるものである。

また、前記出力電流検出回路部は、
制御電極に前記第３制御信号が入力され、前記出力電圧制御用トランジスタから出力される電流に比例した電流を出力する第１トランジスタと、
該第１トランジスタから出力された電流値が、電源回路部から出力された電流が所定値ｉ１以下であることを示していると、前記所定の第２制御信号を生成して出力する制御回路部と、
を備え、
前記制御回路部は、前記第１トランジスタから出力された電流値が、電源回路部から出力された電流が所定値ｉ１を超えていることを示している場合、前記第２制御信号を用いて前記スイッチ回路部からの第２比例電圧の出力を停止させると共に第２比例電圧の代わりに前記基準電圧未満の所定の電圧を前記電圧比較回路部に出力するようにした。

また、この発明に係る電源回路は、入力端子に入力された電圧を所定の電圧に変換して出力端子に接続された負荷に出力する電源回路において、
入力された第１制御信号に応じて作動し、前記入力端子に入力された電圧を所定の定電圧に変換して前記出力端子に出力する、ＤＣ−ＤＣコンバータで構成される電源回路部と、
該電源回路部から出力された電流の検出を行い、該検出した電流が所定値ｉ１以下になると所定の第２制御信号を出力する出力電流検出回路部と、
該出力電流検出回路部から前記所定の第２制御信号が出力されると作動し、前記電源回路部から出力された電圧の検出を行い、該検出した電圧が所定値Ｖｔｅｃ１以上になると前記第１制御信号を用いて前記電源回路部の動作を停止させ、該検出した電圧が前記所定値Ｖｔｅｃ１よりも小さい所定値Ｖｔｅｃ２以下になると前記電源回路部を作動させることにより、該電源回路部に対して間欠動作を行わせる出力電圧検出回路部と、
を備え、
前記電源回路部は、
制御電極に入力された第３制御信号に応じてスイッチングし、前記入力端子に入力された電圧の出力制御を行うスイッチングトランジスタと、
該スイッチングトランジスタから出力された電圧を平滑して前記出力端子に出力する平滑回路部と、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記出力端子の電圧を検出し、該検出した電圧に比例した第１比例電圧を生成して出力する第１出力電圧検出回路部と、
前記第１制御信号に応じて作動し、前記第１比例電圧が前記基準電圧になるように前記第３制御信号を用いてスイッチングトランジスタのスイッチング制御を行うスイッチング制御回路部と、
を備えたスイッチングレギュレータで構成され、
前記出力電圧検出回路部は、
前記出力端子の電圧の検出を行い、該検出した電圧に比例した第２比例電圧を生成して出力する第２出力電圧検出回路部と、
前記出力電流検出回路部から前記所定の第２制御信号が入力されると、該第２出力電圧検出回路部からの第２比例電圧を出力するスイッチ回路部と、
前記基準電圧と該スイッチ回路部から出力された電圧との電圧比較を行い、該比較結果に応じた前記第１制御信号を生成して出力する電圧比較回路部と、
を備えるものである。

また、この発明に係る電源回路は、入力端子に入力された電圧を所定の電圧に変換して出力端子に接続された負荷に出力する電源回路において、
入力された第１制御信号に応じて作動し、前記入力端子に入力された電圧を所定の定電圧に変換して前記出力端子に出力する、ＤＣ−ＤＣコンバータで構成される電源回路部と、
該電源回路部から出力された電流の検出を行い、該検出した電流が所定値ｉ１以下になると所定の第２制御信号を出力する出力電流検出回路部と、
該出力電流検出回路部から前記所定の第２制御信号が出力されると作動し、前記電源回路部から出力された電圧の検出を行い、該検出した電圧が所定値Ｖｔｅｃ１以上になると前記第１制御信号を用いて前記電源回路部の動作を停止させ、該検出した電圧が前記所定値Ｖｔｅｃ１よりも小さい所定値Ｖｔｅｃ２以下になると前記電源回路部を作動させることにより、該電源回路部に対して間欠動作を行わせる出力電圧検出回路部と、
を備え、
前記出力電流検出回路部は、検出した電流が所定値ｉ１を超えると前記所定の第２制御信号の出力を停止して前記出力電圧検出回路部の動作を停止させ、前記電源回路部を作動状態にし、
前記電源回路部は、
制御電極に入力された第３制御信号に応じてスイッチングし、前記入力端子に入力された電圧の出力制御を行うスイッチングトランジスタと、
該スイッチングトランジスタから出力された電圧を平滑して前記出力端子に出力する平滑回路部と、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記出力端子の電圧を検出し、該検出した電圧に比例した第１比例電圧を生成して出力する第１出力電圧検出回路部と、
前記第１制御信号に応じて作動し、前記第１比例電圧が前記基準電圧になるように前記第３制御信号を用いてスイッチングトランジスタのスイッチング制御を行うスイッチング制御回路部と、
を備えたスイッチングレギュレータで構成され、
前記出力電圧検出回路部は、
前記出力端子の電圧の検出を行い、該検出した電圧に比例した第２比例電圧を生成して出力する第２出力電圧検出回路部と、
前記出力電流検出回路部から前記所定の第２制御信号が入力されると、該第２出力電圧検出回路部からの第２比例電圧を出力するスイッチ回路部と、
前記基準電圧と該スイッチ回路部から出力された電圧との電圧比較を行い、該比較結果に応じた前記第１制御信号を生成して出力する電圧比較回路部と、
を備えるものである。

また、前記出力電流検出回路部は、
前記第３制御信号から、前記電源回路部から出力される電流に比例した電流を生成して出力する比例電流生成回路部と、
該比例電流生成回路部から出力された電流値が、電源回路部から出力された電流が所定値ｉ１以下であることを示していると、前記所定の第２制御信号を生成して出力する制御回路部と、
を備え、
前記制御回路部は、前記比例電流生成回路部から出力された電流値が、電源回路部から出力された電流が所定値ｉ１を超えていることを示している場合、前記第２制御信号を用いて前記スイッチ回路部からの第２比例電圧の出力を停止させると共に第２比例電圧の代わりに前記基準電圧未満の所定の電圧を前記電圧比較回路部に出力するようにした。

具体的には、前記第３制御信号は、ＰＷＭ制御を行うためのパルス信号であり、前記比例電流生成回路部は、該パルス信号のデューティサイクルに比例した電流を生成して出力するようにしてもよい。

また具体的には、前記第３制御信号は、ＰＦＭ制御を行うためのパルス信号であり、前記比例電流生成回路部は、該パルス信号の周波数に比例した電流を生成して出力するようにしてもよい。

本発明の電源回路によれば、電源回路部から出力された電流が所定値ｉ１以下になると電源回路部から出力された電圧の検出を行い、該検出した電圧が所定値Ｖｔｅｃ１以上になると前記第１制御信号を用いて前記電源回路部の動作を停止させ、該検出した電圧が所定値Ｖｔｅｃ２以下になると前記電源回路部を作動させることにより、該電源回路部に対して間欠動作を行わせるようにした。このことから、従来よりも回路面積を小さくすることができコストの増大を低減させることができると共に高速応答性を必要としないスリープモードでの消費電流の無駄を低減させることができ、安価に低消費電力化を図ることができる。また、ＩＣに専用の制御ピンがなくても低消費電力モードに切り替えることができ、また、出力電圧を監視する電圧を設定することができるため、低消費電流モードにおいて出力電圧を低下させることができる場合は、更なる低消費電力化を図ることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における電源回路の構成例を示した図である。
図１において、電源回路１は、電源電圧ＶＤＤから所定の定電圧Ｖｄｅｔ１を生成して出力する電源回路部２と、電源回路部２から出力された電流ｉｏｕｔの検出を行い、該検出した電流から、電源回路部２から電源供給が行われる負荷１０が、消費電流が小さい軽負荷状態であるか否かを判定し該判定結果を示す信号を生成して出力する出力電流検出回路部３とを備えている。

更に、電源回路１は、電源回路部２の出力電圧Ｖｏｕｔを監視し、出力電圧Ｖｏｕｔが所定値以上になるとロー（Ｌｏｗ）レベルの信号を出力する出力電圧検出回路部４と、ＡＮＤ回路５と、コンデンサＣ１とで構成されている。なお、出力電流検出回路部３から出力される前記判定結果を示す信号は第２制御信号をなし、出力電圧検出回路部４から出力される信号が第１制御信号をなす。電源回路部２、出力電流検出回路部３、出力電圧検出回路部４及びＡＮＤ回路５は１つのＩＣに集積されており、該ＩＣは、電源電圧ＶＤＤが入力されるＶＤＤ端子、接地電圧に接続されたＧＮＤ端子、外部からチップイネーブル信号ＣＥが入力されるＣＥ端子、及び出力電圧Ｖｏｕｔを出力するＯＵＴ端子とを備えている。ＯＵＴ端子とＧＮＤ端子との間には、コンデンサＣ１が外付けされている。

出力電圧検出回路部４は、出力電流検出回路部３から出力された判定結果が、電源回路部２からの出力電流ｉｏｕｔが所定値ｉ１以下である、すなわちＯＵＴ端子に接続された負荷１０が軽負荷であることを示している場合は作動し、検出した出力電圧Ｖｏｕｔの電圧に応じて２値の信号をＡＮＤ回路５の一方の入力端に出力する。この場合、出力電圧検出回路部４は、出力電圧Ｖｏｕｔが所定値Ｖｄｅｔ１以上になるとローレベルの信号を出力し、出力電圧Ｖｏｕｔが所定値Ｖｄｅｔ２以下になるとハイ（Ｈｉｇｈ）レベルの信号を出力する。また、出力電圧検出回路部４は、出力電流検出回路部３から出力された判定結果が、電源回路部２からの出力電流ｉｏｕｔが所定値ｉ１を超えている、すなわちＯＵＴ端子に接続された負荷１０が軽負荷でないことを示している場合は動作を停止して出力端からハイレベルの信号をＡＮＤ回路５の一方の入力端に出力する。

ＡＮＤ回路５の他方の入力端は、ＣＥ端子に接続され、該ＣＥ端子には外部からチップイネーブル信号ＣＥが入力される。チップイネーブル信号ＣＥがハイレベルになると、ＡＮＤ回路５は、出力電圧検出回路部４から出力された信号を電源回路部２に出力し、チップイネーブル信号ＣＥがローレベルになると、ＡＮＤ回路５は、出力電圧検出回路部４から出力された信号に関係なくローレベルの信号を電源回路部２に出力する。電源回路部２は、ＡＮＤ回路５からＥＮ端にハイレベルの信号が入力されると作動し、ＡＮＤ回路５からＥＮ端にローレベルの信号が入力されると動作を停止し、電源回路部２の出力端はＧＮＤ端子に接続され、すなわち接地電圧に接続される。

図２は、図１の電源回路１の動作例を示した図である。図２を用いて、図１の電源回路１の動作についてもう少し詳細に説明する。なお、図２では、ＣＥ端子にハイレベルのチップイネーブル信号ＣＥが入力されている状態での動作を示している。
図２（ａ）は出力電圧Ｖｏｕｔの例を、図２（ｂ）は出力電流ｉｏｕｔの例を、図２（ｃ）は電源回路部２の消費電流の例をそれぞれ示している。
出力電流ｉｏｕｔが所定値ｉ１を超えている場合、すなわちＯＵＴ端子に接続された負荷１０が軽負荷でない場合は、出力電圧検出回路部４は動作を停止して出力端からハイレベルの信号が出力され、電源回路部２のＥＮ端はハイレベルになる。この場合、電源回路部２は、電源電圧ＶＤＤから所定の定電圧Ｖｄｅｔ１を生成してＯＵＴ端子に出力する

次に、出力電流ｉｏｕｔが所定値ｉ１以下になると、すなわちＯＵＴ端子に接続された負荷１０が軽負荷状態になると、出力電流検出回路部３は、出力電圧検出回路部４を作動させ、出力電圧検出回路部４は、出力電圧Ｖｏｕｔが所定値Ｖｄｅｔ１よりも小さい所定値Ｖｄｅｔ２を超えている間、ローレベルの信号を出力して電源回路部２の動作を停止させる。一方、出力電圧検出回路部４は、出力電圧Ｖｏｕｔが所定値Ｖｄｅｔ２以下になると、ハイレベルの信号を出力して電源回路部２を作動させる。このような動作を繰り返すことにより、電源回路部２は間欠動作を行うことになる。例えば、ＥＮ端にハイレベルの信号が入力されて電源回路部２が作動しているときの電源回路部２の消費電流は、数十から数百μＡであるのに対し、ＥＮ端にローレベルの信号が入力されて電源回路部２が動作を停止しているときの電源回路部２の消費電流は、数μＡ程度になる。このことから、簡単な回路構成で安価に低消費電力化を図ることができる。

図３は、図１の電源回路１の具体的な回路構成例を示した回路図であり、図３では、電源回路部２にボルテージレギュレータをなすリニアレギュレータを使用した場合を例にして示している。
図３において、電源回路部２は、シリーズレギュレータをなし、ＶＤＤ端子に入力された電源電圧ＶＤＤを所定の電圧Ｖｄｅｔ１に変換して出力電圧Ｖｏｕｔを生成しＯＵＴ端子に出力する。
電源回路部２は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路１１と、出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖｄ１を生成し出力する出力電圧検出用の抵抗Ｒ１〜Ｒ３と、ゲートに入力される信号に応じてＯＵＴ端子に出力する電流の制御を行って出力電圧Ｖｏｕｔの制御を行うＰＭＯＳトランジスタからなる出力電圧制御用トランジスタＭ１と、分圧電圧Ｖｄ１が基準電圧Ｖｒｅｆになるように出力電圧制御用トランジスタＭ１の動作制御を行う誤差増幅器１２とを備えている。なお、基準電圧発生回路１１は基準電圧発生回路部を、抵抗Ｒ１〜Ｒ３は第１出力電圧検出回路部を、誤差増幅器１２は誤差増幅回路部をそれぞれなし、分圧電圧Ｖｄ１が第１比例電圧をなす。

ＶＤＤ端子とＯＵＴ端子との間に出力電圧制御用トランジスタＭ１が接続され、出力電圧制御用トランジスタＭ１のゲートは誤差増幅器１２の出力端に接続されている。ＯＵＴ端子とＧＮＤ端子との間には抵抗Ｒ１、Ｒ３及びＲ２が直列に接続され、抵抗Ｒ３とＲ２との接続部から出力された分圧電圧Ｖｄ１が誤差増幅器１２の非反転入力端に入力されている。また、ＶＤＤ端子とＧＮＤ端子との間には基準電圧発生回路１１が接続され、基準電圧発生回路１１からの基準電圧Ｖｒｅｆが誤差増幅器１２の反転入力端に入力されている。また、誤差増幅器１２のＥＮ端にはＡＮＤ回路５の出力端が接続されている。

次に、出力電流検出回路部３は、ＰＭＯＳトランジスタＭ２、ＮＭＯＳトランジスタＭ３，Ｍ４及び抵抗Ｒ４，Ｒ５で構成され、出力電圧検出回路部４は、コンパレータ１３、ＮＭＯＳトランジスタＭ５及び抵抗Ｒ１〜Ｒ３で構成されている。抵抗Ｒ１〜Ｒ３は、電源回路部２及び出力電圧検出回路部４で共有されている。なお、ＰＭＯＳトランジスタＭ２は第１トランジスタを、ＮＭＯＳトランジスタＭ３，Ｍ４及び抵抗Ｒ４，Ｒ５は制御回路部をそれぞれなす。また、コンパレータ１３は電圧比較回路部を、ＮＭＯＳトランジスタＭ５はスイッチ回路部を、抵抗Ｒ１〜Ｒ３は第２出力電圧検出回路部をそれぞれなす。
ＶＤＤ端子とＧＮＤ端子との間には、ＰＭＯＳトランジスタＭ２及び抵抗Ｒ４の直列回路と、抵抗Ｒ５及びＮＭＯＳトランジスタＭ３の直列回路が並列に接続され、ＰＭＯＳトランジスタＭ２のゲートは誤差増幅器１２の出力端に接続されている。コンパレータ１３の反転入力端とＧＮＤ端子との間にＮＭＯＳトランジスタＭ４が接続され、ＮＭＯＳトランジスタＭ３及びＭ４の各ゲートは接続され、該接続部とＧＮＤ端子との間には抵抗Ｒ４が接続されている。

抵抗Ｒ１とＲ３との接続部と、コンパレータ１３の反転入力端との間にはＮＭＯＳトランジスタＭ５が接続され、ＮＭＯＳトランジスタＭ５のゲートは、抵抗Ｒ５とＮＭＯＳトランジスタＭ３との接続部に接続されている。コンパレータ１３の非反転入力端には基準電圧Ｖｒｅｆが入力され、コンパレータ１３の出力端は、ＡＮＤ回路５の対応する入力端に接続されている。また、ＣＥ端子に入力されたチップイネーブル信号ＣＥは、基準電圧発生回路１１に入力され、基準電圧発生回路１１は、チップイネーブル信号ＣＥがローレベルになると所定の基準電圧Ｖｒｅｆを生成して出力し、チップイネーブル信号ＣＥがハイレベルになると動作を停止して、出力端は例えば０Ｖになる。なお、ＣＥ端子とＧＮＤ端子との間には抵抗が接続され、抵抗Ｒ１と抵抗Ｒ３との接続部の電圧が第２比例電圧をなす。

このような構成において、電源回路部２では、誤差増幅器１２は、ＥＮ端にハイレベルの信号が入力されると作動し、分圧電圧Ｖｄ１が基準電圧Ｖｒｅｆになるように出力電圧制御用トランジスタＭ１の動作制御を行い、出力電圧制御用トランジスタＭ１から出力される電流を制御する。また、誤差増幅器１２は、ＥＮ端にローレベルの信号が入力されると動作を停止し、出力電圧制御用トランジスタＭ１はオフして遮断状態になる。
出力電流検出回路部３において、ＰＭＯＳトランジスタＭ２は、誤差増幅器１２が作動しているときは出力電圧制御用トランジスタＭ１から出力される電流に比例した電流を出力し、抵抗Ｒ４によってＮＭＯＳトランジスタＭ３及びＭ４の各ゲートにはＰＭＯＳトランジスタＭ２から出力された電流に応じた電圧が入力される。

例えば、基準電圧Ｖｒｅｆが１Ｖのとき、抵抗Ｒ１の抵抗値が０.９９ＭΩ、抵抗Ｒ２の抵抗値が１ＭΩ、抵抗Ｒ３の抵抗値が０.０１ＭΩであるとすると、出力電圧Ｖｏｕｔは２Ｖとなり、すなわち図２の定電圧Ｖｄｅｔ１は２Ｖになる。ＮＭＯＳトランジスタＭ５がオンしたときにコンパレータ１３の非反転入力端に入力される電圧は１.０１Ｖになる。ＰＭＯＳトランジスタＭ２のトランジスタサイズが、出力電圧制御用トランジスタＭ１の１０００分の１であれば、出力電流ｉｏｕｔが１ｍＡのときにＰＭＯＳトランジスタＭ２から１μＡの電流が流れる。抵抗Ｒ４が１ＭΩであれば、抵抗Ｒ４の両端電圧は１Ｖになり、ＮＭＯＳトランジスタＭ３及びＭ４の各しきい値電圧Ｖｔｈがそれぞれ１Ｖであれば、所定値ｉ１は１ｍＡになる。

出力電流ｉｏｕｔが所定値ｉ１を超え負荷１０が軽負荷状態でないときは、ＰＭＯＳトランジスタＭ２から出力される電流が増加し、ＮＭＯＳトランジスタＭ３及びＭ４の各ゲート電圧はしきい値電圧Ｖｔｈ以上になり、ＮＭＯＳトランジスタＭ３及びＭ４はそれぞれオンして導通状態になる。抵抗Ｒ５の抵抗値を数ＭΩと大きくすることにより、ＮＭＯＳトランジスタＭ３がオンするとＮＭＯＳトランジスタＭ５はオフして遮断状態になる。また、コンパレータ１３の反転入力端は、ＮＭＯＳトランジスタＭ４によってＧＮＤ端子に接続されることから、コンパレータ１３の出力端はハイレベルになり、電源回路部２は通常通りに作動する。

出力電流ｉｏｕｔが所定値ｉ１以下になり負荷１０が軽負荷状態になると、ＰＭＯＳトランジスタＭ２から出力される電流が減少し、ＮＭＯＳトランジスタＭ３及びＭ４の各ゲート電圧はしきい値電圧Ｖｔｈ未満になり、ＮＭＯＳトランジスタＭ３及びＭ４はそれぞれオフして遮断状態になる。このため、ＮＭＯＳトランジスタＭ５がオンして導通状態になり、コンパレータ１３の反転入力端には１.０１Ｖの電圧が入力され、基準電圧Ｖｒｅｆが１Ｖであることから、コンパレータ１３は、ローレベルの信号を出力する。ＡＮＤ回路５の出力端はローレベルとなり、誤差増幅器１２は動作を停止、すなわち電源回路部２は動作を停止し、出力電圧Ｖｏｕｔは図２（ａ）で示すように電圧が低下する。

出力電圧Ｖｏｕｔが電圧Ｖｄｅｔ２、例えば１.９８Ｖまで低下すると、コンパレータ１３はハイレベルの信号を出力する。ＡＮＤ回路５の出力端はハイレベルとなり、誤差増幅器１２が作動し、すなわち電源回路部２が作動し、出力電圧Ｖｏｕｔは図２（ａ）で示すように電圧が上昇する。このとき、コンパレータ１３に例えば２０ｍＶのヒステリシスを持たせると、出力電圧Ｖｏｕｔが２Ｖになると再び前記した動作が行われ、このような動作を繰り返すことにより、電源回路部２は間欠動作を行うことになる。

図２（ａ）において、出力電圧Ｖｏｕｔが２Ｖから１.９８Ｖまで低下するのに要する時間は、コンデンサＣ１の容量が１μＦとすると出力電流ｉｏｕｔが１ｍＡのときで１０μｓｅｃ程度になる。なお、コンパレータ１３がハイレベルの信号を出力する際に遅延時間を有している場合は、該遅延時間だけ電源回路部２を作動させることができ、前記ヒステリシスを設けなくとも電源回路部２を間欠動作させることができる。また、図２（ａ）における電圧Ｖｄｅｔ２の電圧は、抵抗Ｒ３の抵抗値を変えることによって調整することができる。

図４は、図１の電源回路１の他の具体的な回路構成例を示した回路図であり、電源回路部２にＤＣ−ＤＣコンバータをなすスイッチングレギュレータを使用した場合を例にして示している。なお、図４では、図３と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略する。
図４において、電源回路部２は、降圧型のスイッチングレギュレータをなし、ＶＤＤ端子に入力された電源電圧ＶＤＤを所定の電圧Ｖｄｅｔ１に変換して出力電圧Ｖｏｕｔを生成しＯＵＴ端子に出力する。なお、図４の場合、ＩＣは、ＶＤＤ端子、ＧＮＤ端子、ＣＥ端子及びＯＵＴ端子に加えてＬＸ端子を備えている。

電源回路部２は、ＶＤＤ端子に入力された電源電圧ＶＤＤの出力制御を行うＰＭＯＳトランジスタからなるスイッチングトランジスタＭ１１と、フライホイールダイオードＤ１と、平滑用のインダクタＬ１及びコンデンサＣ１と、抵抗Ｒ１〜Ｒ３と、基準電圧発生回路１１と、誤差増幅器１２と、所定の周波数の三角波信号を生成し、該誤差増幅器１２の出力電圧と該三角波信号からスイッチングトランジスタＭ１１に対してスイッチング制御を行う制御回路１４とを備えている。なお、フライホイールダイオードＤ１、インダクタＬ１及びコンデンサＣ１は平滑回路部を、誤差増幅器１２及び制御回路１４はスイッチング制御回路部をそれぞれなす。制御回路１４には、誤差増幅器１２と同様にＥＮ端を有しており、誤差増幅器１２及び制御回路１４の各ＥＮ端は接続され、該接続部はＡＮＤ回路５の出力端に接続され、電源回路部２のＥＮ端をなしている。

図４の場合、出力電流検出回路部３は、制御回路１４から出力された信号から、電源回路部２からの出力電流ｉｏｕｔに比例した電流を生成して出力する比例電流生成回路１５と、ＮＭＯＳトランジスタＭ３，Ｍ４と、抵抗Ｒ４，Ｒ５とで構成され、出力電圧検出回路部４は、図３の場合と同様に、コンパレータ１３、ＮＭＯＳトランジスタＭ５及び抵抗Ｒ１〜Ｒ３で構成されている。なお、比例電流生成回路１５は比例電流生成回路部を、ＮＭＯＳトランジスタＭ３，Ｍ４及び抵抗Ｒ４，Ｒ５は制御回路部をそれぞれなす。
ＶＤＤ端子とＬＸ端子との間にスイッチングトランジスタＭ１１が接続され、ＬＸ端子とＯＵＴ端子との間にインダクタＬ１が接続されている。また、ＬＸ端子にはダイオードＤ１のカソードが、ＧＮＤ端子にはダイオードＤ１のアノードが接続されている。

比例電流生成回路１５は、制御回路１４からスイッチングトランジスタＭ１１に出力されたパルス信号が入力される。なお、該パルス信号が第３制御信号をなす。比例電流生成回路１５は、該パルス信号が、スイッチングトランジスタＭ１１に対してＰＷＭ制御を行うための信号である場合、該パルス信号のデューティサイクルに比例した値の電流を生成して出力し、該パルス信号が、スイッチングトランジスタＭ１１に対してＰＦＭ制御を行うための信号である場合、該パルス信号の周波数に比例した値の電流を生成して出力する。

このような構成において、電源回路部２では、誤差増幅器１２及び制御回路１４は、各ＥＮ端にハイレベルの信号が入力されるとそれぞれ作動し、誤差増幅器１２は、分圧電圧Ｖｄ１と基準電圧Ｖｒｅｆとの電圧比較を行い、該比較結果に応じた電圧を生成して制御回路１４に出力する。制御回路１４は、誤差増幅器１２の出力電圧と前記生成した三角波信号からスイッチングトランジスタＭ１１のスイッチング制御を行うためのパルス信号を生成し、該パルス信号を使用してスイッチングトランジスタＭ１１を駆動する。また、誤差増幅器１２及び制御回路１４は、各ＥＮ端にローレベルの信号が入力されると動作を停止し、スイッチングトランジスタＭ１１はオフして遮断状態になる。

出力電流検出回路部３において、比例電流生成回路１５は、制御回路１４から出力された信号から、電源回路部２からの出力電流ｉｏｕｔに比例した電流を生成して出力し、抵抗Ｒ４によってＮＭＯＳトランジスタＭ３及びＭ４の各ゲートには比例電流生成回路１５から出力された電流に応じた電圧が入力される。なお、出力電流検出回路部３及び出力電圧検出回路部４におけるその他の動作は、図３の場合と同様であるのでその説明を省略する。

このように、本第１の実施の形態における電源回路は、出力電流ｉｏｕｔが所定値ｉ１以下になると、すなわちＯＵＴ端子に接続された負荷１０が軽負荷状態になると、出力電流検出回路部３は、出力電圧検出回路部４を作動させ、出力電圧検出回路部４は、出力電圧Ｖｏｕｔが所定値Ｖｄｅｔ１よりも小さい所定値Ｖｄｅｔ２を超えている間、ローレベルの信号を出力して電源回路部２の動作を停止させ、出力電圧検出回路部４は、出力電圧Ｖｏｕｔが所定値Ｖｄｅｔ２以下になると、ハイレベルの信号を出力して電源回路部２を作動させるようにし、このような動作を繰り返すことによって、電源回路部２を間欠動作させるようにした。このことから、コストの増大を低減させることができると共に高速応答性を必要としないスリープモードでの消費電流の無駄を低減させることができ、安価に低消費電力化を図ることができる。

本発明の第１の実施の形態における電源回路の構成例を示した図である。図１の電源回路１の動作例を示した図である。図１の電源回路１の具体的な回路構成例を示した回路図である。図１の電源回路１の他の具体的な回路構成例を示した回路図である。従来の電源回路の構成例を示した図である。

符号の説明

１電源回路
２電源回路部
３出力電流検出回路部
４出力電圧検出回路部
５ＡＮＤ回路
１０負荷
１１基準電圧発生回路
１２誤差増幅器
１３コンパレータ
１４制御回路
１５比例電流生成回路
Ｍ１出力電圧制御用トランジスタ
Ｍ２ＰＭＯＳトランジスタ
Ｍ３〜Ｍ５ＮＭＯＳトランジスタ
Ｍ１１スイッチングトランジスタ
Ｃ１コンデンサ
Ｌ１インダクタ
Ｄ１フライホイールダイオード
Ｒ１〜Ｒ５抵抗

Claims

入力端子に入力された電圧を所定の電圧に変換して出力端子に接続された負荷に出力する電源回路において、
入力された第１制御信号に応じて作動し、前記入力端子に入力された電圧を所定の定電圧に変換して前記出力端子に出力する、ボルテージレギュレータで構成される電源回路部と、
該電源回路部から出力された電流の検出を行い、該検出した電流が所定値ｉ１以下になると所定の第２制御信号を出力する出力電流検出回路部と、
該出力電流検出回路部から前記所定の第２制御信号が出力されると作動し、前記電源回路部から出力された電圧の検出を行い、該検出した電圧が所定値Ｖｔｅｃ１以上になると前記第１制御信号を用いて前記電源回路部の動作を停止させ、該検出した電圧が前記所定値Ｖｔｅｃ１よりも小さい所定値Ｖｔｅｃ２以下になると前記電源回路部を作動させることにより、該電源回路部に対して間欠動作を行わせる出力電圧検出回路部と、
を備え、
前記出力電流検出回路部は、検出した電流が所定値ｉ１を超えると前記所定の第２制御信号の出力を停止して前記出力電圧検出回路部の動作を停止させ、前記電源回路部を作動状態にし、
前記電源回路部は、
制御電極に入力された第３制御信号に応じた電流を前記入力端子から前記出力端子に出力する出力電圧制御用トランジスタと、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記出力端子の電圧を検出し、該検出した電圧に比例した第１比例電圧を生成して出力する第１出力電圧検出回路部と、
前記第１制御信号に応じて作動し、前記第１比例電圧が前記基準電圧になるように前記第３制御信号を用いて出力電圧制御用トランジスタの動作制御を行う誤差増幅回路部と、
を備えたリニアレギュレータで構成され、
前記出力電圧検出回路部は、
前記出力端子の電圧の検出を行い、該検出した電圧に比例した第２比例電圧を生成して出力する第２出力電圧検出回路部と、
前記出力電流検出回路部から前記所定の第２制御信号が入力されると、該第２出力電圧検出回路部からの第２比例電圧を出力するスイッチ回路部と、
前記基準電圧と該スイッチ回路部から出力された電圧との電圧比較を行い、該比較結果に応じた前記第１制御信号を生成して出力する電圧比較回路部と、
を備えることを特徴とする電源回路。
前記出力電流検出回路部は、
制御電極に前記第３制御信号が入力され、前記出力電圧制御用トランジスタから出力される電流に比例した電流を出力する第１トランジスタと、
該第１トランジスタから出力された電流値が、電源回路部から出力された電流が所定値ｉ１以下であることを示していると、前記所定の第２制御信号を生成して出力する制御回路部と、
を備え、
前記制御回路部は、前記第１トランジスタから出力された電流値が、電源回路部から出力された電流が所定値ｉ１を超えていることを示している場合、前記第２制御信号を用いて前記スイッチ回路部からの第２比例電圧の出力を停止させると共に第２比例電圧の代わりに前記基準電圧未満の所定の電圧を前記電圧比較回路部に出力することを特徴とする請求項１記載の電源回路。
入力端子に入力された電圧を所定の電圧に変換して出力端子に接続された負荷に出力する電源回路において、
入力された第１制御信号に応じて作動し、前記入力端子に入力された電圧を所定の定電圧に変換して前記出力端子に出力する、ＤＣ−ＤＣコンバータで構成される電源回路部と、
該電源回路部から出力された電流の検出を行い、該検出した電流が所定値ｉ１以下になると所定の第２制御信号を出力する出力電流検出回路部と、
該出力電流検出回路部から前記所定の第２制御信号が出力されると作動し、前記電源回路部から出力された電圧の検出を行い、該検出した電圧が所定値Ｖｔｅｃ１以上になると前記第１制御信号を用いて前記電源回路部の動作を停止させ、該検出した電圧が前記所定値Ｖｔｅｃ１よりも小さい所定値Ｖｔｅｃ２以下になると前記電源回路部を作動させることにより、該電源回路部に対して間欠動作を行わせる出力電圧検出回路部と、
を備え、
前記電源回路部は、
制御電極に入力された第３制御信号に応じてスイッチングし、前記入力端子に入力された電圧の出力制御を行うスイッチングトランジスタと、
該スイッチングトランジスタから出力された電圧を平滑して前記出力端子に出力する平滑回路部と、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記出力端子の電圧を検出し、該検出した電圧に比例した第１比例電圧を生成して出力する第１出力電圧検出回路部と、
前記第１制御信号に応じて作動し、前記第１比例電圧が前記基準電圧になるように前記第３制御信号を用いてスイッチングトランジスタのスイッチング制御を行うスイッチング制御回路部と、
を備えたスイッチングレギュレータで構成され、
前記出力電圧検出回路部は、
前記出力端子の電圧の検出を行い、該検出した電圧に比例した第２比例電圧を生成して出力する第２出力電圧検出回路部と、
前記出力電流検出回路部から前記所定の第２制御信号が入力されると、該第２出力電圧検出回路部からの第２比例電圧を出力するスイッチ回路部と、
前記基準電圧と該スイッチ回路部から出力された電圧との電圧比較を行い、該比較結果に応じた前記第１制御信号を生成して出力する電圧比較回路部と、
を備えることを特徴とする電源回路。
入力端子に入力された電圧を所定の電圧に変換して出力端子に接続された負荷に出力する電源回路において、
入力された第１制御信号に応じて作動し、前記入力端子に入力された電圧を所定の定電圧に変換して前記出力端子に出力する、ＤＣ−ＤＣコンバータで構成される電源回路部と、
該電源回路部から出力された電流の検出を行い、該検出した電流が所定値ｉ１以下になると所定の第２制御信号を出力する出力電流検出回路部と、
該出力電流検出回路部から前記所定の第２制御信号が出力されると作動し、前記電源回路部から出力された電圧の検出を行い、該検出した電圧が所定値Ｖｔｅｃ１以上になると前記第１制御信号を用いて前記電源回路部の動作を停止させ、該検出した電圧が前記所定値Ｖｔｅｃ１よりも小さい所定値Ｖｔｅｃ２以下になると前記電源回路部を作動させることにより、該電源回路部に対して間欠動作を行わせる出力電圧検出回路部と、
を備え、
前記出力電流検出回路部は、検出した電流が所定値ｉ１を超えると前記所定の第２制御信号の出力を停止して前記出力電圧検出回路部の動作を停止させ、前記電源回路部を作動状態にし、
前記電源回路部は、
制御電極に入力された第３制御信号に応じてスイッチングし、前記入力端子に入力された電圧の出力制御を行うスイッチングトランジスタと、
該スイッチングトランジスタから出力された電圧を平滑して前記出力端子に出力する平滑回路部と、
所定の基準電圧を生成して出力する基準電圧発生回路部と、
前記出力端子の電圧を検出し、該検出した電圧に比例した第１比例電圧を生成して出力する第１出力電圧検出回路部と、
前記第１制御信号に応じて作動し、前記第１比例電圧が前記基準電圧になるように前記第３制御信号を用いてスイッチングトランジスタのスイッチング制御を行うスイッチング制御回路部と、
を備えたスイッチングレギュレータで構成され、
前記出力電圧検出回路部は、
前記出力端子の電圧の検出を行い、該検出した電圧に比例した第２比例電圧を生成して出力する第２出力電圧検出回路部と、
前記出力電流検出回路部から前記所定の第２制御信号が入力されると、該第２出力電圧検出回路部からの第２比例電圧を出力するスイッチ回路部と、
前記基準電圧と該スイッチ回路部から出力された電圧との電圧比較を行い、該比較結果に応じた前記第１制御信号を生成して出力する電圧比較回路部と、
を備えることを特徴とする電源回路。
前記出力電流検出回路部は、
前記第３制御信号から、前記電源回路部から出力される電流に比例した電流を生成して出力する比例電流生成回路部と、
該比例電流生成回路部から出力された電流値が、電源回路部から出力された電流が所定値ｉ１以下であることを示していると、前記所定の第２制御信号を生成して出力する制御回路部と、
を備え、
前記制御回路部は、前記比例電流生成回路部から出力された電流値が、電源回路部から出力された電流が所定値ｉ１を超えていることを示している場合、前記第２制御信号を用いて前記スイッチ回路部からの第２比例電圧の出力を停止させると共に第２比例電圧の代わりに前記基準電圧未満の所定の電圧を前記電圧比較回路部に出力することを特徴とする請求項３又は４記載の電源回路。
前記第３制御信号は、ＰＷＭ制御を行うためのパルス信号であり、前記比例電流生成回路部は、該パルス信号のデューティサイクルに比例した電流を生成して出力することを特徴とする請求項５記載の電源回路。
前記第３制御信号は、ＰＦＭ制御を行うためのパルス信号であり、前記比例電流生成回路部は、該パルス信号の周波数に比例した電流を生成して出力することを特徴とする請求項５記載の電源回路。