JP5902421B2 - Ｄｃ／ｄｃコンバータの制御回路及びｄｃ−ｄｃコンバータ - Google Patents

Ｄｃ／ｄｃコンバータの制御回路及びｄｃ−ｄｃコンバータ Download PDF

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Description

本発明は、出力電流の変動を抑圧するようにＤＣ／ＤＣコンバータを制御するＤＣ／ＤＣコンバータの制御回路に関し、さらに、そのような制御回路を備えたＤＣ／ＤＣコンバータに関する。
従来、例えば特許文献１及び２に記載のように、一定の出力電流を発生するように動作するＤＣ／ＤＣコンバータが知られている。
図１３は、第１の従来技術に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。これは、特許文献１に記載のＤＣ／ＤＣコンバータに相当する。図１３のＤＣ／ＤＣコンバータは、トランジスタＴＲ１０１〜ＴＲ１０２、ダイオードＤ１０１〜Ｄ１０４、インダクタＬ１０１、キャパシタＣ１０１〜Ｃ１０２、抵抗Ｒ１０１〜Ｒ１０７、オペアンプＯＰ１０１〜ＯＰ１０２、コンパレータＣＭＰ１０１、発振器ＯＳＣ１０１、基準電圧源Ｅ１０１を備え、入力端子１０１に入力電圧ＶＩＮが印加されたとき、出力端子１０２に出力電圧ＶＯＵＴを発生する。図１３のＤＣ／ＤＣコンバータの出力電流を検出するために抵抗Ｒ１０５が使用され、オペアンプＯＰ１０１は電圧制御用の誤差比較器として使用され、オペアンプＯＰ１０２は電流制御用の誤差比較器として使用される。図１３のＤＣ／ＤＣコンバータは、抵抗Ｒ１０５に流れる電流により抵抗Ｒ１０５にわたって生じる電圧差Ｖｒ１０５を検出し、この電圧差Ｖｒ１０５に基づいて出力端子１０２における出力電流が一定になるように制御する。
図１４は、第２の従来技術に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。これは、特許文献２に記載のＤＣ／ＤＣコンバータに相当する。図１４のＤＣ／ＤＣコンバータは、トランジスタＴＲ１１１〜ＴＲ１１３、ダイオードＤ１１１、ツェナダイオード１１２、インダクタＬ１１１、キャパシタＣ１１１〜Ｃ１１４、抵抗Ｒ１１１〜Ｒ１１７、オペアンプＯＰ１１１〜ＯＰ１１４、インバータＩＮＶ１１１、パルス幅変調器ＰＷＭ１１１とを備える図１４のＤＣ／ＤＣコンバータは、整流サイクル時において、インダクタＬ１１１の両端に電圧差がある期間のみ、オペアンプＯＰ１１１（積分器）によりＶ＋端子電圧を積分することにより電流を検出し、この検出結果の信号に基づいて出力電流が一定になるように制御する。
一般に、ＤＣ／ＤＣコンバータは、そのインダクタを流れるインダクタ電流にリップル成分を含むが、このリップル成分は、インダクタ電流（例えば１００ｍＡ）の１０〜２０％程度であることが好ましい。
しかしながら、図１３のＤＣ／ＤＣコンバータでは、入力電圧ＶＩＮ及び出力電圧ＶＯＵＴの条件に応じてインダクタＬ１０１を流れるインダクタ電流Ｉｌ１０１のリップル成分の大きさが変動するので、その結果、動作周波数によっては、出力電流の所定時間にわたる平均値を一定にできるだけであり、出力電流自体を一定にできない。
また、図１４のＤＣ／ＤＣコンバータでは、積分器を用いて電流を検出しているので、インダクタＬ１１１のインダクタンス及びパルス幅変調器ＰＷＭ１１１のＰＷＭ周波数が異なる場合には積分定数を変更する必要が生じる。図１４のＤＣ／ＤＣコンバータでは、さらに、図１３のＤＣ／ＤＣコンバータと同様に、インダクタＬ１１１を流れるインダクタ電流のリップル成分の大きさが変動するので、出力電流自体を一定にできない可能性がある。
このように、ＤＣ／ＤＣコンバータの出力電流は、インダクタ電流のリップル成分の大きさの変動によって影響を受ける。このため、ＤＣ／ＤＣコンバータにおいて、ＤＣ／ＤＣコンバータの出力電流の変動を抑圧するために、インダクタ電流のリップル成分の大きさを一定にすることが必要とされる。
さらに、ＤＣ／ＤＣコンバータの出力電流は、インダクタ電流のリップル成分の周波数の変動によっても影響を受ける。このため、ＤＣ／ＤＣコンバータにおいて、ＤＣ／ＤＣコンバータの出力電流の変動を抑圧するために、インダクタ電流のリップル成分の周波数を一定にすることが必要とされる。
本発明の目的は、以上の課題を解決し、出力電流の変動を抑圧するようにＤＣ／ＤＣコンバータを制御するＤＣ／ＤＣコンバータの制御回路を提供し、さらに、そのような制御回路を備えたＤＣ／ＤＣコンバータを提供することにある。
本発明の態様に係るＤＣ／ＤＣコンバータの制御回路によれば、
第１及び第２のスイッチング素子、インダクタ及び第１のキャパシタを備えたＤＣ／ＤＣコンバータを制御するＤＣ／ＤＣコンバータの制御回路において、上記第１及び第２のスイッチング素子は入力電圧の電圧源及び接地端子の間に直列接続され、上記インダクタは上記第１及び第２のスイッチング素子の間のノードと上記ＤＣ／ＤＣコンバータの出力端子との間に接続され、上記キャパシタは上記ＤＣ／ＤＣコンバータの出力端子と接地端子との間に接続され、
上記ＤＣ／ＤＣコンバータの制御回路は、
上記ＤＣ／ＤＣコンバータの出力電流を検出し、上記出力電流に基づいて、上記インダクタを流れるインダクタ電流の直流成分を表す第１の帰還電圧を生成する第１の帰還回路と、
上記入力電圧及び上記ＤＣ／ＤＣコンバータの出力電圧に基づいて、上記インダクタを流れるインダクタ電流の交流成分を表す第２の帰還電圧を生成する第２の帰還回路と、
上記第１及び第２の帰還電圧を合成して第３の帰還電圧を生成する合成回路と、
上記ＤＣ／ＤＣコンバータの所望の出力電流に対応する所定の第１の基準電圧を生成する第１の基準電圧生成回路と、
上記第１の基準電圧と上記第３の帰還電圧とを比較して、比較結果を示す比較結果信号を出力する第１のコンパレータと、
上記比較結果信号に基づいて上記第１及び第２のスイッチング素子のオン／オフ時間を調整し、調整結果に応じてハイレベル又はローレベルの制御信号を出力するオン時間調整回路と、
上記制御信号がローレベルであるとき、上記第１のスイッチング素子をオンにし、上記第２のスイッチング素子をオフにし、上記制御信号がハイレベルであるとき、上記第１のスイッチング素子をオフにし、上記第２のスイッチング素子をオンにするドライバ回路とを備え、
上記第２の帰還回路は、上記制御信号に従って動作し、上記制御信号がローレベルであるとき、上記入力電圧と上記出力電圧との差に基づいて上記第２の帰還電圧を生成し、上記制御信号がハイレベルであるとき、上記出力電圧に基づいて上記第２の帰還電圧を生成することを特徴とする。
本発明によれば、インダクタ電流のリップル成分の大きさ又は周波数を一定にするように動作し、これにより、出力電流の変動を抑圧するようにＤＣ／ＤＣコンバータを制御するＤＣ／ＤＣコンバータの制御回路を提供することができる。本発明によれば、さらに、そのような制御回路を備えたＤＣ／ＤＣコンバータを提供することができる。
本発明の第１の実施形態に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。 図１の基準電圧生成回路１１の構成を示すブロック図である。 図１のリップル信号生成回路１５の構成を示すブロック図であり、制御信号ＨＹＳＯがローレベルであるときの動作を示す図である。 図１のリップル信号生成回路１５の構成を示すブロック図であり、制御信号ＨＹＳＯがハイレベルであるときの動作を示す図である。 図１のリップル信号生成回路１５に代わる変形例のリップル信号生成回路１５Ａの構成を示すブロック図であり、制御信号ＨＹＳＯがローレベルであるときの動作を示す図である。 図１のリップル信号生成回路１５に代わる変形例のリップル信号生成回路１５Ａの構成を示すブロック図であり、制御信号ＨＹＳＯがハイレベルであるときの動作を示す図である。 図１のオン時間調整回路１７の構成を示すブロック図である。 図１のＤＣ／ＤＣコンバータにおける各信号の波形を示すタイミングチャートである。 本発明の第１の実施形態の変形例に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。 本発明の第２の実施形態に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。 図１０のオン時間調整回路１７Ａの構成を示すブロック図である。 図１０のＤＣ／ＤＣコンバータにおける各信号の波形を示すタイミングチャートである。 第１の従来技術に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。 第２の従来技術に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。
以下、図面を参照して、本発明の実施形態について説明する。各図面にわたって、同様の構成要素は同じ参照番号で示す。
第１の実施形態．
図１は、本発明の第１の実施形態に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。本実施形態のＤＣ／ＤＣコンバータは、出力電流の変動を抑圧するように、特に、出力端子に接続されたインダクタのインダクタ電流のリップル成分の大きさを一定にするように動作する。
図１において、ＤＣ／ＤＣコンバータは、入力電圧ＶＩＮの電圧源と接地端子との間に直列接続された２つのスイッチング素子Ｍ１，Ｍ２と、スイッチング素子Ｍ１，Ｍ２のオン／オフを制御するコンバータ制御回路１と、スイッチング素子Ｍ１，Ｍ２間のノードＬＸに接続された一端を有するインダクタＬ１（出力インダクタ）と、インダクタＬ１の他端のノードＶＬと接地端子との間に接続されたキャパシタＣ１（出力キャパシタ）と、ノードＶＬとＤＣ／ＤＣコンバータの出力端子２との間に接続された電流検出用の抵抗Ｒ１とを備える。ＤＣ／ＤＣコンバータの出力端子２には、負荷３が接続される。スイッチング素子Ｍ１，Ｍ２のそれぞれは、例えばパワートランジスタであり、スイッチング素子Ｍ１はパワースイッチとして動作し、スイッチング素子Ｍ２は整流用スイッチとして動作する。
コンバータ制御回路１は、基準電圧生成回路１１、コンパレータ１２、ドライバ回路１３、帰還電流生成回路１４、リップル信号生成回路１５、合成回路１６、及びオン時間調整回路１７を備える。帰還電流生成回路１４は、抵抗Ｒ１にわたる電位差を検出し、この電位差に対応する電流を帰還電流として合成回路１６に送る。合成回路１６は、抵抗Ｒ１１と、キャパシタＣ１１，Ｃ１２とを備える。抵抗Ｒ１１及びキャパシタＣ１１は一端で接地され、抵抗Ｒ１１は帰還電流を電圧に変換し、次いで、キャパシタＣ１１はこの電圧から高周波成分を除去して、第１の帰還電圧ＶＦＢ１を生成する。帰還電流生成回路１４、抵抗Ｒ１１及びキャパシタＣ１１は、第１の帰還電圧ＶＦＢ１を生成する帰還回路として協働して動作する。第１の帰還電圧ＶＦＢ１は、インダクタ電流ＩＬの直流成分に相当する。一方、リップル信号生成回路１５には、入力電圧ＶＩＮと、出力端子２における出力電圧ＶＯＵＴと、オン時間調整回路１７から出力される制御信号ＨＹＳＯ（後述）とが入力され、インダクタ電流ＩＬのリップル成分の波形に相似な波形を有する電圧信号（リップル信号）である第２の帰還電圧ＶＦＢ２を生成する。第２の帰還電圧ＶＦＢ２は、インダクタ電流ＩＬの交流成分に相当する。第２の帰還電圧ＶＦＢ２を、合成回路１６のキャパシタＣ１２を介して第１の帰還電圧ＶＦＢ１と合成することで、合成後の第３の帰還電圧ＶＦＢ３が生成され、第３の帰還電圧ＶＦＢ３はコンパレータ１２の非反転入力端子に入力される。コンパレータ１２の反転入力端子には、基準電圧生成回路１１によって生成された基準電圧ＶＲＥＦが入力される。コンパレータ１２は、比較結果、すなわち第３の帰還電圧ＶＦＢ３が基準電圧ＶＲＥＦ以上であるか否かを示す比較結果信号ＣＭＰＯを、オン時間調整回路１７に送る。オン時間調整回路１７には、比較結果信号ＣＭＰＯと、入力電圧ＶＩＮと、出力電圧ＶＯＵＴと、オン時間調整回路１７自体が出力する制御信号ＨＹＳＯとが入力され、スイッチング素子Ｍ１，Ｍ２のオン／オフ時間を調整し、調整結果に応じてハイレベル又はローレベルの制御信号ＨＹＳＯを出力する。制御信号ＨＹＳＯは、コンバータ制御回路１において、コンバータ制御回路１全体の動作を制御するように使用される。制御信号ＨＹＳＯは、前述のようにリップル信号生成回路１５及びオン時間調整回路１７に入力されるとともに、ドライバ回路１３に入力される。ドライバ回路１３は、制御信号ＨＹＳＯに従って、スイッチング素子Ｍ１のオン／オフを制御する第１の駆動信号ＳＥＴ１と、スイッチング素子Ｍ２のオン／オフを制御する第２の駆動信号ＳＥＴ２とを生成する。制御信号ＨＹＳＯがローレベルであるとき、スイッチング素子Ｍ１はオンになり、スイッチング素子Ｍ２はオフになる一方、制御信号ＨＹＳＯがハイレベルであるとき、スイッチング素子Ｍ１はオフになり、スイッチング素子Ｍ２はオンになる。
図２は、図１の基準電圧生成回路１１の構成を示すブロック図である。基準電圧生成回路１１は、電圧制御回路２１及びＤ／Ａコンバータ（ＤＡＣ）２２を備え、電圧制御回路２１は、外部からの設定信号に応じてＤ／Ａコンバータ２２を制御し、Ｄ／Ａコンバータ２２に所定の基準電圧ＶＲＥＦを生成させる。設定信号は、インダクタ電流ＩＬの所望の電流値を示し、基準電圧ＶＲＥＦは、この所望の電流値に対応する電圧として生成される。インダクタ電流ＩＬを増大させるときは、基準電圧ＶＲＥＦを大きくし、インダクタ電流ＩＬを減少させるときは、基準電圧ＶＲＥＦを小さくする。これにより、所望の電流値に応じてインダクタ電流ＩＬを変化させ、従って、所望に応じてＤＣ／ＤＣコンバータの出力電流を変化させることができる。
スイッチング素子Ｍ１がオンになり、スイッチング素子Ｍ２がオフになるとき、インダクタ電流ＩＬは、実質的に、入力電圧ＶＩＮ及び出力電圧ＶＯＵＴの差に基づいて次式に応じて変化する。
［数１］
ｄＩＬ／ｄｔ＝（ＶＩＮ−ＶＯＵＴ）／Ｌ１
一方、スイッチング素子Ｍ１がオフになり、スイッチング素子Ｍ２がオンになるとき、インダクタ電流ＩＬは、実質的に、出力電圧ＶＯＵＴに基づいて次式に応じて変化する。
［数２］
ｄＩＬ／ｄｔ＝（−ＶＯＵＴ）／Ｌ１
従って、インダクタ電流ＩＬのリップル成分は、スイッチング素子Ｍ１，Ｍ２のオン／オフに応じて、数１及び数２で決まる波形を有する。リップル信号生成回路１５は、入力電圧ＶＩＮ及び出力電圧ＶＯＵＴに基づいて、インダクタ電流ＩＬのリップル成分の波形に相似な波形を有する電流を生成し、この電流の波形に相似な波形を有する第２の帰還電圧ＶＦＢ２を生成する。
図３及び図４は、図１のリップル信号生成回路１５の構成を示すブロック図であり、図３は、制御信号ＨＹＳＯがローレベルであるときの動作を示し、図４は、制御信号ＨＹＳＯがハイレベルであるときの動作を示す。リップル信号生成回路１５は、スイッチング素子Ｍ３１，Ｍ３２と、抵抗Ｒ３１，Ｒ３２と、インバータＩＮＶ３１とを備える。スイッチング素子Ｍ３１，Ｍ３２は、入力電圧ＶＩＮの電圧源と接地端子との間に直列接続され、スイッチング素子Ｍ３１，Ｍ３２の間のノードと出力電圧ＶＯＵＴが入力される端子との間には抵抗Ｒ３１，Ｒ３２が直列接続され、抵抗Ｒ３１，Ｒ３２の間のノードＮ３１において第２の帰還電圧ＶＦＢ２が生成される。生成された第２の帰還電圧ＶＦＢ２は合成回路１６に送られる。スイッチング素子Ｍ３１のオン／オフは、制御信号ＨＹＳＯによって制御され、スイッチング素子Ｍ３２のオン／オフは、インバータＩＮＶ３１によって反転された制御信号ＨＹＳＯによって制御される。制御信号ＨＹＳＯがローレベルであるとき（図３）、スイッチング素子Ｍ３１はオンになり、スイッチング素子Ｍ３２はオフになる一方、制御信号ＨＹＳＯがハイレベルであるとき（図４）、スイッチング素子Ｍ３１はオフになり、スイッチング素子Ｍ３２はオンになる。従って、スイッチング素子Ｍ３１はスイッチング素子Ｍ１に連動し、スイッチング素子Ｍ３２はスイッチング素子Ｍ２に連動する。
スイッチング素子Ｍ３１がオンになり、スイッチング素子Ｍ３２がオフになるとき（図３）、リップル信号生成回路１５の内部には、（ＶＩＮ−ＶＯＵＴ）／（Ｒ３１＋Ｒ３２）に比例する電流Ｉ１が流れ、ノードＮ３１において、この電流Ｉ１の大きさに比例する第２の帰還電圧ＶＦＢ２が生成される。スイッチング素子Ｍ３１がオフになり、スイッチング素子Ｍ３２がオンになるとき（図４）、リップル信号生成回路１５の内部には、（−ＶＯＵＴ）／（Ｒ３１＋Ｒ３２）に比例する電流Ｉ２が流れ、ノードＮ３１において、この電流Ｉ２の大きさに比例する第２の帰還電圧ＶＦＢ２が生成される。これにより、リップル信号生成回路１５は、インダクタ電流ＩＬのリップル成分の波形に相似な波形を有する電流を生成し、この電流の波形に相似な波形を有する第２の帰還電圧ＶＦＢ２を生成することができる。
第１の帰還電圧ＶＦＢ１と第２の帰還電圧ＶＦＢ２とが合成された第３の帰還電圧ＶＦＢ３もまた、インダクタ電流ＩＬのリップル成分の波形に相似な波形を有する。第３の帰還電圧ＶＦＢ３の変動量は、制御信号ＨＹＳＯがローレベルであるとき、（ＶＩＮ−ＶＯＵＴ）に比例して増大し、制御信号ＨＹＳＯがハイレベルであるとき、（ＶＯＵＴ）に比例して減少する。
また、キャパシタＣ１１，Ｃ１２の容量は、第２の帰還電圧ＶＦＢ２及び第３の帰還電圧ＶＦＢ３の平均周波数ｆに対して、次式を満たすように選択される。
［数３］
ｆ＝ａ／Ｃ１１＋ｂ／Ｃ１２
ここで、ａ及びｂは、近似的に定数とみなされる所定の係数である。平均周波数ｆが増大するとき、数３を満たすようにキャパシタＣ１１，Ｃ１２の容量を減少させ、平均周波数ｆが減少するとき、数３を満たすようにキャパシタＣ１１，Ｃ１２の容量を増大させる。
図５及び図６は、図１のリップル信号生成回路１５に代わる変形例のリップル信号生成回路１５Ａの構成を示すブロック図であり、図５は、制御信号ＨＹＳＯがローレベルであるときの動作を示し、図６は、制御信号ＨＹＳＯがハイレベルであるときの動作を示す。リップル信号生成回路１５Ａは、図３及び図４のリップル信号生成回路１５の抵抗Ｒ３２に代えて、キャパシタＣ３１を備えている。スイッチング素子Ｍ３１がオンになり、スイッチング素子Ｍ３２がオフになるとき（図５）、リップル信号生成回路１５の内部には、（ＶＩＮ−ＶＯＵＴ）／Ｒ３１に比例する電流Ｉ３が流れ、ノードＮ３１において、この電流Ｉ３の大きさに比例する第２の帰還電圧ＶＦＢ２が生成される。スイッチング素子Ｍ３１がオフになり、スイッチング素子Ｍ３２がオンになるとき（図６）、リップル信号生成回路１５の内部には、（−ＶＯＵＴ）／Ｒ３１に比例する電流Ｉ４が流れ、ノードＮ３１において、この電流Ｉ４の大きさに比例する第２の帰還電圧ＶＦＢ２が生成される。これにより、リップル信号生成回路１５は、インダクタ電流ＩＬのリップル成分の波形に相似な波形を有する電流を生成し、この電流の波形に相似な波形を有する第２の帰還電圧ＶＦＢ２を生成することができる。なお、第２の帰還電圧ＶＦＢ２を第１の帰還電圧ＶＦＢ１と合成するために、キャパシタＣ１２，Ｃ３１の容量は、Ｃ３１≪Ｃ１２の関係を満たす。
図７は、図１のオン時間調整回路１７の構成を示すブロック図である。オン時間調整回路１７は、可変電流源４１，４２と、比較結果信号ＣＭＰＯをその反転信号ＩＮＶＯに変換するインバータＩＮＶ４１と、反転信号ＩＮＶＯに従って（よって比較結果信号ＣＭＰＯに従って）動作するスイッチング素子Ｍ４１と、コンパレータ４３と、コンパレータ４３の非反転入力端子と接地端子との間に接続されたキャパシタＣ４１と、コンパレータ４３の反転入力端子と接地端子との間に接続され、基準電圧ＶＲＥＦＩを生成する基準電圧源とを備える。オン時間調整回路１７には、比較結果信号ＣＭＰＯ、入力電圧ＶＩＮ、出力電圧ＶＯＵＴ、及び制御信号ＨＹＳＯが入力される。
スイッチング素子Ｍ４１は、反転信号ＩＮＶＯがローレベルである時間期間（すなわち第３の帰還電圧ＶＦＢ３が基準電圧ＶＲＥＦ以上である時間期間）にわたって、可変電流源４１をキャパシタＣ４１に接続し、反転信号ＩＮＶＯがハイレベルである時間期間（すなわち第３の帰還電圧ＶＦＢ３が基準電圧ＶＲＥＦ未満である時間期間）にわたって、可変電流源４２をキャパシタＣ４１に接続する。可変電流源４１は、制御信号ＨＹＳＯの立ち下がり時における（ＶＩＮ−ＶＯＵＴ）を取得し、当該立ち下がり時の直後に到来する、反転信号ＩＮＶＯがローレベルである時間期間にわたって、取得された（ＶＩＮ−ＶＯＵＴ）に基づく電流をキャパシタＣ４１に送る。可変電流源４２は、制御信号ＨＹＳＯの立ち上がり時における（ＶＯＵＴ）を取得し、当該立ち上がり時の直後に到来する反転信号ＩＮＶＯがハイレベルである時間期間にわたって、取得された（ＶＯＵＴ）に基づく電流をキャパシタＣ４１に送る。反転信号ＩＮＶＯがローレベルであるとき、可変電流源４１からキャパシタＣ４１に送られる電流は、（ＶＩＮ−ＶＯＵＴ）に比例し、反転信号ＩＮＶＯがハイレベルであるとき、可変電流源４２からキャパシタＣ４１に送られる電流は、（ＶＯＵＴ）に比例する。キャパシタＣ４１に可変電流源４１，４２のいずれが接続されるかに応じて、キャパシタ電圧ＶＭＯＮ（コンパレータ４３の非反転入力端子に接続された側の端子におけるキャパシタＣ４１の電圧）は変動する。すなわち、キャパシタ電圧ＶＭＯＮの変動は、可変電流源４１又は４２から送られる電流Ｉと、キャパシタＣ４１の容量とに依存し、次式で表される。
［数４］
ＶＭＯＮ＝ＶＲＥＦＩ−ΔＶ
［数５］
ΔＶ＝Ｉ／Ｃ４１
［数６］
Ｉ∝（ＶＩＮ−ＶＯＵＴ）
可変電流源４１からキャパシタＣ４１に電流が送られるときは、キャパシタ電圧ＶＭＯＮは（ＶＩＮ−ＶＯＵＴ）に比例し、可変電流源４２からキャパシタＣ４１に電流が送られるとき、キャパシタ電圧ＶＭＯＮは（ＶＯＵＴ）に比例する。
コンパレータ４３は、キャパシタ電圧ＶＭＯＮと基準電圧ＶＲＥＦＩとを比較し、キャパシタ電圧ＶＭＯＮが基準電圧ＶＲＥＦＩを超えたとき、制御信号ＨＹＳＯをローレベルからハイレベルに変化させ、キャパシタ電圧ＶＭＯＮが基準電圧ＶＲＥＦＩ未満になったとき、制御信号ＨＹＳＯをハイレベルからローレベルに変化させる。
基準電圧ＶＲＥＦＩの電圧値は、可変電流源４１，４２の電流値や、キャパシタＣ４１の容量によって決まる。
以下、図８を参照して、図１のＤＣ／ＤＣコンバータの動作について説明する。図８は、図１のＤＣ／ＤＣコンバータにおける各信号の波形を示すタイミングチャートである。反転信号ＩＮＶＯがローレベルであるとき（例えば図８の時間区間ｔ１〜ｔ２）、キャパシタ電圧ＶＭＯＮは増大し、キャパシタ電圧ＶＭＯＮが基準電圧ＶＲＥＦＩを超えると、コンパレータ４３は制御電圧ＨＹＳＯをハイレベルにする。このとき、前述のように、スイッチング素子Ｍ１がオフになり、スイッチング素子Ｍ２がオンになり、これにより、インダクタ電流ＩＬは接地端子からスイッチング素子Ｍ２を介してインダクタＬ１に流れ、時間が経過するにつれてインダクタ電流ＩＬは減少し、第３の帰還電圧ＶＦＢ３も減少する。反転信号ＩＮＶＯがハイレベルであるとき（例えば図８の時間区間ｔ２〜ｔ３）、キャパシタ電圧ＶＭＯＮは減少し、キャパシタ電圧ＶＭＯＮが基準電圧ＶＲＥＦＩ未満になると、コンパレータ４３は制御電圧ＨＹＳＯをローレベルにする。このとき、前述のように、スイッチング素子Ｍ１がオンになり、スイッチング素子Ｍ２がオフになり、これにより、入力電圧ＶＩＮがインダクタＬ１に印加され、時間が経過するにつれてインダクタ電流ＩＬは増大し、第３の帰還電圧ＶＦＢ３も増大する。以後、上記動作を繰り返す。
インダクタ電流ＩＬは、制御信号ＨＹＳＯがローレベルであるとき（ＶＩＮ−ＶＯＵＴ）に応じて変化し（数１）、制御信号ＨＹＳＯがハイレベルであるとき（−ＶＯＵＴ）に応じて変化する（数２）。第３の帰還電圧ＶＦＢ３もまた、制御信号ＨＹＳＯがローレベルであるとき（ＶＩＮ−ＶＯＵＴ）に応じて変化し、制御信号ＨＹＳＯがハイレベルであるとき（−ＶＯＵＴ）に応じて変化する。従って、本実施形態のＤＣ／ＤＣコンバータでは、制御信号ＨＹＳＯがローレベルである時間を（ＶＩＮ−ＶＯＵＴ）に比例するように調整し、制御信号ＨＹＳＯがハイレベルである時間を（ＶＯＵＴ）に比例するように調整している。制御信号ＨＹＳＯがローレベルである時間を（ＶＩＮ−ＶＯＵＴ）に比例させるためには、キャパシタ電圧ＶＭＯＮを（ＶＩＮ−ＶＯＵＴ）に比例させればよく、制御信号ＨＹＳＯがハイレベルである時間を（ＶＯＵＴ）に比例させるためには、キャパシタ電圧ＶＭＯＮを（ＶＯＵＴ）に比例させればよい。可変電流源４１，４２によって生成される電流値は、第３の帰還電圧ＶＦＢ３の勾配を考慮したものである。結果として、制御信号ＨＹＳＯがローレベルである時間及びハイレベルである時間は、第３の帰還電圧ＶＦＢ３の変動幅が電圧幅ＶＨＹＳ内に抑えられることを保証し、従って、インダクタ電流ＩＬのリップル成分の大きさの変動幅も所定範囲内に抑えられる（図８参照）。
このように、本実施形態のＤＣ／ＤＣコンバータは、インダクタ電流ＩＬのリップル成分の大きさを一定にするように動作し、これにより、出力電流の変動を抑圧することができる。従って、本実施形態のＤＣ／ＤＣコンバータは、ＤＣ／ＤＣコンバータの出力電流の負荷特性を良好に維持することができる。
なお、帰還電流生成回路１４によって取得される帰還電流の変動幅は、キャパシタＣ１に起因して、インダクタ電流ＩＬのリップル成分の変動幅よりも小さくなっている。しかしながら、本実施形態のＤＣ／ＤＣコンバータによれば、インダクタ電流ＩＬの直流成分及び直流成分を別個に取得し、直流成分及び交流成分を合成して第３の帰還電圧ＶＦＢ３を生成することにより、元のインダクタ電流ＩＬのリップル成分の変動に正確に追随することができる。
図９は、本発明の第１の実施形態の変形例に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。図９のコンバータ制御回路１Ａは、スイッチング素子Ｍ１がオフであり、スイッチング素子Ｍ２がオンであるとき、出力端子２からインダクタＬ１及びスイッチング素子Ｍ２を介して接地端子に逆流電流が流れる兆候を検出し、この逆流電流が流れることを阻止する。図９のコンバータ制御回路１Ａは、図１のコンバータ制御回路１の構成に加えて、逆流電流を検出するためのコンパレータ５１をさらに備えている。コンパレータ５１の反転入力端子はノードＬＸに接続され、非反転入力端子は接地されている。コンパレータ５１は、スイッチング素子Ｍ２がオンであるとき、ノードＬＸの電位と接地電位とを比較し、逆流電流に起因した電位差が生じているか否かを判断する。逆流電流が流れているとき、コンパレータ５１は逆流電流検出信号ＢＫＯをドライバ回路１３Ａに送る。図９のドライバ回路１３Ａは、図１のドライバ回路１３と同様に動作することに加えて、コンパレータ５１から逆流電流検出信号ＢＫＯを受信したとき、スイッチング素子Ｍ１，Ｍ２の両方をオフにする。コンパレータ５１が逆流電流を検出して、スイッチング素子Ｍ１，Ｍ２の両方がオフになった場合でも、リップル信号生成回路１５はインダクタ電流ＩＬのリップル成分と相似な第２の帰還電圧ＶＦＢ２を生成し続ける。このため、逆流電流が消えたとき、ドライバ回路１３Ａは、すぐに、制御信号ＨＹＳＯに従ってスイッチング素子Ｍ１，Ｍ２のオン／オフの制御を再開することができる。図９のＤＣ／ＤＣコンバータによれば、図１のＤＣ／ＤＣコンバータの効果に加えて、逆流電流の影響を受けることを防ぐことができる。
第２の実施形態．
図１０は、本発明の第２の実施形態に係るＤＣ／ＤＣコンバータの構成を示すブロック図である。本実施形態のＤＣ／ＤＣコンバータは、出力電流の変動を抑圧するように、特に、出力端子に接続されたインダクタのインダクタ電流のリップル成分の周波数を一定にするように動作する。
図１０において、コンバータ制御回路１Ｂは、図１のコンバータ制御回路１のオン時間調整回路１７に代えて、定電流源を内蔵したオン時間調整回路１７Ａを備えている。オン時間調整回路１７Ａは、入力電圧ＶＩＮ、出力電圧ＶＯＵＴ、及び制御信号ＨＹＳＯを参照しない。図１１は、図１０のオン時間調整回路１７Ａの構成を示すブロック図である。オン時間調整回路１７Ａは、定電流源６１と、インバータＩＮＶ４１と、反転信号ＩＮＶＯに従って（よって比較結果信号ＣＭＰＯに従って）動作するスイッチング素子Ｍ６１と、コンパレータ４３と、キャパシタＣ４１と、基準電圧源とを備える。定電流源６１は、キャパシタ４１の接地されていない側の端子に接続される。スイッチング素子Ｍ６１は、キャパシタＣ４１の接地されていない側の端子と、接地端子との間に接続される。スイッチング素子Ｍ６１は、反転信号ＩＮＶＯがローレベルである時間期間（すなわち第３の帰還電圧ＶＦＢ３が基準電圧ＶＲＥＦ以上である時間期間）にわたって切断され、反転信号ＩＮＶＯがハイレベルである時間期間（すなわち第３の帰還電圧ＶＦＢ３が基準電圧ＶＲＥＦ未満である時間期間）にわたって短絡される。従って、キャパシタＣ４１は、反転信号ＩＮＶＯがローレベルである時間期間は充電され、反転信号ＩＮＶＯがハイレベルである時間期間は放電される。
以下、図１２を参照して、図１０のＤＣ／ＤＣコンバータの動作について説明する。図１２は、図１０のＤＣ／ＤＣコンバータにおける各信号の波形を示すタイミングチャートである。キャパシタＣ４１には定電流源６１から一定の電流が供給され、充電及び放電を繰り返すので、キャパシタ電圧は周期的に変化する。反転信号ＩＮＶＯがローレベルであるとき（例えば図８の時間区間ｔ１〜ｔ２）、キャパシタ電圧ＶＭＯＮは増大し、キャパシタ電圧ＶＭＯＮが基準電圧ＶＲＥＦＩを超えると、コンパレータ４３は制御電圧ＨＹＳＯをハイレベルにする。反転信号ＩＮＶＯがハイレベルであるとき（例えば図８の時間区間ｔ２〜ｔ３）、キャパシタ電圧ＶＭＯＮは減少し、キャパシタ電圧ＶＭＯＮが基準電圧ＶＲＥＦＩ未満になると、コンパレータ４３は制御電圧ＨＹＳＯをローレベルにする。以後、上記動作を繰り返す。
キャパシタＣ１１，Ｃ１２の容量は、インダクタ電流ＩＬのリップル成分の周波数をｆとするとき、数３を満たすように選択される。
以上説明したように、本実施形態のＤＣ／ＤＣコンバータは、インダクタ電流ＩＬのリップル成分の周波数を一定にするように動作し、これにより、出力電流の変動を抑圧することができる。
コンバータ制御回路１，１Ａ，１Ｂのそれぞれは、例えば集積回路として構成されてもよい。スイッチング素子Ｍ１，Ｍ２を、このようなコンバータ制御回路１，１Ａ，１Ｂの集積回路の一部にしてもよい。
また、図５〜図６、図９を参照して説明した第１の実施形態の変形例と、第２の実施形態とを組み合わせてもよい。
本発明の各実施形態に係るＤＣ／ＤＣコンバータによれば、リップル信号生成回路１５が制御信号ＨＹＳＯに従って動作し、制御信号ＨＹＳＯがローレベルであるときは（ＶＩＮ−ＶＯＵＴ）に基づいて第２の帰還電圧ＶＲＥＦ２を生成し、制御信号ＨＹＳＯがハイレベルであるときは（−ＶＯＵＴ）に基づいて第２の帰還電圧ＶＲＥＦ２を生成する。従って、ＤＣ／ＤＣコンバータがＤＣＭ（discontinuous conduction mode）及びＣＣＭ（continuous conduction mode）のいずれのモードで動作するときであっても、インダクタ電流ＩＬのリップル成分（ＰＷＭ信号）の波形に相似な波形を有する第２の帰還電圧ＶＦＢ２を確実に生成することができる。インダクタ電流ＩＬの直流成分に相当する第１の帰還信号ＶＦＢ１と、インダクタ電流ＩＬの交流成分に相当する第２の帰還信号ＶＦＢ２とを別個に取得し、これらを合成して第３の帰還電圧ＶＦＢ３を生成することにより、元のインダクタ電流ＩＬのリップル成分の変動に正確に追随することができる。
本発明の各実施形態によれば、リップル信号生成回路１５が、（ＶＩＮ−ＶＯＵＴ）に従って動作するので、入力電圧ＶＩＮ及び出力電圧ＶＯＵＴの両方が変動した場合であっても、インダクタ電流のリップル成分の大きさ（第１の実施形態）又は周波数（第２の実施形態）を一定にするように動作可能である。本発明の各実施形態によれば、異なるインダクタンスのインダクタを用いた場合であっても、安定に動作可能である。
本発明の各実施形態によれば、ピーク電流を補償することができる。
本発明の各実施形態によれば、インダクタ電流のリップル成分の大きさ又は周波数を一定にするように動作し、これにより、出力電流の変動を抑圧するようにＤＣ／ＤＣコンバータを制御するＤＣ／ＤＣコンバータの制御回路を提供することができる。本発明の各実施形態によれば、さらに、そのような制御回路を備えたＤＣ／ＤＣコンバータを提供することができる。
１，１Ａ，１Ｂ…コンバータ制御回路、
２…出力端子、
３…負荷、
１１，ＶＲＥＦＩ…基準電圧生成回路、
１２，４３，５１…コンパレータ、
１３…ドライバ回路、
１４…帰還電流生成回路、
１５，１５Ａ…リップル信号生成回路、
１６…合成回路、
１７，１７Ａ…オン時間調整回路、
２１…電圧制御回路、
２２…Ｄ／Ａコンバータ、
４１，４１…可変電流源、
６１…スイッチング素子、
Ｍ１，Ｍ２，Ｍ３１，Ｍ３２，Ｍ４１，Ｍ６１…スイッチング素子、
Ｌ１…インダクタ、
Ｃ１，Ｃ１１，Ｃ１２，Ｃ３１，Ｃ４１…キャパシタ、
Ｒ１，Ｒ１１，Ｒ３１，Ｒ３２…抵抗、
ＩＮＶ３１，ＩＮＶ４１…インバータ。
特開２００７−００４９９５号公報 特表２００６−５１７３７９号公報

Claims (7)

  1. 第１及び第２のスイッチング素子、インダクタ及び第１のキャパシタを備えたＤＣ／ＤＣコンバータを制御するＤＣ／ＤＣコンバータの制御回路において、上記第１及び第２のスイッチング素子は入力電圧の電圧源及び接地端子の間に直列接続され、上記インダクタは上記第１及び第２のスイッチング素子の間のノードと上記ＤＣ／ＤＣコンバータの出力端子との間に接続され、上記第１のキャパシタは上記ＤＣ／ＤＣコンバータの出力端子と接地端子との間に接続され、
    上記ＤＣ／ＤＣコンバータの制御回路は、
    上記ＤＣ／ＤＣコンバータの出力電流を検出し、上記出力電流に基づいて、上記インダクタを流れるインダクタ電流の直流成分を表す第１の帰還電圧を生成する第１の帰還回路と、
    上記入力電圧及び上記ＤＣ／ＤＣコンバータの出力電圧に基づいて、上記インダクタを流れるインダクタ電流の交流成分を表す第２の帰還電圧を生成する第２の帰還回路と、
    上記第１及び第２の帰還電圧を合成して第３の帰還電圧を生成する合成回路と、
    上記ＤＣ／ＤＣコンバータの所望の出力電流に対応する所定の第１の基準電圧を生成する第１の基準電圧生成回路と、
    上記第１の基準電圧と上記第３の帰還電圧とを比較して、比較結果を示す比較結果信号を出力する第１のコンパレータと、
    上記比較結果信号に基づいて上記第１及び第２のスイッチング素子のオン／オフ時間を調整し、調整結果に応じてハイレベル又はローレベルの制御信号を出力するオン時間調整回路と、
    上記制御信号がローレベルであるとき、上記第１のスイッチング素子をオンにし、上記第２のスイッチング素子をオフにし、上記制御信号がハイレベルであるとき、上記第１のスイッチング素子をオフにし、上記第２のスイッチング素子をオンにするドライバ回路とを備え、
    上記第２の帰還回路は、上記制御信号に従って動作し、上記制御信号がローレベルであるとき、上記入力電圧と上記出力電圧との差に基づいて上記第２の帰還電圧を生成し、上記制御信号がハイレベルであるとき、上記出力電圧に基づいて上記第２の帰還電圧を生成し、
    上記オン時間調整回路は、第１及び第２の可変電流源と、上記比較結果信号に従って動作する第３のスイッチング素子と、第２のコンパレータと、上記第２のコンパレータの非反転入力端子と接地端子との間にそれぞれ接続された第１及び第２の端子を有する第２のキャパシタと、上記第２のコンパレータの反転入力端子と接地端子との間に接続され、第２の基準電圧を生成する第２の基準電圧生成回路とを備え、
    上記オン時間調整回路は、上記入力電圧、上記出力電圧、及び上記制御信号に従って動作し、
    上記第３のスイッチング素子は、上記第３の帰還電圧が上記第１の基準電圧以上である時間期間にわたって、上記第１の可変電流源を上記第２のキャパシタの第１の端子に接続し、上記第３の帰還電圧が上記第１の基準電圧未満である時間期間にわたって、上記第２の可変電流源を上記第２のキャパシタの第１の端子に接続し、
    上記第１の可変電流源は、上記制御信号の立ち下がり時における上記入力電圧と上記出力電圧との差を取得し、当該立ち下がり時の直後に到来する上記第３の帰還電圧が上記第１の基準電圧以上になる時間期間にわたって、上記入力電圧と上記出力電圧との取得された差に基づく電流を上記第２のキャパシタに送り、
    上記第２の可変電流源は、上記制御信号の立ち上がり時における上記出力電圧を取得し、当該立ち上がり時の直後に到来する上記第３の帰還電圧が上記第１の基準電圧未満になる時間期間にわたって、上記取得された出力電圧に基づく電流を上記第２のキャパシタに送り、
    上記第２のコンパレータは、上記第２のキャパシタの電圧と上記第２の基準電圧とを比較し、上記第２のキャパシタの電圧が上記第２の基準電圧を超えたとき、上記制御信号をローレベルからハイレベルに変化させ、上記第２のキャパシタの電圧が上記第２の基準電圧未満になったとき、上記制御信号をハイレベルからローレベルに変化させることを特徴とするＤＣ／ＤＣコンバータの制御回路。
  2. 第１及び第２のスイッチング素子、インダクタ及び第１のキャパシタを備えたＤＣ／ＤＣコンバータを制御するＤＣ／ＤＣコンバータの制御回路において、上記第１及び第２のスイッチング素子は入力電圧の電圧源及び接地端子の間に直列接続され、上記インダクタは上記第１及び第２のスイッチング素子の間のノードと上記ＤＣ／ＤＣコンバータの出力端子との間に接続され、上記第１のキャパシタは上記ＤＣ／ＤＣコンバータの出力端子と接地端子との間に接続され、
    上記ＤＣ／ＤＣコンバータの制御回路は、
    上記ＤＣ／ＤＣコンバータの出力電流を検出し、上記出力電流に基づいて、上記インダクタを流れるインダクタ電流の直流成分を表す第１の帰還電圧を生成する第１の帰還回路と、
    上記入力電圧及び上記ＤＣ／ＤＣコンバータの出力電圧に基づいて、上記インダクタを流れるインダクタ電流の交流成分を表す第２の帰還電圧を生成する第２の帰還回路と、
    上記第１及び第２の帰還電圧を合成して第３の帰還電圧を生成する合成回路と、
    上記ＤＣ／ＤＣコンバータの所望の出力電流に対応する所定の第１の基準電圧を生成する第１の基準電圧生成回路と、
    上記第１の基準電圧と上記第３の帰還電圧とを比較して、比較結果を示す比較結果信号を出力する第１のコンパレータと、
    上記比較結果信号に基づいて上記第１及び第２のスイッチング素子のオン／オフ時間を調整し、調整結果に応じてハイレベル又はローレベルの制御信号を出力するオン時間調整回路と、
    上記制御信号がローレベルであるとき、上記第１のスイッチング素子をオンにし、上記第２のスイッチング素子をオフにし、上記制御信号がハイレベルであるとき、上記第１のスイッチング素子をオフにし、上記第２のスイッチング素子をオンにするドライバ回路とを備え、
    上記第２の帰還回路は、上記制御信号に従って動作し、上記制御信号がローレベルであるとき、上記入力電圧と上記出力電圧との差に基づいて上記第２の帰還電圧を生成し、上記制御信号がハイレベルであるとき、上記出力電圧に基づいて上記第２の帰還電圧を生成し、
    上記オン時間調整回路は、定電流源と、第２のコンパレータと、上記比較結果信号に従って動作する第３のスイッチング素子と、上記第２のコンパレータの非反転入力端子と接地端子との間にそれぞれ接続された第１及び第２の端子を有する第２のキャパシタと、上記第２のコンパレータの反転入力端子と接地端子との間に接続され、第２の基準電圧を生成する第２の基準電圧生成回路とを備え、
    上記定電流源は上記第２のキャパシタの第１の端子に接続され、
    上記第３のスイッチング素子は、上記第２のキャパシタの第１の端子と接地端子との間に接続され、上記第３の帰還電圧が上記第１の基準電圧以上である時間期間にわたって切断され、上記第３の帰還電圧が上記第１の基準電圧未満である時間期間にわたって短絡し、
    上記第２のコンパレータは、上記第２のキャパシタの電圧と上記第２の基準電圧とを比較し、上記第２のキャパシタの電圧が上記第２の基準電圧を超えたとき、上記制御信号をローレベルからハイレベルに変化させ、上記第２のキャパシタの電圧が上記第２の基準電圧未満になったとき、上記制御信号をハイレベルからローレベルに変化させることを特徴とするＤＣ／ＤＣコンバータの制御回路。
  3. 上記第２の帰還回路は、
    直列接続された第１及び第２の抵抗を含み、
    上記制御信号がローレベルであるとき、上記直列接続された第１及び第２の抵抗の両端に上記入力電圧及び上記出力電圧がそれぞれ印加される一方、上記制御信号がハイレベルであるとき、上記直列接続された第１及び第２の抵抗の一端に上記出力電圧が印加され、上記直列接続された第１及び第２の抵抗の他端は接地され、
    上記第１及び第２の抵抗の間のノードにおいて上記第２の帰還電圧を生成することを特徴とする請求項１又は２記載のＤＣ／ＤＣコンバータの制御回路。
  4. 上記第２の帰還回路は、
    直列接続された抵抗及び第２のキャパシタを含み、
    上記制御信号がローレベルであるとき、上記直列接続された抵抗及び第２のキャパシタの両端のうちの上記抵抗の側の端部に上記入力電圧が印加され、上記直列接続された抵抗及び第２のキャパシタの両端のうちの上記第２のキャパシタの側の端部に上記出力電圧が印加される一方、上記制御信号がハイレベルであるとき、上記直列接続された抵抗及び第２のキャパシタの両端のうちの上記抵抗の側の端部が接地され、上記直列接続された抵抗及び第２のキャパシタの両端のうちの上記第２のキャパシタの側の端部に上記出力電圧が印加され、
    上記抵抗及び第２のキャパシタの間のノードにおいて上記第２の帰還電圧を生成することを特徴とする請求項１又は２記載のＤＣ／ＤＣコンバータの制御回路。
  5. 第１及び第２のスイッチング素子、インダクタ及び第１のキャパシタを備えたＤＣ／ＤＣコンバータを制御するＤＣ／ＤＣコンバータの制御回路において、上記第１及び第２のスイッチング素子は入力電圧の電圧源及び接地端子の間に直列接続され、上記インダクタは上記第１及び第２のスイッチング素子の間のノードと上記ＤＣ／ＤＣコンバータの出力端子との間に接続され、上記第１のキャパシタは上記ＤＣ／ＤＣコンバータの出力端子と接地端子との間に接続され、
    上記ＤＣ／ＤＣコンバータの制御回路は、
    上記ＤＣ／ＤＣコンバータの出力電流を検出し、上記出力電流に基づいて、上記インダクタを流れるインダクタ電流の直流成分を表す第１の帰還電圧を生成する第１の帰還回路と、
    上記入力電圧及び上記ＤＣ／ＤＣコンバータの出力電圧に基づいて、上記インダクタを流れるインダクタ電流の交流成分を表す第２の帰還電圧を生成する第２の帰還回路と、
    上記第１及び第２の帰還電圧を合成して第３の帰還電圧を生成する合成回路と、
    上記ＤＣ／ＤＣコンバータの所望の出力電流に対応する所定の第１の基準電圧を生成する第１の基準電圧生成回路と、
    上記第１の基準電圧と上記第３の帰還電圧とを比較して、比較結果を示す比較結果信号を出力する第１のコンパレータと、
    上記比較結果信号に基づいて上記第１及び第２のスイッチング素子のオン／オフ時間を調整し、調整結果に応じてハイレベル又はローレベルの制御信号を出力するオン時間調整回路と、
    上記制御信号がローレベルであるとき、上記第１のスイッチング素子をオンにし、上記第２のスイッチング素子をオフにし、上記制御信号がハイレベルであるとき、上記第１のスイッチング素子をオフにし、上記第２のスイッチング素子をオンにするドライバ回路とを備え、
    上記第２の帰還回路は、上記制御信号に従って動作し、上記制御信号がローレベルであるとき、上記入力電圧と上記出力電圧との差に基づいて上記第２の帰還電圧を生成し、上記制御信号がハイレベルであるとき、上記出力電圧に基づいて上記第２の帰還電圧を生成し、
    上記第２の帰還回路は、
    直列接続された第１及び第２の抵抗を含み、
    上記制御信号がローレベルであるとき、上記直列接続された第１及び第２の抵抗の両端に上記入力電圧及び上記出力電圧がそれぞれ印加される一方、上記制御信号がハイレベルであるとき、上記直列接続された第１及び第２の抵抗の一端に上記出力電圧が印加され、上記直列接続された第１及び第２の抵抗の他端は接地され、
    上記第１及び第２の抵抗の間のノードにおいて上記第２の帰還電圧を生成することを特徴とするＤＣ／ＤＣコンバータの制御回路。
  6. 上記ＤＣ／ＤＣコンバータの制御回路は、上記第２のスイッチング素子がオンであるとき、上記ＤＣ／ＤＣコンバータの出力端子から上記インダクタ及び上記第２のスイッチング素子を介して上記接地端子に流れる逆流電流の有無を検出する第３のコンパレータをさらに備え、
    上記ドライバ回路は、上記逆流電流が存在するとき、上記第１及び第２のスイッチング素子の両方をオフにすることを特徴とする請求項１〜５のいずれか１つに記載のＤＣ／ＤＣコンバータの制御回路。
  7. 請求項１〜６のいずれか１つに記載のＤＣ／ＤＣコンバータの制御回路と、上記第１及び第２のスイッチング素子と、上記インダクタと、上記第１のキャパシタとを備えたことを特徴とするＤＣ／ＤＣコンバータ。
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