JP2007202273A

JP2007202273A - スイッチングレギュレータ

Info

Publication number: JP2007202273A
Application number: JP2006016680A
Authority: JP
Inventors: Junji Nishida; 淳二西田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2006-01-25
Filing date: 2006-01-25
Publication date: 2007-08-09
Also published as: US20070176588A1; US7843186B2

Abstract

【課題】コストを増大させることのない簡単な回路で、出力電圧に発生する電圧ノイズを低減させることができると共に、出力電圧変動に対して高速に応答することができるスイッチングレギュレータを得る。
【解決手段】出力電圧Ｖｏｕｔが大きく変動した場合は、該変動をノイズ検出回路６におけるコンパレータＣＭＰ１及びＣＭＰ２で検出し、ＰＦＭ制御回路３及びＰＷＭ制御回路４を介在することなく、ドライバ回路５に対して信号Ｐｏ及びＮｏを直接出力して、スイッチング素子Ｍ１又は同期整流用スイッチング素子Ｍ２を制御するようにした。
【選択図】図１

Description

本発明は、降圧型及び昇圧型の各スイッチングレギュレータに関し、特に、負荷電流の急変があるものや、ＰＷＭ制御とＰＦＭ制御を備えたものにおいて、制御方式の切り換え時に出力電圧に重畳する過大な電圧ノイズを軽減することができる降圧型及び昇圧型の各スイッチングレギュレータに関する。

近年、環境対策上からも省エネルギー化を図ることが求められている。携帯電話やデジタルカメラ等のような電池を使用する電子機器においては、電池寿命を伸ばすという観点からも、電子機器内で消費する電力削減の重要度は増している。この結果、電源回路としては、高効率でしかも小型化が可能な、インダクタを用いた非絶縁型をなす降圧型のスイッチングレギュレータが広く使用されている。しかし、スイッチングレギュレータは、定格負荷においては高効率であるが、スイッチングレギュレータ自体の消費電流が比較的大きいため、電子機器がスタンバイ状態、又はスリープモード等の軽負荷状態のときは著しく効率を低下させるという問題があった。

そこで、軽負荷状態時にも効率を向上させるために、従来は、軽負荷状態においてはＰＷＭ制御からＰＦＭ制御に切り換えて、スイッチング周波数を低下させ、スイッチングレギュレータで消費する電力を削減する方法が行われていた（例えば、特許文献１及び２参照。）。
特許第３５１１１９５号公報特開２００２−３００７７４号公報

しかし、従来のスイッチングレギュレータには出力電圧変動に対して応答速度が遅いという問題があった。更に、負荷電流の急激な増減や、前記したようなＰＷＭ制御とＰＦＭ制御を切り換えるタイプのスイッチングレギュレータでは制御の切り換え時に、出力電圧に図９に示すような大きな電圧ノイズが発生するという問題があった。
出力電圧変動に対する応答速度を早くするには、スイッチング動作を行っているクロックの周波数を高くすればよいが、スイッチング素子に高速のものが要求されコストが増大するという問題があり、更に、クロックの高速化にも限度があった。出力電圧変動を小さくするために、スイッチングレギュレータの後段にシリーズレギュレータを備えたものもあるが、回路スペースが大きくなり、やはりコストアップになるという問題があった。

本発明は、上記のような問題を解決するためになされたものであり、コストを増大させることのない簡単な回路で、出力電圧に発生する電圧ノイズを低減させることができると共に、出力電圧変動に対して高速に応答することができるスイッチングレギュレータを得ることを目的とする。

この発明に係るスイッチングレギュレータは、入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する降圧型のスイッチングレギュレータにおいて、
入力された第１制御信号に応じてスイッチングを行う第１スイッチング素子と、
該第１スイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された第２制御信号に応じてスイッチングを行い該インダクタの放電を行う同期整流用の第２スイッチング素子と、
前記出力端子から出力される出力電圧に比例した電圧を生成し、該比例電圧が所定の基準電圧になるように、前記第１スイッチング素子及び第２スイッチング素子に対して相反するスイッチング動作を行わせるスイッチング制御回路部と、
前記比例電圧が所定の第１電圧を超えたか否かの検出を行い該検出結果を前記スイッチング制御回路部に出力すると共に、前記比例電圧が前記第１電圧よりも小さい所定の第２電圧未満になったか否かの検出を行い該検出結果を前記スイッチング制御回路部に出力する検出回路部と、
を備え、
前記スイッチング制御回路部は、前記検出回路部からの検出結果から、前記比例電圧が前記第１電圧を超えた場合、前記第１スイッチング素子をオフさせて遮断状態にし、前記比例電圧が前記第２電圧未満になった場合、前記第２スイッチング素子をオフさせて遮断状態にするものである。

具体的には、前記検出回路部は、
前記比例電圧が前記第１電圧を超えると所定の第１信号を前記スイッチング制御回路部に出力する第１コンパレータと、
前記比例電圧が前記第２電圧未満になると所定の第２信号を前記スイッチング制御回路部に出力する第２コンパレータと、
を備えるようにした。

また、前記第１コンパレータ及び第２コンパレータは、ウインドコンパレータを形成するようにした。

前記第１コンパレータは、一方の入力端に、所定の第１オフセット電圧が設けられると共に所定の電圧が入力されて前記第１電圧を生成し、他方の入力端に前記比例電圧が入力され、前記第２コンパレータは、一方の入力端に、所定の第２オフセット電圧が設けられると共に前記所定の電圧が入力されて前記第２電圧を生成し、他方の入力端に前記比例電圧が入力されるようにしてもよい。

この場合、前記所定の電圧は、前記基準電圧である。

また、前記第１コンパレータは、一方の入力端に、所定の第１オフセット電圧が設けられると共にローパスフィルタを介して前記比例電圧が入力されて前記第１電圧を生成し、他方の入力端に前記比例電圧が入力され、前記第２コンパレータは、一方の入力端に、所定の第２オフセット電圧が設けられると共に前記ローパスフィルタを介して前記比例電圧が入力されて前記第２電圧を生成し、他方の入力端に前記比例電圧が入力されるようにしてもよい。

また、前記第１コンパレータは、一方の入力端に前記第１電圧をなす所定の第１定電圧が入力され、前記第２コンパレータは、一方の入力端に前記第２電圧をなす該第１定電圧よりも小さい所定の第２定電圧が入力され、前記第１コンパレータ及び第２コンパレータは、各他方の入力端に前記第１定電圧と第２定電圧の中間の電圧がそれぞれ入力されると共にハイパスフィルタを介して前記比例電圧がそれぞれ入力されるようにしてもよい。

また、前記第１コンパレータは、一方の入力端に、所定の第１オフセット電圧が設けられると共に所定の第３定電圧が入力されて前記第１電圧を生成し、前記第２コンパレータは、一方の入力端に、所定の第２オフセット電圧が設けられると共に前記第３定電圧が入力されて前記第２電圧を生成し、前記第１コンパレータ及び第２コンパレータは、各他方の入力端に前記第３定電圧が抵抗を介してそれぞれ入力されると共にハイパスフィルタを介して前記比例電圧がそれぞれ入力されるようにしてもよい。

また、この発明に係るスイッチングレギュレータは、入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する昇圧型のスイッチングレギュレータにおいて、
入力された第１制御信号に応じてスイッチングを行う第１スイッチング素子と、
該第１スイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された第２制御信号に応じてスイッチングを行い該インダクタの放電を行う同期整流用の第２スイッチング素子と、
前記出力端子から出力される出力電圧に比例した電圧を生成し、該比例電圧が所定の基準電圧になるように、前記第１スイッチング素子及び第２スイッチング素子に対して相反するスイッチング動作を行わせるスイッチング制御回路部と、
前記比例電圧が所定の第１電圧を超えたか否かの検出を行い該検出結果を前記スイッチング制御回路部に出力する検出回路部と、
を備え、
前記スイッチング制御回路部は、前記検出回路部からの検出結果に応じて、前記第１スイッチング素子をオフさせて遮断状態にするものである。

具体的には、前記スイッチング制御回路部は、前記比例電圧が前記第１電圧を超えると、前記第１スイッチング素子をオフさせて遮断状態にするようにした。

また、前記検出回路部は、前記比例電圧が前記第１電圧を超えると所定の信号を前記スイッチング制御回路部に出力するコンパレータを備えるようにした。

また、前記コンパレータは、一方の入力端に、所定の第１オフセット電圧が設けられると共に所定の電圧が入力されて前記第１電圧を生成し、他方の入力端に前記比例電圧が入力されるようにしてもよい。

この場合、前記所定の電圧は、前記基準電圧である。

また、前記コンパレータは、一方の入力端に、所定の第１オフセット電圧が設けられると共にローパスフィルタを介して前記比例電圧が入力されて前記第１電圧を生成し、他方の入力端に前記比例電圧が入力されるようにしてもよい。

また、前記コンパレータは、一方の入力端に前記第１電圧をなす所定の第１定電圧が入力され、他方の入力端に抵抗を介して前記第１定電圧が入力されると共にハイパスフィルタを介して前記比例電圧が入力されるようにしてもよい。

また、前記コンパレータは、一方の入力端に、所定の第１オフセット電圧が設けられると共に所定の第３定電圧が入力されて前記第１電圧を生成し、他方の入力端に前記第３定電圧が抵抗を介して入力されると共にハイパスフィルタを介して前記比例電圧が入力されるようにしてもよい。

また、前記スイッチング制御回路部は、動作モードに応じて、前記第１スイッチング素子及び第２スイッチング素子に対してそれぞれＰＷＭ制御を行うか、又はＰＦＭ制御を行うようにした。

本発明のスイッチングレギュレータによれば、降圧型のスイッチングレギュレータにおいて、前記比例電圧が前記第１電圧を超えた場合、前記第１スイッチング素子をオフさせて遮断状態にし、前記比例電圧が前記第２電圧未満になった場合、前記第２スイッチング素子をオフさせて遮断状態にするようにしたことから、簡単な回路を追加することにより、スイッチング制御回路部を介在することなく、直接第１スイッチング素子及び第２スイッチング素子を制御することができるため高速応答が可能となり、出力電圧の過大な電圧ノイズをクランプして小さく抑えることができる。

また、本発明のスイッチングレギュレータによれば、昇圧型のスイッチングレギュレータにおいて、前記検出回路部からの検出結果に応じて、前記第１スイッチング素子をオフさせて遮断状態にするようにしたことから、簡単な回路を追加することにより、スイッチング制御回路部を介在することなく、直接第１スイッチング素子を制御することができるため高速応答が可能となり、出力電圧の過大な電圧ノイズをクランプして小さく抑えることができる。

また、検出回路部のコンパレータの入力にオフセット電圧を設けることによって、参照用の電圧を少なくすることができる。
更に、ローパスフィルタ、又はハイパスフィルタを用いることで、参照用の電圧を更に少なくすることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるスイッチングレギュレータの構成例を示した図である。
図１において、スイッチングレギュレータ１は、入力電圧として入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する降圧型のスイッチングレギュレータである。
スイッチングレギュレータ１は、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＰＭＯＳトランジスタからなるスイッチング素子Ｍ１と、ＮＭＯＳトランジスタからなる同期整流用スイッチング素子Ｍ２とを備えている。更に、スイッチングレギュレータ１は、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、平滑用のコンデンサＣ１と、ＰＦＭ制御回路３と、ＰＷＭ制御回路４と、ドライバ回路５と、ノイズ検出回路６とを備えている。なお、スイッチング素子Ｍ１は第１スイッチング素子を、同期整流用スイッチング素子Ｍ２は第２スイッチング素子を、基準電圧発生回路２、抵抗Ｒ１，Ｒ２、ＰＦＭ制御回路３、ＰＷＭ制御回路４及びドライバ回路５はスイッチング制御回路部を、ノイズ検出回路６は検出回路部をそれぞれなす。

基準電圧発生回路２は、所定の基準電圧Ｖｒｅｆを生成して出力し、出力電圧検出用の抵抗Ｒ１，Ｒ２は、出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖｆｂを生成し出力する。ＰＦＭ制御回路３は、基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂとの電圧差に応じて、スイッチング素子Ｍ１及び同期整流用スイッチング素子Ｍ２を駆動するクロック信号の周波数を制御してドライバ回路５に出力する。ＰＷＭ制御回路４は、基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂの電圧差に応じて、スイッチング素子Ｍ１及び同期整流用スイッチング素子Ｍ２を駆動するクロック信号のパルス幅を制御してドライバ回路５に出力する。なお、ＰＦＭ制御回路３とＰＷＭ制御回路４は、同時に作動することはなく、出力端子ＯＵＴから出力される出力電流等の条件に応じてどちらか一方が排他的に作動する。

ドライバ回路５は、ＰＦＭ制御回路３又はＰＷＭ制御回路４から出力されたクロック信号に基づいて、スイッチング素子Ｍ１と同期整流用スイッチング素子Ｍ２のオン／オフ制御を行う。また、ドライバ回路５において、入力端Ｐｉ及びＮｉには、ノイズ検出回路６の出力信号Ｐｏ及びＮｏが対応して入力され、出力信号Ｐｏによってスイッチング素子Ｍ１が、出力信号Ｎｏによって同期整流用スイッチング素子Ｍ２がそれぞれスイッチング制御される。ノイズ検出回路６は、２つのコンパレータＣＭＰ１，ＣＭＰ２、出力電圧Ｖｏが定格電圧時の分圧電圧Ｖｆｂの電圧値Ｖｓよりも大きい所定の参照電圧Ｖ１を生成して出力する参照電圧発生回路１１、及び該電圧値Ｖｓよりも小さい所定の参照電圧Ｖ２を生成して出力する参照電圧発生回路１２で構成されている。なお、コンパレータＣＭＰ１は第１コンパレータを、コンパレータＣＭＰ２は第２コンパレータをそれぞれなす。また、分圧電圧Ｖｆｂは比例電圧を、参照電圧Ｖ１は第１電圧を、参照電圧Ｖ２は第２電圧を、出力信号Ｐｏは第１信号を、出力信号Ｎｏは第２信号をそれぞれなす。

コンパレータＣＭＰ１において、反転入力端には参照電圧Ｖ１が、非反転入力端には分圧電圧Ｖｆｂがそれぞれ入力され、出力端はドライバ回路５の入力端Ｐｉに接続されている。また、コンパレータＣＭＰ２において、非反転入力端には参照電圧Ｖ２が、反転入力端には分圧電圧Ｖｆｂがそれぞれ入力され、出力端はドライバ回路５の入力端Ｎｉに接続されている。
このような構成において、図２は、図１のスイッチングレギュレータ１の出力電圧Ｖｏｕｔにノイズが重畳した状態の分圧電圧Ｖｆｂを示している。図２を参照しながら図１のスイッチングレギュレータ１の動作について説明する。
出力端子ＯＵＴに接続された負荷（図示せず）の急激な変化による負荷電流の増減、又はＰＦＭ制御とＰＷＭ制御の切り換え時に、図９で示したように出力電圧Ｖｏｕｔに大きな電圧ノイズが発生する。

出力電圧Ｖｏｕｔは抵抗Ｒ１とＲ２で分圧され、出力電圧Ｖｏｕｔに比例した分圧電圧Ｖｆｂとして出力される。分圧電圧Ｖｆｂは、コンパレータＣＭＰ１で参照電圧Ｖ１と比較され、コンパレータＣＭＰ２で参照電圧Ｖ２と比較される。分圧電圧Ｖｆｂが参照電圧Ｖ１を超えると、コンパレータＣＭＰ１の出力端からハイレベルの信号をドライバ回路５の入力端Ｐｉに出力する。ドライバ回路５は、入力端Ｐｉがハイレベルになると、スイッチング素子Ｍ１のゲート電圧をハイレベルにして、スイッチング素子Ｍ１をオフさせる。この結果、出力電圧Ｖｏｕｔの上昇が抑えられ、図２で示すように電圧ノイズは参照電圧Ｖ１でクランプされる。

同様に、分圧電圧Ｖｆｂが参照電圧Ｖ２を下回った場合は、コンパレータＣＭＰ２の出力端からハイレベルの信号をドライバ回路５の入力端Ｎｉに出力する。ドライバ回路５は、入力端Ｎｉがハイレベルになると、同期整流用スイッチング素子Ｍ２のゲート電圧をローレベルにして、同期整流用スイッチング素子Ｍ２をオフさせる。この結果、出力電圧Ｖｏｕｔの低下が抑えられ、図２で示すように電圧ノイズは参照電圧Ｖ２でクランプされる。
このように、出力電圧Ｖｏｕｔが大きく変動した場合は、該変動をコンパレータＣＭＰ１及びＣＭＰ２で検出し、ＰＦＭ制御回路３及びＰＷＭ制御回路４を介在することなく、直接ドライバ回路５に信号を出力してスイッチング素子Ｍ１及び同期整流用スイッチング素子Ｍ２を制御するようにした。このことから、出力電圧Ｖｏｕｔの大きな変動に対して高速に応答することができる。

なお、図１では、コンパレータＣＭＰ１の非反転入力端とコンパレータＣＭＰ２の反転入力端に分圧電圧Ｖｆｂを入力するようにしたが、分圧電圧Ｖｆｂの代わりに出力電圧Ｖｏｕｔに比例した他の電圧ＶｐをコンパレータＣＭＰ１の非反転入力端とコンパレータＣＭＰ２の反転入力端にそれぞれ入力するようにしてもよい。ただし、この場合は、参照電圧Ｖ１及びＶ２を、分圧電圧Ｖｆｂと電圧Ｖｐとの比率と同様の比率で変更する必要があることは言うまでもない。

次に、図１のノイズ検出回路６では、参照電圧Ｖ１及びＶ２の電圧が異なるようにして、コンパレータＣＭＰ１及びＣＭＰ２でウインドコンパレータを形成していたが、参照電圧を基準電圧Ｖｒｅｆで１つにしコンパレータＣＭＰ１及びＣＭＰ２にそれぞれオフセット電圧を設けることによってウインドコンパレータを形成するようにしてもよく、このようにした場合、図１のノイズ検出回路６は図３のようになる。なお、図３では、図１と同じもの又は同様のものは図１と同じ符号で示している。
図３において、ノイズ検出回路６は、それぞれ入力端にオフセット電圧が設けられたコンパレータＣＭＰ１ａ，ＣＭＰ２ａで構成されている。コンパレータＣＭＰ１ａの非反転入力端とコンパレータＣＭＰ２ａの反転入力端には分圧電圧Ｖｆｂがそれぞれ入力され、コンパレータＣＭＰ１ａの反転入力端とコンパレータＣＭＰ２ａの非反転入力端にはそれぞれ基準電圧Ｖｒｅｆが入力されている。

更に、コンパレータＣＭＰ１ａの反転入力端とコンパレータＣＭＰ２ａの非反転入力端には、それぞれオフセット電圧Ｖｏｆｆが設けられており、図３では、非反転入力端に対し反転入力端の電圧が数十ｍＶ大きくなるようにオフセット電圧Ｖｏｆｆが設けられている。このため、コンパレータＣＭＰ１ａは、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりもオフセット電圧Ｖｏｆｆ以上大きくならないとハイレベルにならない。また、コンパレータＣＭＰ２ａは、電圧Ｖｆｂが基準電圧Ｖｒｅｆよりもオフセット電圧Ｖｏｆｆ以上小さくならないとハイレベルにならない。このように、コンパレータＣＭＰ１ａ及びＣＭＰ２ａの入力端にオフセット電圧Ｖｏｆｆをそれぞれ設定することにより、参照電圧発生回路１１及び１２を省略することができる。

図４は、ノイズ検出回路６の他の回路例を示した図であり、図４では、図３と同じもの又は同様のものは同じ符号で示している。
図４において、ノイズ検出回路６は、コンパレータＣＭＰ１ａ，ＣＭＰ２ａ、抵抗Ｒ３及びコンデンサＣ２で構成されている。コンパレータＣＭＰ１ａの非反転入力端とコンパレータＣＭＰ２ａの反転入力端には分圧電圧Ｖｆｂがそれぞれ入力されている。また、コンパレータＣＭＰ１ａの反転入力端とコンパレータＣＭＰ２ａの非反転入力端は、抵抗Ｒ３を介して分圧電圧Ｖｆｂが入力されると共に、コンデンサＣ２で接地されている。また、コンパレータＣＭＰ１ａとＣＭＰ２ａの入力端には、図３と同様、オフセット電圧Ｖｏｆｆがそれぞれ設けられている。

抵抗Ｒ３とコンデンサＣ２はローパスフィルタを構成していることから、コンパレータＣＭＰ１ａの反転入力端とコンパレータＣＭＰ２ａの非反転入力端には、通常は分圧電圧Ｖｆｂと同電圧である。しかし、出力電圧Ｖｏｕｔが急激に変化した場合は、分圧電圧Ｖｆｂは出力電圧Ｖｏｕｔの変化に追従するが、コンパレータＣＭＰ１ａの反転入力端とコンパレータＣＭＰ２ａの非反転入力端の電圧は直ぐには追従しないため、コンパレータＣＭＰ１ａ及びＣＭＰ２ａにおいて、反転入力端と非反転入力端との間に電圧差が生じる。該電圧差がオフセット電圧Ｖｏｆｆを超えるとコンパレータＣＭＰ１ａ又はＣＭＰ２ａはハイレベルを出力し、スイッチング素子Ｍ１又は同期整流用スイッチング素子Ｍ２をオフさせて、出力電圧Ｖｏｕｔのノイズを抑えることができる。図４の場合は、コンパレータＣＭＰ１ａ及びＣＭＰ２ａに入力する電圧は、分圧電圧Ｖｆｂに限らず、出力電圧Ｖｏｕｔに比例した電圧でもよいことから、より回路設計の自由度を増加させることができる。

図５は、ノイズ検出回路６の他の回路例を示した図である。なお、図５では図１と同じもの又は同様のものは同じ符号で示している。
図５において、ノイズ検出回路６は、コンパレータＣＭＰ１，ＣＭＰ２、抵抗Ｒ４，Ｒ５及び参照電圧発生回路１１ａ及び１２ａで構成されている。コンパレータＣＭＰ１の非反転入力端とコンパレータＣＭＰ２の反転入力端にはコンデンサＣ３を介して分圧電圧Ｖｆｂがそれぞれ入力されている。また、コンパレータＣＭＰ１の反転入力端は、参照電圧発生回路１１ａから所定の参照電圧Ｖｓ１が入力されると共に、抵抗Ｒ４を介して非反転入力端に接続されている。コンパレータＣＭＰ２の非反転入力端は、参照電圧発生回路１２ａから所定の参照電圧Ｖｓ２が入力されると共に、抵抗Ｒ５を介して反転入力端に接続されている。なお、参照電圧Ｖｓ１は参照電圧Ｖｓ２よりも大きくなるように設定されていることから、コンパレータＣＭＰ１の非反転入力端とコンパレータＣＭＰ２の反転入力端の電圧は参照電圧Ｖｓ１とＶｓ２との間の電圧Ｖｓになる。

コンデンサＣ３と抵抗Ｒ４、コンデンサＣ３と抵抗Ｒ５はそれぞれハイパスフィルタを構成している。このため、出力電圧Ｖｏｕｔの電圧変化、すなわち分圧電圧Ｖｆｂの電圧変化の急峻な部分だけが、コンパレータＣＭＰ１の非反転入力端とコンパレータＣＭＰ２の反転入力端にそれぞれ入力されることになる。分圧電圧Ｖｆｂの上昇部分の電圧変化が、電圧（Ｖｓ１−Ｖｓ）以上であれば、コンパレータＣＭＰ１からハイレベルの信号が出力され、分圧電圧Ｖｆｂの下降部分の電圧変化が、電圧（Ｖｓ−Ｖｓ２）以上であれば、コンパレータＣＭＰ２からハイレベルが出力される。このようにして、スイッチング素子Ｍ１又は同期整流用スイッチング素子Ｍ２をオフさせて遮断状態にし、出力電圧Ｖｏｕｔのノイズを低減させることができる。このように、ハイパスフィルタを利用するようにしたことから、コンデンサＣ３に容量の小さいものを使用することができ、集積回路に応用する場合にはローパスフィルタを用いるよりも有利である。更に、参照電圧Ｖｓ１とＶｓ２との電圧差の精度がよければ、参照電圧Ｖｓ１及びＶｓ２自体はあまり精度がよくなくてもよいため、製造が容易になった。

次に、図６は、ノイズ検出回路６の他の回路例を示した図であり、図６では、図３又は図５と同じもの又は同様のものは同じ符号で示している。
図６において、ノイズ検出回路６は、コンパレータＣＭＰ１ａ，ＣＭＰ２ａ、コンデンサＣ３、抵抗Ｒ６及び所定の参照電圧Ｖｓ３を生成して出力する参照電圧発生回路１３で構成されている。コンパレータＣＭＰ１ａの非反転入力端とコンパレータＣＭＰ２ａの反転入力端にはコンデンサＣ３を介して分圧電圧Ｖｆｂが入力されている。また、コンパレータＣＭＰ１ａの反転入力端とコンパレータＣＭＰ２ａの非反転入力端には参照電圧Ｖｓ３がそれぞれ入力され、コンパレータＣＭＰ１ａの非反転入力端と、コンパレータＣＭＰ２ａの非反転入力端との間には、抵抗Ｒ６が接続されている。また、コンパレータＣＭＰ１ａとＣＭＰ２ａの各入力端には、図３及び図４の場合と同様にそれぞれオフセット電圧Ｖｏｆｆが設けられている。

また、コンデンサＣ３と抵抗Ｒ６はハイパスフィルタを構成しているため、出力電圧Ｖｏｕｔの電圧変化の急峻な部分だけを、コンパレータＣＭＰ１ａの非反転入力端とコンパレータＣＭＰ２ａの反転入力端にそれぞれ入力することになる。出力電圧Ｖｏｕｔの電圧変化量がオフセット電圧Ｖｏｆｆ以上であれば、コンパレータＣＭＰ１ａ又はＣＭＰ２ａがハイレベルの信号を出力し、スイッチング素子Ｍ１又は同期整流用スイッチング素子Ｍ２をオフにして、出力電圧Ｖｏｕｔのノイズを抑制する。このように、ハイパスフィルタを利用すると共に、コンパレータＣＭＰ１ａ及びＣＭＰ２ａの各入力端にオフセット電圧Ｖｏｆｆをそれぞれ設定したことから、図５の場合と同様の効果を得ることができると共に、参照電圧発生回路を減らすことができる。

このように、本第１の実施の形態におけるスイッチングレギュレータは、出力電圧Ｖｏｕｔが大きく変動した場合は、該変動をコンパレータＣＭＰ１及びＣＭＰ２で検出し、ＰＦＭ制御回路３及びＰＷＭ制御回路４を介在することなく、直接ドライバ回路５に信号を出力してスイッチング素子Ｍ１及び同期整流用スイッチング素子Ｍ２を制御するようにした。このことから、コストを増大させることのない簡単な回路で、出力電圧に発生する電圧ノイズを減少させることができると共に、出力電圧変動に対して高速に応答することができる。

第２の実施の形態．
前記第１の実施の形態では、降圧型のスイッチングレギュレータを例にして説明したが、本発明は昇圧型のスイッチングレギュレータにも適用することができ、このようにしたものを本発明の第２の実施の形態とする。
図７は、本発明の第２の実施の形態におけるスイッチングレギュレータの構成例を示した図である。なお、図７では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図７における図１との相違点は、コンパレータＣＭＰ２をなくし、スイッチング素子Ｍ１、同期整流用スイッチング素子Ｍ２及びインダクタＬ１を昇圧型の接続にすると共に、ドライバ回路５は、コンパレータＣＭＰ１の出力信号に応じたスイッチング素子Ｍ１のオン／オフ制御のみを行うようにしたことにある。これに伴って、図１のスイッチング素子Ｍ１をスイッチング素子Ｍ１１に、図１の同期整流用スイッチング素子Ｍ２を同期整流用スイッチング素子Ｍ１２に、図１のドライバ回路５をドライバ回路５ａに、図１のノイズ検出回路６をノイズ検出回路６ａに、図１のスイッチングレギュレータ１をスイッチングレギュレータ１ａにそれぞれした。

図７において、スイッチングレギュレータ１ａは、入力電圧として入力端子ＩＮに入力された入力電圧Ｖｉｎを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する昇圧型のスイッチングレギュレータである。
スイッチングレギュレータ１ａは、入力電圧Ｖｉｎの出力制御を行うためのスイッチング動作を行うＮＭＯＳトランジスタからなるスイッチング素子Ｍ１１と、ＰＭＯＳトランジスタからなる同期整流用スイッチング素子Ｍ１２とを備えている。更に、スイッチングレギュレータ１ａは、基準電圧発生回路２と、出力電圧検出用の抵抗Ｒ１，Ｒ２と、インダクタＬ１と、平滑用のコンデンサＣ１と、ＰＦＭ制御回路３と、ＰＷＭ制御回路４と、ドライバ回路５ａと、ノイズ検出回路６ａとを備えている。なお、スイッチング素子Ｍ１１は第１スイッチング素子を、同期整流用スイッチング素子Ｍ１２は第２スイッチング素子を、基準電圧発生回路２、抵抗Ｒ１，Ｒ２、ＰＦＭ制御回路３、ＰＷＭ制御回路４及びドライバ回路５ａはスイッチング制御回路部を、ノイズ検出回路６ａは検出回路部をそれぞれなす。

ドライバ回路５ａは、ＰＦＭ制御回路３又はＰＷＭ制御回路４から出力されたクロック信号に基づいて、スイッチング素子Ｍ１１と同期整流用スイッチング素子Ｍ１２のオン／オフ制御を行う。また、ドライバ回路５ａにおいて、入力端Ｎｉには、ノイズ検出回路６ａの出力信号Ｐｏが入力され、出力信号Ｐｏによってスイッチング素子Ｍ１１がスイッチング制御される。ノイズ検出回路６ａは、コンパレータＣＭＰ１及び参照電圧発生回路１１で構成されている。
コンパレータＣＭＰ１において、反転入力端には参照電圧Ｖ１が、非反転入力端には分圧電圧Ｖｆｂがそれぞれ入力され、出力端はドライバ回路５ａの入力端Ｎｉに接続されている。

このような構成において、図８は、図７のスイッチングレギュレータ１ａの出力電圧Ｖｏｕｔにノイズが重畳した状態の分圧電圧Ｖｆｂを示している。図８を参照しながら図７のスイッチングレギュレータ１ａの動作について説明する。
出力端子ＯＵＴに接続された負荷（図示せず）の急激な変化による負荷電流の増減、又はＰＦＭ制御とＰＷＭ制御の切り換え時に、図９で示したように出力電圧Ｖｏｕｔに大きな電圧ノイズが発生する。出力電圧Ｖｏｕｔは抵抗Ｒ１とＲ２で分圧され、出力電圧Ｖｏｕｔに比例した分圧電圧Ｖｆｂとして検出される。分圧電圧Ｖｆｂは、コンパレータＣＭＰ１で参照電圧Ｖ１と比較される。分圧電圧Ｖｆｂが参照電圧Ｖ１を超えると、コンパレータＣＭＰ１の出力端からハイレベルの信号をドライバ回路５ａの入力端Ｎｉに出力する。ドライバ回路５ａは、入力端Ｎｉがハイレベルになると、スイッチング素子Ｍ１１のゲート電圧をローレベルにして、スイッチング素子Ｍ１１をオフさせる。この結果、出力電圧Ｖｏｕｔの上昇が抑えられ、図８で示すように電圧ノイズは参照電圧Ｖ１でクランプされる。

なお、図３、図４又は図６の回路を図７のノイズ検出回路６ａに使用する場合は、コンパレータＣＭＰ２ａをなくし、コンパレータＣＭＰ１ａの出力信号Ｐｏを図７のドライバ回路５の入力端Ｎｉに入力するようにすればよい。同様に、図５の回路を図７のノイズ検出回路６ａに使用する場合は、コンパレータＣＭＰ２をなくし、コンパレータＣＭＰ１の出力信号Ｐｏを図７のドライバ回路５の入力端Ｎｉに入力するようにすればよい。

このように、本第２の実施の形態におけるスイッチングレギュレータは、出力電圧Ｖｏｕｔが大きく変動した場合は、該変動をコンパレータＣＭＰ１で検出し、ＰＦＭ制御回路３及びＰＷＭ制御回路４を介在することなく、直接ドライバ回路５ａに信号を出力してスイッチング素子Ｍ１１を制御するようにした。このことから、コストを増大させることのない簡単な回路で、出力電圧に発生する電圧ノイズを減少させることができると共に、出力電圧変動に対して高速に応答することができる。

なお、本第２の実施の形態では、コンパレータＣＭＰ１の非反転入力端に分圧電圧Ｖｆｂが入力されるようにしたが、これは一例であり、分圧電圧Ｖｆｂの代わりに出力電圧Ｖｏｕｔに比例した他の電圧ＶｐをコンパレータＣＭＰ１の非反転入力端に入力するようにしてもよい。ただし、この場合は、参照電圧Ｖ１を、分圧電圧Ｖｆｂと電圧Ｖｐとの比率と同様の比率で変更する必要があることは言うまでもない。

本発明の第１の実施の形態におけるスイッチングレギュレータの構成例を示した図である。図１のスイッチングレギュレータ１の出力電圧Ｖｏｕｔにノイズが重畳した状態の分圧電圧Ｖｆｂの波形例を示した図である。図１のノイズ検出回路６の他の回路例を示した図である。図１のノイズ検出回路６の他の回路例を示した図である。図１のノイズ検出回路６の他の回路例を示した図である。図１のノイズ検出回路６の他の回路例を示した図である。本発明の第２の実施の形態におけるスイッチングレギュレータの構成例を示した図である。図７のスイッチングレギュレータ１ａの出力電圧Ｖｏｕｔにノイズが重畳した状態の分圧電圧Ｖｆｂの波形例を示した図である。従来のスイッチングレギュレータにおける出力電圧にノイズが重畳した状態の波形例を示した図である。

符号の説明

１，１ａスイッチングレギュレータ
２基準電圧発生回路
３ＰＦＭ制御回路
４ＰＷＭ制御回路
５ドライバ回路
６，６ａノイズ検出回路
１１，１２，１３，１１ａ，１２ａ参照電圧発生回路
ＣＭＰ１，ＣＭＰ２，ＣＭＰ１ａ，ＣＭＰ２ａコンパレータ
Ｍ１，Ｍ１１スイッチング素子
Ｍ２，Ｍ１２同期整流用スイッチング素子
Ｌ１インダクタ
Ｃ１〜Ｃ３コンデンサ
Ｒ１〜Ｒ６抵抗

Claims

入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する降圧型のスイッチングレギュレータにおいて、
入力された第１制御信号に応じてスイッチングを行う第１スイッチング素子と、
該第１スイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された第２制御信号に応じてスイッチングを行い該インダクタの放電を行う同期整流用の第２スイッチング素子と、
前記出力端子から出力される出力電圧に比例した電圧を生成し、該比例電圧が所定の基準電圧になるように、前記第１スイッチング素子及び第２スイッチング素子に対して相反するスイッチング動作を行わせるスイッチング制御回路部と、
前記比例電圧が所定の第１電圧を超えたか否かの検出を行い該検出結果を前記スイッチング制御回路部に出力すると共に、前記比例電圧が前記第１電圧よりも小さい所定の第２電圧未満になったか否かの検出を行い該検出結果を前記スイッチング制御回路部に出力する検出回路部と、
を備え、
前記スイッチング制御回路部は、前記検出回路部からの検出結果から、前記比例電圧が前記第１電圧を超えた場合、前記第１スイッチング素子をオフさせて遮断状態にし、前記比例電圧が前記第２電圧未満になった場合、前記第２スイッチング素子をオフさせて遮断状態にすることを特徴とするスイッチングレギュレータ。
前記検出回路部は、
前記比例電圧が前記第１電圧を超えると所定の第１信号を前記スイッチング制御回路部に出力する第１コンパレータと、
前記比例電圧が前記第２電圧未満になると所定の第２信号を前記スイッチング制御回路部に出力する第２コンパレータと、
を備えることを特徴とする請求項１記載のスイッチングレギュレータ。
前記第１コンパレータ及び第２コンパレータは、ウインドコンパレータを形成することを特徴とする請求項２記載のスイッチングレギュレータ。
前記第１コンパレータは、一方の入力端に、所定の第１オフセット電圧が設けられると共に所定の電圧が入力されて前記第１電圧を生成し、他方の入力端に前記比例電圧が入力され、前記第２コンパレータは、一方の入力端に、所定の第２オフセット電圧が設けられると共に前記所定の電圧が入力されて前記第２電圧を生成し、他方の入力端に前記比例電圧が入力されることを特徴とする請求項２又は３記載のスイッチングレギュレータ。
前記所定の電圧は、前記基準電圧であることを特徴とする請求項４記載のスイッチングレギュレータ。
前記第１コンパレータは、一方の入力端に、所定の第１オフセット電圧が設けられると共にローパスフィルタを介して前記比例電圧が入力されて前記第１電圧を生成し、他方の入力端に前記比例電圧が入力され、前記第２コンパレータは、一方の入力端に、所定の第２オフセット電圧が設けられると共に前記ローパスフィルタを介して前記比例電圧が入力されて前記第２電圧を生成し、他方の入力端に前記比例電圧が入力されることを特徴とする請求項２又は３記載のスイッチングレギュレータ。
前記第１コンパレータは、一方の入力端に前記第１電圧をなす所定の第１定電圧が入力され、前記第２コンパレータは、一方の入力端に前記第２電圧をなす該第１定電圧よりも小さい所定の第２定電圧が入力され、前記第１コンパレータ及び第２コンパレータは、各他方の入力端に前記第１定電圧と第２定電圧の中間の電圧がそれぞれ入力されると共にハイパスフィルタを介して前記比例電圧がそれぞれ入力されることを特徴とする請求項２又は３記載のスイッチングレギュレータ。
前記第１コンパレータは、一方の入力端に、所定の第１オフセット電圧が設けられると共に所定の第３定電圧が入力されて前記第１電圧を生成し、前記第２コンパレータは、一方の入力端に、所定の第２オフセット電圧が設けられると共に前記第３定電圧が入力されて前記第２電圧を生成し、前記第１コンパレータ及び第２コンパレータは、各他方の入力端に前記第３定電圧が抵抗を介してそれぞれ入力されると共にハイパスフィルタを介して前記比例電圧がそれぞれ入力されることを特徴とする請求項２又は３記載のスイッチングレギュレータ。
入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する昇圧型のスイッチングレギュレータにおいて、
入力された第１制御信号に応じてスイッチングを行う第１スイッチング素子と、
該第１スイッチング素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
入力された第２制御信号に応じてスイッチングを行い該インダクタの放電を行う同期整流用の第２スイッチング素子と、
前記出力端子から出力される出力電圧に比例した電圧を生成し、該比例電圧が所定の基準電圧になるように、前記第１スイッチング素子及び第２スイッチング素子に対して相反するスイッチング動作を行わせるスイッチング制御回路部と、
前記比例電圧が所定の第１電圧を超えたか否かの検出を行い該検出結果を前記スイッチング制御回路部に出力する検出回路部と、
を備え、
前記スイッチング制御回路部は、前記検出回路部からの検出結果に応じて、前記第１スイッチング素子をオフさせて遮断状態にすることを特徴とするスイッチングレギュレータ。
前記スイッチング制御回路部は、前記比例電圧が前記第１電圧を超えると、前記第１スイッチング素子をオフさせて遮断状態にすることを特徴とする請求項９記載のスイッチングレギュレータ。
前記検出回路部は、前記比例電圧が前記第１電圧を超えると所定の信号を前記スイッチング制御回路部に出力するコンパレータを備えることを特徴とする請求項９又は１０記載のスイッチングレギュレータ。
前記コンパレータは、一方の入力端に、所定の第１オフセット電圧が設けられると共に所定の電圧が入力されて前記第１電圧を生成し、他方の入力端に前記比例電圧が入力されることを特徴とする請求項１１記載のスイッチングレギュレータ。
前記所定の電圧は、前記基準電圧であることを特徴とする請求項１２記載のスイッチングレギュレータ。
前記コンパレータは、一方の入力端に、所定の第１オフセット電圧が設けられると共にローパスフィルタを介して前記比例電圧が入力されて前記第１電圧を生成し、他方の入力端に前記比例電圧が入力されることを特徴とする請求項１１記載のスイッチングレギュレータ。
前記コンパレータは、一方の入力端に前記第１電圧をなす所定の第１定電圧が入力され、他方の入力端に抵抗を介して前記第１定電圧が入力されると共にハイパスフィルタを介して前記比例電圧が入力されることを特徴とする請求項１１記載のスイッチングレギュレータ。
前記コンパレータは、一方の入力端に、所定の第１オフセット電圧が設けられると共に所定の第３定電圧が入力されて前記第１電圧を生成し、他方の入力端に前記第３定電圧が抵抗を介して入力されると共にハイパスフィルタを介して前記比例電圧が入力されることを特徴とする請求項１１記載のスイッチングレギュレータ。
前記スイッチング制御回路部は、動作モードに応じて、前記第１スイッチング素子及び第２スイッチング素子に対してそれぞれＰＷＭ制御を行うか、又はＰＦＭ制御を行うことを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１、１２、１３、１４、１５又は１６記載のスイッチングレギュレータ。