JP2010081749A - Ｄｃ−ｄｃコンバータの制御回路、およびｄｃ−ｄｃコンバータの制御方法 - Google Patents

Abstract

【課題】本発明は、オン時間固定で制御されるコンパレータ制御方式のＤＣ−ＤＣコンバータにおいて、スイッチング動作におけるオン時間を負荷の増大に伴って長くすることにより、スイッチング周波数を負荷が重くなる領域で一定に維持することが可能なＤＣ−ＤＣコンバータの制御回路、および該ＤＣ−ＤＣコンバータの制御方法を提供することを目的とする。
【解決手段】本発明ではスイッチング動作の動作周波数と設定周波数とを比較し、設定周波数に対する動作周波数の周波数差に応じた周波数差信号を出力する周波数比較回路と、スイッチング動作におけるオン時間を、周波数差信号が正値の場合には長く調整し負値の場合には短く調整する計時回路とを備えて構成されている。
【選択図】図１

Description

本発明は、オン時間固定で制御されるＤＣ−ＤＣコンバータの制御回路、および該ＤＣ−ＤＣコンバータの制御方法に関するものであり、特に、負荷変動に応じて変化するスイッチング周波数について上限値を設けたＤＣ−ＤＣコンバータの制御回路、および該ＤＣ−ＤＣコンバータの制御方法に関するものである。

特許文献１の図８に開示されているＤＣ−ＤＣコンバータ回路は、オン時間固定でスイッチング動作が制御される、いわゆる、コンパレータ制御方式のＤＣ−ＤＣコンバータ回路である。

出力電圧ＶＯＵＴが、ＤＣ−ＤＣコンバータ制御回路２００の入力端子（ＦＢ１）に接続され、分圧されて、電圧比較器ＣＭＰ１の反転入力端子に入力される。電圧比較器ＣＭＰ１の非反転入力端子には基準電圧Ｅ１が接続されている。電圧比較器ＣＭＰ１の出力端子はフリップフロップＦＦ１のセット端子に接続されている。フリップフロップＦＦ１は、セット入力に対して、非反転出力端子Ｑよりワンショットのハイレベル信号を出力する。この時のパルス幅は固定である。オン時間固定制御であるからである。フリップフロップＦＦ１の非反転、反転出力端子Ｑ、／Ｑは、各々、出力端子（ＤＨ）、（ＤＬ）を介して、主トランジスタＦＥＴ１、同期トランジスタＦＥＴ２に接続されている。

出力電圧ＶＯＵＴが低下し基準電圧Ｅ１よりも低くなると、電圧比較器ＣＭＰ１はハイレベル信号を出力して、フリップフロップＦＦ１がセットされる。フリップフロップＦＦ１のセットに応じて、主トランジスタＦＥＴ１が導通し、入力電圧ＶＩＮからチョークコイルＬ１を介して負荷に電流が供給され、ＤＣ−ＤＣコンバータの出力電圧ＶＯＵＴが上昇する。所定時間の経過の後、フリップフロップＦＦ１はリセットされ、同期トランジスタＦＥＴ２が導通する。チョークコイルＬ１に蓄えられたエネルギーは同期トランジスタＦＥＴ２を介して負荷に供給されるが、チョークコイルＬ１に流れる電流はエネルギーの放出に伴って徐々に減少し、ＤＣ−ＤＣコンバータの出力電圧ＶＯＵＴも徐々に下がる。出力電圧ＶＯＵＴが基準電圧Ｅ１を下回ると、再度、電圧比較器ＣＭＰ１がハイレベル信号を出力し、フリップフロップＦＦ１がセットされる。上記の動作が繰り返される。

特開２００７−１７４７７２号公報（図８）

特許文献１のＤＣ−ＤＣコンバータ回路では、出力電圧ＶＯＵＴに接続されている負荷の状況に応じて出力電圧ＶＯＵＴの降下頻度、降下速度が異なる。負荷が小さければ出力電圧ＶＯＵＴの降下もゆっくりであり、スイッチング動作は必要に応じて間欠的に行われれば足る。負荷が増大するにつれて出力電圧ＶＯＵＴの降下は急となり、スイッチング動作の頻度、すなわち、スイッチング周波数は増大していく。

すなわち、特許文献１のＤＣ−ＤＣコンバータ回路は、負荷変動に応じてスイッチング周波数が変動する特性を有することにより、スイッチング動作に伴う不要輻射ノイズも負荷変動に応じて変動することとなる。ノイズ除去対策を負荷変動に応じて変動する不要輻射ノイズの帯域に合わせて備えなければならず、ノイズ除去対策が複雑になってしまうおそれがあり問題である。

本発明は、上記の課題に鑑み提案されたものであって、オン時間固定で制御されるコンパレータ制御方式のＤＣ−ＤＣコンバータにおいて、スイッチング動作におけるオン時間を負荷の増大に伴って長くすることにより、スイッチング周波数を負荷が重くなる領域で一定に維持することが可能なＤＣ−ＤＣコンバータの制御回路、および該ＤＣ−ＤＣコンバータの制御方法を提供することを目的とする。

本発明に係るＤＣ−ＤＣコンバータの制御回路は、ＤＣ−ＤＣコンバータの出力電圧が設定電圧を下回るごとにスイッチング動作を行うＤＣ−ＤＣコンバータの制御回路であって、スイッチング動作の動作周波数と設定周波数とを比較し、設定周波数に対する動作周波数の周波数差に応じた周波数差信号を出力する周波数比較回路と、スイッチング動作におけるオン時間を、周波数差信号の値が第１の範囲にある場合には長く調整し、周波数差信号の値が第２の範囲にある場合には短く調整する計時回路とを備え構成されている。

また、本発明に係るＤＣ−ＤＣコンバータの制御方法は、ＤＣ−ＤＣコンバータの出力電圧が設定電圧を下回るごとにスイッチング動作を行うコンパレータ制御方式で動作するＤＣ−ＤＣコンバータの制御方法であって、スイッチング動作の動作周波数と設定周波数とを比較し、スイッチング動作におけるオン時間を、設定周波数に対する動作周波数の周波数差が第１の範囲にある場合には長く調整し第２の範囲にある場合には短く調整する。

本発明に係るＤＣ−ＤＣコンバータの制御回路、およびＤＣ−ＤＣコンバータの制御方法によれば、ＤＣ−ＤＣコンバータの出力電圧が設定電圧を下回るごとにスイッチング動作を行うにあたり、スイッチング動作の動作周波数と設定周波数とを比較して、設定周波数に対する動作周波数の周波数差に応じて出力される周波数差信号に応じて、周波数差信号が正値の場合にはスイッチング動作のオン時間を長く調整し、負値の場合には短く調整することができる。

ここで、コンパレータ制御方式で動作するＤＣ−ＤＣコンバータでは、スイッチング動作の動作周波数が高いとは負荷が重いことを意味し、スイッチング動作の動作周波数が低いとは負荷が軽いことを意味する。これにより、動作周波数の増大に伴いスイッチング動作でのオン時間を増大させるので、スイッチング動作は動作周波数の増大が抑制される。また、動作周波数の減少に伴いスイッチング動作でのオン時間を減少させるので、スイッチング動作は動作周波数の減少が抑制される。その結果、負荷変動に伴うスイッチング動作の動作周波数の変動を抑制することができる。

コンパレータ制御方式で動作するＤＣ−ＤＣコンバータのスイッチング動作において、負荷変動に伴う動作周波数の変動を抑制することができる。スイッチング動作に伴い発生する不要輻射ノイズの周波数帯域を狭い周波数領域に抑え込むことができ、ノイズ対策が容易になる。

まず、図１を参照し、ＤＣ−ＤＣコンバータの回路構成について説明する。なお、図１では、１が実施形態のＤＣ−ＤＣコンバータの制御回路である。

入力電源ＶＣＣはＤＣ−ＤＣコンバータの制御回路１の（ＶＩＮ）端子に接続されている。ＤＣ−ＤＣコンバータの制御回路１の出力端子（ＬＸ）はコイルＬ１の一方の端子に接続されている。コイルＬ１の他方の端子は一端子が接地された出力コンデンサＣ１、ＤＣ−ＤＣコンバータの（ＶＯＵＴ）端子、およびＤＣ−ＤＣコンバータの制御回路１の帰還端子（ＦＢ）に接続されている。ＤＣ−ＤＣコンバータの（ＶＯＵＴ）端子には負荷抵抗ＥＳＲが接続されている。

次に、ＤＣ−ＤＣコンバータの制御回路１の構成について説明する。（ＶＩＮ）端子はＰＭＯＳトランジスタＦＥＴ１のソース端子に接続されている。ＰＭＯＳトランジスタＦＥＴ１のドレイン端子はダイオードＤ１のカソード端子とＤＣ−ＤＣコンバータの制御回路１の出力端子（ＬＸ）とに接続されている。ダイオードＤ１のアノード端子は接地されている。

帰還端子（ＦＢ）は抵抗素子Ｒ１に接続されている。抵抗素子Ｒ１は抵抗素子Ｒ２と直列接続され、分圧回路を構成している。抵抗素子Ｒ１と抵抗素子Ｒ２の接続点は比較器ＣＭＰ１の反転入力端子に接続されている。比較器ＣＭＰ１の非反転入力端子は設定電圧Ｅ１に接続されている。比較器ＣＭＰ１の出力端子はフリップフロップ回路ＦＦのセット端子（Ｓ）に接続されている。

フリップフロップ回路ＦＦの反転出力端子（Ｑ＿）はＰＭＯＳトランジスタＦＥＴ１のゲート端子、計時回路４の入力端子（Ａ）、および周波数比較回路２の入力端子に接続されている。周波数比較回路２の出力端子はクランプ回路３の入力端子に接続されている。クランプ回路の出力端子は計時回路４の入力端子（Ｂ）に接続されている。計時回路４の出力端子はフリップフロップ回路ＦＦのリセット端子（Ｒ）に接続されている。

次に、図２を参照し、周波数比較回路２の構成について説明する。周波数比較回路２の入力端子はＦ/Ｖ変換回路Ｆ/Ｖ１の入力端子である。Ｆ/Ｖ変換回路Ｆ/Ｖ１の出力端子は増幅器ＡＭＰ１の非反転入力端子に接続されている。増幅器ＡＭＰ１の反転入力端子は定電圧源ＶＲ１に接続されている。定電圧源ＶＲ１は設定周波数に応じた電圧である設定周波数電圧ＶＲ１を出力する。

増幅器ＡＭＰ１の出力端子は抵抗素子Ｒ３の一方の端子に接続されている。抵抗素子Ｒ３の他方の端子はコンデンサＣ２の一方の端子と増幅器ＡＭＰ２の反転入力端子とに接続されている。増幅器ＡＭＰ２の非反転入力端子は定電圧源ＶＲ２に接続されている。コンデンサＣ２の他方の端子は増幅器ＡＭＰ２の出力端子に接続されている。増幅器ＡＭＰ２の出力端子は周波数比較回路２の出力端子である。

次に、図３を参照し、クランプ回路３の構成について説明する。クランプ回路３の入力端子はＰＮＰトランジスタＴＲ１のベース端子である。ＰＮＰトランジスタＴＲ１のコレクタ端子は接地されている。ＰＮＰトランジスタＴＲ１のエミッタ端子は定電流源Ｉ０を介して入力電源ＶＣＣに接続されている。また、ＰＮＰトランジスタＴＲ１のエミッタ端子はＰＮＰトランジスタＴＲ２のエミッタ端子、およびＮＰＮトランジスタＴＲ３のベース端子に接続されている。

ＰＮＰトランジスタＴＲ２のベース端子は定電圧源ＶＲ３に接続されている。ＰＮＰトランジスタＴＲ２のコレクタ端子は接地されている。ＮＰＮトランジスタＴＲ３のコレクタ端子は入力電源ＶＣＣに接続されている。ＮＰＮトランジスタＴＲ３のエミッタ端子は接地された定電流源Ｉ１に接続されている。ＮＰＮトランジスタＴＲ３のエミッタ端子と定電流源Ｉ１との接続点がクランプ回路３の出力端子である。

次に、図４を参照し、計時回路４の構成について説明する。計時回路４の入力端子（Ｂ）はＮＰＮトランジスタＴＲ４のベース端子である。ＮＰＮトランジスタＴＲ４のコレクタ端子はＰＭＯＳトランジスタＦＥＴ２のドレイン端子とゲート端子、およびＰＭＯＳトランジスタＦＥＴ３のゲート端子に接続されている。ＮＰＮトランジスタＴＲ４のエミッタ端子は接地された抵抗素子Ｒ４に接続されている。

ＰＭＯＳトランジスタＦＥＴ２のソース端子は入力電源ＶＣＣに接続されている。ＰＭＯＳトランジスタＦＥＴ３のソース端子は入力電源ＶＣＣに接続されている。ＰＭＯＳトランジスタＦＥＴ３のドレイン端子はＮＭＯＳトランジスタＦＥＴ４のドレイン端子、入力電源ＶＣＣに接続された定電流源Ｉ２、一端子が接地されたコンデンサＣ３、および比較器ＣＭＰ２の非反転入力端子に接続されている。ＮＭＯＳトランジスタＦＥＴ４のゲート端子は計時回路４の入力端子（Ａ）である。ＮＭＯＳトランジスタＦＥＴ４のソース端子は接地されている。比較器ＣＭＰ２の反転入力端子は定電圧源ＶＲ４に接続されている。比較器ＣＭＰ２の出力端子は計時回路４の出力端子である。

図１に示す実施形態では、ＰＭＯＳトランジスタＦＥＴ１およびダイオードＤ１がＤＣ−ＤＣコンバータの制御回路１に含まれる構成である。しかしながら、ＰＭＯＳトランジスタＦＥＴ１とダイオードＤ１との少なくとも何れか一方をＤＣ−ＤＣコンバータの制御回路１の外部に構成することも考えられる。また図１に示す実施形態では、抵抗素子Ｒ１およびＲ２で構成される分圧回路がＤＣ−ＤＣコンバータの制御回路１に内蔵される構成として説明した。しかしながら、抵抗素子Ｒ１およびＲ２で構成される分圧回路をＤＣ−ＤＣコンバータの制御回路１の外部素子として構成することもできる。ここで、ＤＣ−ＤＣコンバータの制御回路１は、例えば、集積回路として構成することができる。

次に作用について説明する。（ＶＯＵＴ）端子に出力される出力電圧ＶＯＵＴが低下し、比較器ＣＭＰ１の反転入力端子に入力される出力電圧ＶＯＵＴの分圧電圧が設定電圧Ｅ１を下回ると、比較器ＣＭＰ１がハイレベル信号を出力する。これによりフリップフロップ回路ＦＦがセットされ、反転出力端子（Ｑ＿）からローレベル信号が出力される。ＰＭＯＳトランジスタＦＥＴ１が導通状態となり、入力電源ＶＣＣから電力が供給され、（ＶＯＵＴ）端子の電圧、すなわち出力電圧ＶＯＵＴが増加していく。

ここで、フリップフロップ回路ＦＦの反転出力端子（Ｑ＿）から出力されるローレベル信号は計時回路４の入力端子（Ａ）にも入力される。入力端子（Ａ）に入力されるローレベル信号により、計時回路４（図４、参照）のＮＭＯＳトランジスタＦＥＴ４は非導通状態になる。これにより、フリップフロップ回路ＦＦがセット状態であり、反転出力端子（Ｑ＿）がローレベル信号を出力している間は、定電流源Ｉ２により計時回路４のコンデンサＣ３に電荷が蓄えられる。そして、コンデンサＣ３の端子間電圧Ｖ３が定電圧ＶＲ４を上回った時、比較器ＣＭＰ２がハイレベル信号を出力する。比較器ＣＭＰ２から出力されるハイレベル信号はフリップフロップ回路ＦＦのリセット端子（Ｒ）に入力される。これにより、フリップフロップ回路ＦＦはリセットされる。フリップフロップ回路ＦＦがセット状態にある期間、ＰＭＯＳトランジスタＦＥＴ１が導通状態に維持され、入力電源ＶＣＣから（ＶＯＵＴ）端子に向けて電力が供給される。

計時回路４による計時の結果、比較器ＣＭＰ２からハイレベル信号が出力され、フリップフロップ回路ＦＦがリセットされると、フリップフロップ回路ＦＦの反転出力端子（Ｑ＿）がハイレベル信号を出力する。これにより、計時回路４のＮＭＯＳトランジスタＦＥＴ４は導通状態となりコンデンサＣ３は放電される。コンデンサＣ３の端子間電圧Ｖ３が定電圧ＶＲ４を下回り、比較器ＣＭＰ２の出力はローレベル信号を出力するようになる。これにより、フリップフロップ回路ＦＦのリセット端子（Ｒ）へのリセット信号（ハイレベル信号）入力は終了する。フリップフロップ回路ＦＦはセット端子（Ｓ）へのセット信号（ハイレベル信号）の入力待ちの状態となる。このとき、出力電圧ＶＯＵＴが低下した状態が継続して、比較器ＣＭＰ１からハイレベル信号が出力されていれば、フリップフロップ回路ＦＦは再度セットされ、同様の動作が繰り返される。

尚、フリップフロップ回路ＦＦのセット端子（Ｓ）とリセット端子（Ｒ）に同時にハイレベル信号が入力されることがある。この場合の対応として、例えば、フリップフロップ回路ＦＦとしてリセット端子（Ｒ）への入力を優先する回路構成とすることが考えられる。これにより、フリップフロップ回路ＦＦがリセット状態になり、反転出力端子（Ｑ＿）からハイレベル信号が出力される。計時回路４のＮＭＯＳトランジスタＦＥＴ４は導通状態となりコンデンサＣ３は放電され、比較器ＣＭＰ２の出力が反転する。比較器ＣＭＰ２の出力端子がローレベル信号を出力する。これにより、フリップフロップ回路ＦＦのリセット端子（Ｒ）にローレベル信号が入力される。そこで、再びフリップフロップ回路ＦＦのセット端子（Ｓ）にハイレベル信号が入力されることにより、フリップフロップ回路ＦＦがセット状態となる。

（ＶＯＵＴ）端子の出力電圧ＶＯＵＴが増加し、出力電圧ＶＯＵＴから分圧された電圧が設定電圧Ｅ１を上回れば、比較器ＣＭＰ１はローレベル信号を出力する。これにより、フリップフロップ回路ＦＦのセット動作は休止する。

フリップフロップ回路ＦＦがリセット状態に維持されている時に、出力電圧ＶＯＵＴが低下し出力電圧ＶＯＵＴを分圧した電圧が設定電圧Ｅ１を下回ると、上述した動作が再開される。すねわち、フリップフロップ回路ＦＦがセットされＰＭＯＳトランジスタＦＥＴ１の導通により入力電源ＶＣＣから（ＶＯＵＴ）端子への電力供給が開始される。加えて、計時回路４がＰＭＯＳトランジスタＦＥＴ１の導通期間、すなわち電力供給の期間を計時する。計時回路４による計時によりフリップフロップ回路ＦＦがリセット状態とされ、（ＶＯＵＴ）端子への電力供給が終了する。

計時回路４による計時期間が、ＰＭＯＳトランジスタＦＥＴ１の導通期間となる。この動作は、出力電圧ＶＯＵＴの低下の程度により頻度が決定される。出力電圧ＶＯＵＴは負荷が重いほど低下の程度が大きくなるので、負荷の大きさに応じた動作頻度、すなわち動作周波数で電力供給が行われる。負荷が重いと出力電圧ＶＯＵＴの降下は急となり動作周波数が増大する。反対に、負荷が軽いと出力電圧ＶＯＵＴの降下は緩やかとなり動作周波数が減少する。

フリップフロップ回路ＦＦの反転出力端子（Ｑ＿）から出力される出力電圧ＶＯＵＴの負荷の軽重に応じた頻度（動作周波数）で所定期間ローレベルを繰り返す信号は、周波数比較回路２の入力端子を介してＦ/Ｖ変換回路Ｆ/Ｖ１に入力される。その出力端子からは、動作周波数に応じたＦ/Ｖ変換回路Ｆ/Ｖ１の出力電圧Ｖ０が出力される。なお、Ｆ/Ｖ変換回路Ｆ/Ｖ１では動作周波数の周期をカウントし電圧に変換して出力する。そして、Ｆ/Ｖ変換回路Ｆ/Ｖ１の出力電圧Ｖ０は増幅器ＡＭＰ１の非反転入力端子に入力される。

増幅器ＡＭＰ１の反転入力端子には設定周波数に応じた設定周波数電圧ＶＲ１が入力される。増幅器ＡＭＰ１では、設定周波数電圧ＶＲ１に対するＦ/Ｖ変換回路Ｆ/Ｖ１の出力電圧Ｖ０の差電圧が増幅されて、増幅電圧Ｖ１として出力される。設定周波数に対する動作周波数の周波数差として、増幅電圧Ｖ１が出力される。この時、動作周波数が設定周波数より高ければ、増幅電圧Ｖ１は、その周波数差に応じて増幅器ＡＭＰ１の動作点電圧より高い電圧となる。動作周波数が設定周波数より低ければ、増幅電圧Ｖ１は、その周波数差に応じて増幅器ＡＭＰ１の動作点電圧より低い電圧となる。

増幅器ＡＭＰ１から出力される増幅電圧Ｖ１は、積分回路５に入力される。積分回路５には、抵抗素子Ｒ３、増幅器ＡＭＰ２、コンデンサＣ２、および定電圧源ＶＲ２が備えられている。

定電圧源ＶＲ２の電圧値を増幅器ＡＭＰ１からの出力電圧である増幅電圧Ｖ１における動作点電圧と同電圧とすることで、フリップフロップ回路ＦＦの反転出力端子（Ｑ＿）から出力され、周波数比較回路２の入力端子に入力されるローレベルの出現頻度（動作周波数）が設定周波数より高い場合、周波数比較回路２の出力電圧Ｖ２は、動作周波数と設定周波数の差分に応じた電圧が積分され時間経過と共に減少する信号となる。動作周波数が設定周波数より低い場合、周波数比較回路２の出力電圧Ｖ２は、動作周波数と設定周波数の差分に応じた電圧が積分され時間経過と共に増加する信号となる。

これにより、後述するように、フリップフロップ回路ＦＦの反転出力端子（Ｑ＿）から出力されるローレベルのパルス時間が拡大または短縮される。パルス時間が拡大されれば１回に供給できる電力量が増大するので、フリップフロップ回路ＦＦの反転出力端子（Ｑ＿）から出力されるローレベルの出現頻度が減少する。逆に、パルス時間が短縮されれば、１回に供給できる電力量が減少するので、フリップフロップ回路ＦＦの反転出力端子（Ｑ＿）から出力されるローレベル信号の出現頻度が増大する。こうして、動作周波数が設定周波数に収束された上で安定することができる。

周波数比較回路２の出力電圧Ｖ２はクランプ回路３に入力され、ＰＮＰトランジスタＴＲ１のベースに加わる（図３、参照）。ＰＮＰトランジスタＴＲ１とＰＮＰトランジスタＴＲ２は差動対を構成している。差動対の作用により、ＰＮＰトランジスタＴＲ１のベースに加わる電圧がＰＮＰトランジスタＴＲ２のベースに加わる電圧ＶＲ３より低い場合、定電流源Ｉ０から流れる定電流はＰＮＰトランジスタＴＲ１を介して引き抜かれる。そして、クランプ回路３の出力電圧は、クランプ回路３の入力端子に加えられた電圧になる。

また、ＰＮＰトランジスタＴＲ１のベースに加わる電圧がＰＮＰトランジスタＴＲ２のベースに加わる電圧ＶＲ３より高い場合、定電流源Ｉ０から流れる定電流はＰＮＰトランジスタＴＲ２を介して引き抜かれる。そして、クランプ回路３の出力電圧は、クランプ回路３の入力端子に加えられた電圧に関わらず、ＰＮＰトランジスタＴＲ２のベースに加わる電圧ＶＲ３にクランプされる。

クランプ回路３の出力電圧は、計時回路４の入力端子（Ｂ）であるＮＰＮトランジスタＴＲ４のベース端子に加わる。（図４、参照）ＮＰＮトランジスタＴＲ４のエミッタ端子に接続された抵抗素子Ｒ４にはＮＰＮトランジスタＴＲ４のベース端子に加わる電圧に比例した電流Ｉ３が流れる。また、抵抗素子Ｒ４に流れる電流Ｉ３と同じ電流がＰＭＯＳトランジスタＦＥＴ２のソース−ドレイン間に流れる。

ＰＭＯＳトランジスタＦＥＴ２とＰＭＯＳトランジスタＦＥＴ３とでカレントミラー回路を構成している。ここで、ＰＭＯＳトランジスタＦＥＴ２とＰＭＯＳトランジスタＦＥＴ３とのサイズが同じであるとすれば、カレントミラー回路の作用により、ＰＭＯＳトランジスタＦＥＴ２のソース−ドレイン間に流れる電流Ｉ３とＰＭＯＳトランジスタＦＥＴ３のソース−ドレイン間に流れる電流Ｉ３は等しくなる。

計時回路４の入力端子（Ａ）に入力されるフリップフロップ回路ＦＦの反転出力端子（Ｑ＿）の信号がローレベルに維持されている状態では、ＮＭＯＳトランジスタＦＥＴ４は非導通状態となる。この時に、ＰＭＯＳトランジスタＦＥＴ３のソース−ドレイン間に流れる電流Ｉ３は定電流源Ｉ２から流れる定電流と一緒にコンデンサＣ３に流れる。これにより、コンデンサＣ３の端子間に電荷が蓄えられ、コンデンサＣ３に端子間電圧Ｖ３が加わる。コンデンサＣ３の端子間電圧Ｖ３が定電圧ＶＲ４を上回った時に、比較器ＣＭＰ２の出力電圧ＶＡはハイレベル信号を出力する。このハイレベル信号がフリップフロップ回路ＦＦのリセット端子（Ｒ）に入力されると、フリップフロップ回路ＦＦはリセットされる。フリップフロップ回路ＦＦのリセットにより反転出力端子（Ｑ＿）の出力はハイレベル信号になる。

フリップフロップ回路ＦＦの反転出力端子（Ｑ＿）からローレベル信号が出力され、コンデンサＣ３に電荷が蓄えられ、比較器ＣＭＰ２の出力電圧ＶＡがハイレベル信号に反転して、フリップフロップ回路ＦＦがリセット状態となり、フリップフロップ回路の反転出力端子（Ｑ＿）からハイレベル信号が出力されるまでの時間が、ＴＯＮ時間である（図５）。この間、ＰＭＯＳトランジスタＦＥＴ１が導通し、ＤＣ−ＤＣコンバータの（ＶＯＵＴ）端子に向けて、入力電源ＶＣＣから電力が供給される。

ＴＯＮ時間はフリップフロップ回路ＦＦのセット状態からリセット状態までの時間である。この間、ＰＭＯＳトランジスタＦＥＴ１が導通し、入力電源ＶＣＣから（ＶＯＵＴ）端子に向けて電力が供給される。そのため、ＴＯＮ時間が長いほど、スイッチング動作１回で供給される供給電力は増大し、その結果フリップフロップ回路ＦＦがセット状態になる動作周波数は減少する。逆に、ＴＯＮ時間が短いほどスイッチング動作１回で供給される供給電力は少なくなり、フリップフロップ回路ＦＦがセット状態になる動作周波数が増大する。

ＴＯＮ時間を計時するコンデンサＣ３の端子間電圧Ｖ３の増加速度は、定電流源Ｉ２からの電流とＰＭＯＳトランジスタＦＥＴ３のソース−ドレイン間電流Ｉ３とで定まる。しかしながら、定電流源Ｉ２からの電流は一定である。そのため、コンデンサＣ３の端子間電圧Ｖ３の増加速度は、ＰＭＯＳトランジスタＦＥＴ３のソース―ドレイン電流Ｉ３に依存して変化する。

前述した周波数比較回路２の作用により、動作周波数が設定周波数より高いと周波数比較回路２の出力電圧Ｖ２は時間経過と共に減少する。周波数比較回路２の出力電圧Ｖ２が減少すると、ＰＭＯＳトランジスタＦＥＴ３のソース−ドレイン間電流Ｉ３も減少する。すると、コンデンサＣ３の端子間電圧Ｖ３の増加速度が減少し、ＴＯＮ時間が長くなる。ＴＯＮ時間が長くなると、ＰＭＯＳトランジスタＦＥＴ１の１回の導通期間が長くなり、スイッチング動作１回で供給される供給電力が増大する。この結果、動作周波数が減少する方向に制御される。減少した動作周波数は周波数比較回路２に入力され、一連の作用が繰り返される。これにより動作周波数が設定周波数に向かって減少していく。

また、動作周波数が設定周波数より低いと周波数比較回路２の出力電圧Ｖ２は時間経過と共に増加する。周波数比較回路２の出力電圧Ｖ２が増加すると、ＰＭＯＳトランジスタＦＥＴ３のソース−ドレイン間電流Ｉ３も増加する。すると、コンデンサＣ３の端子間電圧Ｖ３の増加速度が増加し、ＴＯＮ時間が短くなる。ＴＯＮ時間が短くなると、ＰＭＯＳトランジスタＦＥＴ１の１回の導通期間が短くなり、スイッチング動作１回で供給される供給電力が減少する。この結果、動作周波数が増加する方向に制御される。増加した動作周波数は周波数比較回路２入力され、一連の作用が繰り返される。これにより動作周波数が設定周波数に向かって増加していく。

次に効果について説明する。周波数比較回路２は、フリップフロップ回路ＦＦの反転出力端子（Ｑ＿）から出力されるパルス信号の動作周波数と設定周波数とを比較する。この時、定電圧源ＶＲ２の電圧値を増幅器ＡＭＰ１の出力電圧Ｖ１における動作点電圧と同電圧とすることで、動作周波数が設定周波数より高ければ、周波数比較回路２の出力電圧Ｖ２は時間と共に減少する。減少する周波数比較回路２の出力電圧Ｖ２は、クランプ回路３を介して計時回路４の入力端子（Ｂ）に入力される。計時回路４において、コンデンサＣ３を充電する電流が時間と共に減少する。定電圧源Ｉ２からの定電流Ｉ２に応じた計時時間を最大時間として、出力電圧Ｖ２による充電電流が加わり、ＴＯＮ時間が設定される。周波数比較回路２の出力電圧Ｖ２が低いほど、ＴＯＮ時間が長い時間に設定される。

また、動作周波数が設定周波数より低くければ、周波数比較回路２の出力電圧Ｖ２は時間と共に増大する。増大する周波数比較回路２の出力電圧Ｖ２は、クランプ回路３を介して計時回路４の入力端子（Ｂ）に入力される。計時回路４において、コンデンサＣ３を充電する電流が時間と共に増加する。計時回路４の（Ｂ）端子に入力される電圧は、クランプ回路３にある電圧ＶＲ３を限度とする。計時回路４において、電圧ＶＲ３に応じた計時時間を最小時間として、ＴＯＮ時間が短い時間に設定される。

ＴＯＮ時間が長く設定されると、フリップフロップ回路ＦＦの反転出力端子（Ｑ＿）から出力されるローレベルのパルス信号が長くなる。ＰＭＯＳトランジスタＦＥＴ１の導通時間が長くなり（ＶＯＵＴ）端子へのスイッチング動作１回あたりの電力供給量が増大する。その結果、フリップフロップ回路ＦＦの反転出力端子（Ｑ＿）から出力されるパルス信号の出現頻度、すなわち、ＰＭＯＳトランジスタＦＥＴ１の導通頻度（動作周波数）が減少する。

ＴＯＮ時間が短く設定されると、フリップフロップ回路ＦＦの反転出力端子（Ｑ＿）から出力されるローレベルのパルス信号が短くなる。ＰＭＯＳトランジスタＦＥＴ１の導通時間が短くなり（ＶＯＵＴ）端子へのスイッチング動作１回あたりの電力供給量が減少する。その結果、フリップフロップ回路ＦＦの反転出力端子（Ｑ＿）から出力されるパルス信号の出現頻度、すなわち、ＰＭＯＳトランジスタＦＥＴ１の導通頻度（動作周波数）が増加する。

このようにして、変化した動作周波数が再び周波数比較回路２入力される。そして、一連の作用をくりかえすことで設定周波数に収束される。その結果、コンパレータ制御方式で動作するＤＣ−ＤＣコンバータのスイッチング動作において、負荷変動に伴う動作周波数の変動を抑制することができる。これにより、スイッチング動作に伴い発生する不要輻射ノイズの周波数帯域を狭い周波数領域に抑え込むことができ、ノイズ対策が容易になる。

この場合、軽負荷領域においては、クランプ回路３により、周波数比較回路２の出力電圧Ｖ２の上限値が電圧ＶＲ３でクランプされることにより、フリップフロップ回路ＦＦの反転出力端子（Ｑ＿）から出力されるローレベルのパルス信号の最小ＴＯＮ時間が制限される。ＰＭＯＳトランジスタＦＥＴ１の導通時間が短くなり（ＶＯＵＴ）端子への電力供給量が小さくなる。これにより、軽負荷領域における動作周波数は、負荷の軽減に従い、動作周波数は小さくなるように制御される。軽負荷領域においては必要最小限の動作周波数で制御することができる。軽負荷状態において、回路動作に伴う電力消費を抑制しながら、負荷が重くなる領域において、動作周波数を一定に維持して不要輻射ノイズを低減することができる。

尚、本発明では前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。例えば、図１のＤＣ−ＤＣコンバータの制御回路１において設定電圧Ｅ１を固定としたがこの形態に限られない。設定電圧Ｅ１を変動すると（ＶＯＵＴ）端子の電圧の設定が変更できる。また、図２の周波数比較回路２において、定電圧源ＶＲ１を固定であるとしたが、この形態に限られない。定電圧源ＶＲ１を変動するものとして設定周波数を可変する形態としてもよい。またクランプ回路３にある定電圧源ＶＲ３を固定としたがこの形態に限られない。定電圧源ＶＲ３を可変とすることでクランプ値の上限を調整できる。これにより、計時回路４に流れる電流Ｉ３の上限が変更できる、比較器ＣＭＰ２がローレベル信号からハイレベル信号に反転する時間ＴＯＮ時間の下限が変更できる。

ここで、図２の２は請求項における周波数比較回路に対応する。
また、図４の４は請求項における計時回路に対応する。
また、図３の３は請求項におけるクランプ回路に対応する
また、図１の（ＶＯＵＴ）端子の電圧は、請求項におけるＤＣ−ＤＣコンバータの出力電圧に対応する。
また、図２の増幅電圧Ｖ１は、請求項における周波数差信号に対応する。
また、図２のＦ/Ｖ変換回路Ｆ/Ｖ１は、請求項における変換回路に対応する。
また、図２の増幅器ＡＭＰ１は、比較回路に対応する。
また、図２の積分回路５は請求項における積分器に対応する
また、図４の定電流源Ｉ２は請求項における基本部に対応する。
また、図４のＰＮＰトランジスタＴＲ２と抵抗素子Ｒ４とＰＭＯＳトランジスタＦＥＴ２とＰＭＯＳトランジスタＦＥＴ３が備えられた回路は請求項における補助部に対応する。
また、図４のＮＭＯＳトランジスタＦＥＴ４とコンデンサＣ３と定電圧源ＶＲ４と比較器ＣＭＰ２が備えられた回路は請求項における計時出力回路に対応する。

本発明の諸態様を以下に付記としてまとめる。
（付記１）
ＤＣ−ＤＣコンバータの出力電圧が設定電圧を下回るごとにスイッチング動作を行うＤＣ−ＤＣコンバータの制御回路であって、
前記スイッチング動作の動作周波数と設定周波数とを比較し、前記設定周波数に対する前記動作周波数の周波数差に応じた周波数差信号を出力する周波数比較回路と、
前記スイッチング動作におけるオン時間を、前記周波数差信号の値が第１の範囲にある場合には長く調整し、前記周波数差信号の値が第２の範囲にある場合には短く調整する計時回路とを備えることを特徴とするＤＣ−ＤＣコンバータの制御回路。
（付記２）
前記周波数比較回路は、
前記動作周波数をアナログ信号に変換する変換回路と、
前記アナログ信号と前記設定周波数に応じた設定アナログ信号とを比較する比較回路と、
前記比較回路から出力される比較結果を積分し、前記周波数差信号を出力する積分器とを備えることを特徴とする付記１に記載のＤＣ−ＤＣコンバータの制御回路。
（付記３）
前記計時回路は、
最大オン時間に係る第１計時信号を出力する基本部と、
前記周波数差信号に応じた前記オン時間の前記最大オン時間からの時間差に係る第２計時信号を出力する補助部と、
前記第１計時信号と前記第２計時信号とを合成して前記オン時間を計時する計時出力回路とを備えることを特徴とする付記１に記載のＤＣ−ＤＣコンバータの制御回路。
（付記４）
前記周波数比較回路と前記計時回路との間に備えられ、負値の周波数差を示す前記周波数差信号の周波数差の下限値を設定するクランプ回路を備えることを特徴とする付記１乃至３の少なくとも何れか１項に記載のＤＣ−ＤＣコンバータの制御回路。
（付記５）
ＤＣ−ＤＣコンバータの出力電圧が設定電圧を下回るごとにスイッチング動作を行うコンパレータ制御方式で動作するＤＣ−ＤＣコンバータの制御方法であって、
前記スイッチング動作の動作周波数と設定周波数とを比較し、
前記スイッチング動作におけるオン時間を、前記設定周波数に対する前記動作周波数の周波数差が第１の範囲にある場合には長く調整し第２の範囲にある場合には短く調整することを特徴とするＤＣ−ＤＣコンバータの制御方法。
（付記６）
前記動作周波数と前記設定周波数との比較の際、
前記動作周波数をアナログ信号に変換し、
前記アナログ信号と前記設定周波数に応じた設定アナログ信号とを比較し、
前記比較結果を積分することを特徴とする付記５に記載のＤＣ−ＤＣコンバータの制御方法。
（付記７）
前記オン時間を調整するにあたり、
最大オン時間に係る第１計時信号を出力し、
前記周波数差に応じた前記オン時間の前記最大オン時間からの時間差に係る第２計時信号を出力し、
前記第１計時信号と前記第２計時信号とを合成して前記オン時間を計時することを特徴とする付記５に記載のＤＣ−ＤＣコンバータの制御方法。
（付記８）
前記オン時間を調整するにあたり、
最小オン時間を設定することを特徴とする付記５乃至７の少なくとも何れか１項に記載のＤＣ−ＤＣコンバータの制御方法。

本発明の第１実施形態の回路図である。 本発明における周波数比較回路の回路図である。 本発明におけるクランプ回路の回路図である。 本発明における計時回路の回路図である。 本発明における計時回路の波形図である。

符号の説明

１ ＤＣ−ＤＣコンバータの制御回路
２ 周波数比較回路
３ クランプ回路
４ 計時回路
５ 積分回路
ＡＭＰ１、ＡＭＰ２ 増幅器
（Ａ）、（Ｂ） 計時回路４の入力端子
Ｃ１ 出力コンデンサ
Ｃ２、Ｃ３ コンデンサ
ＣＭＰ１、ＣＭＰ２ 比較器
Ｄ１ ダイオード
（ＤＬ）、（ＤＨ）、 出力端子
Ｅ１ 設定電圧
ＥＳＲ 負荷抵抗
（ＦＢ） 帰還端子
ＦＥＴ１、ＦＥＴ２、ＦＥＴ３ ＰＭＯＳトランジスタ
ＦＥＴ４、ＦＥＴ５、ＦＥＴ６ ＮＭＯＳトランジスタ
ＦＦ フリップフロップ回路
Ｆ/Ｖ１ Ｆ/Ｖ変換回路
Ｉ０、Ｉ１、Ｉ２ 定電流源
Ｌ１ コイル
（ＬＸ） ＤＣ−ＤＣコンバータの制御回路１の出力端子
（Ｑ_） フリップフロップ回路の反転出力端子
（Ｒ） フリップフロップ回路のリセット端子
（Ｓ） フリップフロップ回路のセット端子
Ｒ１、Ｒ２、Ｒ３、Ｒ４、 抵抗素子
ＴＲ３、ＴＲ４ ＮＰＮトランジスタ
ＴＲ１、ＴＲ２ ＰＮＰトランジスタ
ＶＣＣ 入力電源
（ＶＩＮ） 入力端子
（ＶＯＵＴ） 出力端子
ＶＲ１、ＶＲ２、ＶＲ３、ＶＲ４ 定電圧源
Ｖ０ Ｆ/Ｖ変換回路Ｆ/Ｖ１の出力電圧
Ｖ１ 増幅電圧
Ｖ２ 周波数比較回路２の出力電圧
Ｖ３ コンデンサＣ３の端子間電圧
ＶＡ 比較器ＣＭＰ２の出力電圧
ＶＯＵＴ 出力電圧

Claims (6)

1. ＤＣ−ＤＣコンバータの出力電圧が設定電圧を下回るごとにスイッチング動作を行うＤＣ−ＤＣコンバータの制御回路であって、
   前記スイッチング動作の動作周波数と設定周波数とを比較し、前記設定周波数に対する前記動作周波数の周波数差に応じた周波数差信号を出力する周波数比較回路と、
   前記スイッチング動作におけるオン時間を、前記周波数差信号の値が第１の範囲にある場合には長く調整し、前記周波数差信号の値が第２の範囲にある場合には短く調整する計時回路とを備えることを特徴とするＤＣ−ＤＣコンバータの制御回路。
2. 前記周波数比較回路は、
   前記動作周波数をアナログ信号に変換する変換回路と、
   前記アナログ信号と前記設定周波数に応じた設定アナログ信号とを比較する比較回路と、
   前記比較回路から出力される比較結果を積分し、前記周波数差信号を出力する積分器とを備えることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータの制御回路。
3. 前記計時回路は、
   最大オン時間に係る第１計時信号を出力する基本部と、
   前記周波数差信号に応じた前記オン時間の前記最大オン時間からの時間差に係る第２計時信号を出力する補助部と、
   前記第１計時信号と前記第２計時信号とを合成して前記オン時間を計時する計時出力回路とを備えることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータの制御回路。
4. 前記周波数比較回路と前記計時回路との間に備えられ、負値の周波数差を示す前記周波数差信号の周波数差の下限値を設定するクランプ回路を備えることを特徴とする請求項１乃至３の少なくとも何れか１項に記載のＤＣ−ＤＣコンバータの制御回路。
5. ＤＣ−ＤＣコンバータの出力電圧が設定電圧を下回るごとにスイッチング動作を行うコンパレータ制御方式で動作するＤＣ−ＤＣコンバータの制御方法であって、
   前記スイッチング動作の動作周波数と設定周波数とを比較し、
   前記スイッチング動作におけるオン時間を、前記設定周波数に対する前記動作周波数の周波数差が第１の範囲にある場合には長く調整し第２の範囲にある場合には短く調整することを特徴とするＤＣ−ＤＣコンバータの制御方法。
6. 前記動作周波数と前記設定周波数との比較の際、
   前記動作周波数をアナログ信号に変換し、
   前記アナログ信号と前記設定周波数に応じた設定アナログ信号とを比較し、
   前記比較結果を積分することを特徴とする請求項５に記載のＤＣ−ＤＣコンバータの制御方法。

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