JP7123712B2 - 電源制御装置 - Google Patents

Description

本明細書中に開示されている発明は、電源制御装置に関する。

従来より、絶縁型スイッチング電源の制御主体として、電源制御装置（いわゆる電源ＩＣ）が広く一般に用いられている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１４－１１２９９６号公報

しかしながら、従来の電源制御装置では、軽負荷時や無負荷時の消費電力低減について更なる改善の余地があった。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、軽負荷時や無負荷時の消費電力を低減することのできる電源制御装置を提供することを目的とする。

本明細書中に開示されている電源制御装置は、スイッチング電源の制御主体であって、負荷に応じて出力スイッチの最小オン幅を設定する最小オン幅設定部を有する。

なお、本発明のその他の特徴、要素、ステップ、利点、及び、特性については、以下に続く実施形態の詳細な説明やこれに関する添付の図面によって、さらに明らかとなる。

本明細書中に開示されている発明によれば、軽負荷時や無負荷時の消費電力を低減することのできる電源制御装置を提供することが可能となる。

絶縁型スイッチング電源を備えた電子機器の全体構成を示す図 電源ＩＣの一構成例を示す図 電源ＩＣにおける動作モード切替の条件を示す図 電源ＩＣにおける動作モード切替の一例を示すタイミングチャート コントローラの第１構成例（動作モード切替に関連する部分）を示す図 軽負荷モードにおける電源ＩＣの内部動作状態を示す図 軽負荷モードにおけるピーク電流制御の一例を示すタイミングチャート 無負荷モードにおける電源ＩＣの内部動作状態を示す図 無負荷モードにおけるピーク電流制御の一例を示すタイミングチャート コントローラの第２構成例（バースト制御に関連する部分）を示す図 無負荷モードにおけるバースト制御の一例を示すタイミングチャート ゲイン調整部の一構成例を示す図 パッケージレイアウトの一例を示す図 最小オン幅の切替によるピーク電流制御の一例を示すタイミングチャート 最小オン幅設定部の第１実施例を示す図 最小オン幅切替動作の一例を示すタイミングチャート 最小オン幅設定部の第２実施例を示す図

＜絶縁型スイッチング電源＞
図１は、絶縁型スイッチング電源を備えた電子機器の全体構成を示す図である。本構成例の電子機器Ｘは、絶縁型スイッチング電源１と、絶縁型スイッチング電源１から電力供給を受けて動作する負荷２と、を有する。

絶縁型スイッチング電源１は、一次回路系１ｐ（ＧＮＤ１系）と二次回路系１ｓ（ＧＮＤ２系）との間を電気的に絶縁しつつ、商用交流電源ＰＷから一次回路系１ｐに供給される交流入力電圧Ｖａｃ（例えばＡＣ８５～２６５Ｖ）を所望の直流出力電圧Ｖｏ（例えばＤＣ１０～３０Ｖ）に変換して、二次回路系１ｓの負荷２に供給する手段であり、整流部１０と、ＤＣ／ＤＣ変換部２０と、を含む。

整流部１０は、交流入力電圧Ｖａｃから直流入力電圧Ｖｉ（例えばＤＣ１２０～３７５Ｖ）を生成してＤＣ／ＤＣ変換部２０に供給する回路ブロックであり、フィルタ１１と、ダイオードブリッジ１２と、キャパシタ１３及び１４とを含む。フィルタ１１は、交流入力電圧Ｖａｃからノイズやサージを除去する。ダイオードブリッジ１２は、交流入力電圧Ｖａｃを全波整流して直流入力電圧Ｖｉを生成する。キャパシタ１３は、交流入力電圧Ｖａｃの高調波ノイズを除去する。キャパシタ１４は、直流入力電圧Ｖｉを平滑化する。なお、整流部１０の前段には、フューズなどの保護素子を設けてもよい。また、絶縁型スイッチング電源１に直流入力電圧Ｖｉが直接供給される場合には、整流部１０を割愛することも可能である。

ＤＣ／ＤＣ変換部２０は、直流入力電圧Ｖｉから所望の直流出力電圧Ｖｏを生成して負荷２に供給する回路ブロックであり、電源ＩＣ１００と、これに外付けされる種々のディスクリート部品（トランスＴＲ、抵抗Ｒ１～Ｒ８、キャパシタＣ１～Ｃ４、ダイオードＤ１～Ｄ４、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタＮ１、発光ダイオードＬＥＤ、フォトトランジスタＰＴ、並びに、シャントレギュレータＲＥＧ）と、を含む。

トランスＴＲは、一次回路系１ｐと二次回路系１ｓとの間を電気的に絶縁しつつ互いに逆極性で磁気結合された一次巻線Ｌ１（巻数Ｎｐ）と二次巻線Ｌ２（巻数Ｎｓ）を含む。また、トランスＴＲは、電源ＩＣ１００の電源電圧Ｖｃｃを生成するための手段として、一次回路系１ｐに設けられた補助巻線Ｌ３（巻数Ｎｄ）を含む。

一次巻線Ｌ１の第１端は、直流入力電圧Ｖｉの印加端（＝ダイオードブリッジ１２の出力端）に接続されている。一次巻線Ｌ１１の第２端は、トランジスタＮ１のドレインに接続されている。二次巻線Ｌ２の第１端は、ダイオードＤ４のアノードに接続されている。二次巻線Ｌ２の第２端は、二次回路系１ｓの接地端ＧＮＤ２に接続されている。

なお、巻数Ｎｐ及びＮｓについては、所望の直流出力電圧Ｖｏが得られるように任意に調整すればよい。例えば、巻数Ｎｐが多いほど又は巻数Ｎｓが少ないほど直流出力電圧Ｖｏは低くなり、逆に、巻数Ｎｐが少ないほど又は巻数Ｎｓが多いほど直流出力電圧Ｖｏは高くなる。

電源ＩＣ１００は、一次回路系１ｐに設けられた半導体集積回路装置であり、絶縁型スイッチング電源１（特にＤＣ／ＤＣ変換部２０）の制御主体となる電源制御装置に相当する。なお、電源ＩＣ１００は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１～Ｔ８を備えている。もちろん、電源ＩＣ１００には上記以外の外部端子を設けても構わない。

外部端子Ｔ１（補助巻線モニタ／外部ラッチ停止端子）は、抵抗Ｒ１と抵抗Ｒ２との接続ノード（＝モニタ電圧Ｖｍの印加端）に接続されている。なお、抵抗Ｒ１及びＲ２は、補助巻線Ｌ３の第１端（＝誘起電圧Ｖｐの印加端に相当）と第２端（＝一次回路系１ｐの接地端ＧＮＤ１）との間に直列接続されている。このように接続された抵抗Ｒ１及びＲ２は、相互間の接続ノードから、補助巻線Ｌ３の誘起電圧Ｖｐに応じたモニタ電圧Ｖｍ（＝｛Ｒ２／（Ｒ１＋Ｒ２）｝×Ｖｐ）を出力する分圧部として機能する。

ここで、トランジスタＮ１のオン期間における誘起電圧Ｖｐの電圧値をＶｐｏｎとし、トランジスタＮ１のオフ期間における誘起電圧Ｖｐの電圧値をＶｐｏｆｆとした場合、Ｖｐｏｎ≒－Ｖｉ×（Ｎｄ／Ｎｐ）となり、Ｖｐｏｆｆ≒Ｖｏ×（Ｎｄ／Ｎｓ）となる。

つまり、電圧値Ｖｐｏｎは、直流入力電圧Ｖｉに応じて変動し、電圧値Ｖｐｏｆｆは、直流出力電圧Ｖｏに依存して変動する。従って、例えば、トランジスタＮ１のオフ期間において、誘起電圧Ｖｐに応じたモニタ電圧Ｖｍを監視することにより、直流出力電圧Ｖｏの過電圧保護を掛けたり、直流出力電圧Ｖｏに応じた動作モード切替（詳細は後述）を行ったりすることが可能となる。

このように、上記の回路要素群（ＴＲ、及び、Ｒ１～Ｒ２）は、直流出力電圧Ｖｏの絶対値に応じたモニタ電圧Ｖｍ（＝第１出力検出信号に相当）を生成する第１出力検出部として機能する。

外部端子Ｔ２（＝帰還信号入力端子）は、フォトトランジスタＰＴのコレクタとキャパシタＣ１の第１端に接続されている。フォトトランジスタＰＴのエミッタとキャパシタＣ１の第２端は、いずれも接地端ＧＮＤ１に接続されている。なお、フォトトランジスタＰＴは、二次回路系１ｓに設けられた発光ダイオードＬＥＤと共にフォトカプラとして機能し、発光ダイオードＬＥＤからの光信号に応じた帰還電流Ｉｆｂを生成する。

外部端子Ｔ３（＝一次電流センス端子）は、トランジスタＮ１のソース及びバックゲートと抵抗Ｒ３の第１端に接続されている。抵抗Ｒ３の第２端は、接地端ＧＮＤ１に接続されている。なお、抵抗Ｒ３は、トランジスタＮ１に流れる一次電流Ｉｐをセンス電圧Ｖｃｓ（＝Ｉｐ×Ｒ３）として検出するためのセンス抵抗として機能する。

外部端子Ｔ４（＝接地端子）は、接地端ＧＮＤ１に接続されている。

外部端子Ｔ５（＝外付けＭＯＳドライブ端子）は、トランジスタＮ１のゲートに接続されており、ゲート信号Ｇ１を外部出力する。トランジスタＮ１は、直流入力電圧Ｖｉの印加端から一次巻線Ｌ１を介して接地端ＧＮＤ１に至る電流経路を導通／遮断することにより、一次巻線Ｌ１に流れる一次電流Ｉｐをオン／オフするための出力スイッチである。なお、トランジスタＮ１は、ゲート信号Ｇ１がハイレベルであるときにオンし、ゲート信号Ｇ１がローレベルであるときにオフする。

外部端子Ｔ６（＝電源端子）は、ダイオードＤ１のカソードとキャパシタＣ２の第１端との接続ノード（＝電源電圧Ｖｃｃの印加端）に接続されている。ダイオードＤ１のアノードは、補助巻線Ｌ３の第１端に接続されている。キャパシタＣ２の第２端は、接地端ＧＮＤ１に接続されている。このように接続されたダイオードＤ１とキャパシタＣ２は、補助巻線Ｌ３に生じる誘起電圧Ｖｐを整流及び平滑して電源ＩＣ１００の電源電圧Ｖｃｃを生成する電源電圧生成部として機能する。トランスＴＲの一次巻線Ｌ１と補助巻線Ｌ３との巻線比は、電源ＩＣ１００に必要な電源電圧Ｖｃｃを鑑みて適宜設定すればよい。

外部端子Ｔ７（ノンコネクト端子）は、どこにも接続されていない。

外部端子Ｔ８（＝起動／交流入力電圧モニタ端子）は、抵抗Ｒ４の第１端（＝高電圧ＶＨの印加端）に接続されている。抵抗Ｒ４の第２端は、ダイオードＤ２及びＤ３それぞれのカソードに接続されている。ダイオードＤ２及びＤ３それぞれのアノードは、ダイオードブリッジ１２の正負入力端（＝交流入力電圧Ｖａｃの印加端）に接続されている。

次に、二次回路系１ｓに設けられた回路要素の接続関係について述べる。

ダイオードＤ４のアノードは、先述の通り、二次巻線Ｌ２の第１端に接続されている。ダイオードＤ４のカソードとキャパシタＣ３の第１端は、いずれも直流出力電圧Ｖｏの出力端に接続されている。キャパシタＣ３の第２端は、接地端ＧＮＤ２に接続されている。このように接続されたダイオードＤ４とキャパシタＣ３は、二次巻線Ｌ２に生じる誘起電圧Ｖｓを整流及び平滑して直流出力電圧Ｖｏを生成する整流平滑部として機能する。

抵抗Ｒ５の第１端は、直流出力電圧Ｖｏの出力端に接続されている。抵抗Ｒ５の第２端は、発光ダイオードＬＥＤのアノードに接続されている。発光ダイオードＬＥＤのカソードは、シャントレギュレータＲＥＧのカソードに接続されている。シャントレギュレータＲＥＧのアノードは、接地端ＧＮＤ２に接続されている。シャントレギュレータＲＥＧのゲート（＝制御端子に相当）は、直流出力電圧Ｖｏの出力端と接地端ＧＮＤ２との間に直列接続された抵抗Ｒ７及びＲ８相互間の接続ノード（＝分圧電圧Ｖｏｄの印加端、Ｖｏｄ＝｛Ｒ８／（Ｒ７＋Ｒ８）｝×Ｖｏ）に接続されている。抵抗Ｒ６とキャパシタＣ４は、シャントレギュレータＲＥＧのゲートとカソードとの間に直列接続されている。

シャントレギュレータＲＥＧは、ゲートに印加される分圧電圧Ｖｏｄと所定の内部基準電圧ＶｏＲＥＦとがイマジナリショートするように、発光ダイオードＬＥＤの駆動電流ＩＬＥＤを制御する。

より具体的に述べると、Ｖｏｄ＞ＶｏＲＥＦであるときには、両者の差分値（＝｜Ｖｏｄ－ＶｏＲＥＦ｜）が大きいほど駆動電流ＩＬＥＤが増大される。その結果、発光ダイオードＬＥＤの発光が強くなるので、フォトトランジスタＰＴに流れる帰還電流Ｉｆｂが増大する。一方、Ｖｏｄ＜ＶｏＲＥＦであるときには、両者の差分値（＝｜Ｖｏｄ－ＶｏＲＥＦ｜）が大きいほど駆動電流ＩＬＥＤが低減される。その結果、発光ダイオードＬＥＤの発光が弱くなるので、フォトトランジスタＰＴに流れる帰還電流Ｉｆｂが減少する。

すなわち、上記の回路要素群（Ｒ５～Ｒ８、Ｃ４、ＬＥＤ、ＲＥＧ、及び、ＰＴ）は、直流出力電圧Ｖｏとその目標値（＝｛（Ｒ７＋Ｒ８）／Ｒ８｝×ＶｏＲＥＦ）との差分値に応じた帰還電流Ｉｆｂ（＝第２出力検出信号に相当）を生成する第２出力検出部として機能する。

また、本構成例の絶縁型スイッチング電源１には、電子機器Ｘの動作状態に応じて直流出力電圧Ｖｏの可変制御を行う機能が組み込まれている。このような機能を実装することにより、電子機器Ｘの低待機電力化を実現することが可能となる。

なお、一次回路系１ｐに設けられた電源ＩＣ１００は、直流出力電圧Ｖｏの目標値を設定する機能を持たない。従って、直流出力電圧Ｖｏの可変制御は、二次回路系１ｓで実施される。本図では、マイコンを用いて抵抗Ｒ８の抵抗値を調整することにより、分圧電圧Ｖｏｄの分圧比を切り替えて直流出力電圧Ｖｏを可変制御する構成が例示されているが、直流出力電圧Ｖｏの可変制御手法については、何らこれに限定されるものではない。

また、上記構成から成るＤＣ／ＤＣ変換部２０において、トランジスタＮ１、トランスＴＲ、ダイオードＤ４、及び、キャパシタＣ３は、直流入力電圧Ｖｉから直流出力電圧Ｖｏを生成するフライバック方式の降圧型スイッチング出力段として機能する。

当該スイッチング出力段の降圧動作について簡単に説明する。トランジスタＮ１がオンされているときには、直流入力電圧Ｖｉの印加端から一次巻線Ｌ１、トランジスタＮ１、抵抗Ｒ３を介して接地端ＧＮＤ１に向けた一次電流Ｉｐが流れるので、一次巻線Ｌ１に電気エネルギが蓄えられる。

その後、トランジスタＮ１がオフされると、一次巻線Ｌ１と磁気結合された二次巻線Ｌ２に誘起電圧Ｖｓが発生し、二次巻線Ｌ２からダイオードＤ４を介して接地端ＧＮＤ２に向けた二次電流Ｉｓが流れる。このとき、負荷２には、二次巻線Ｌ２の誘起電圧Ｖｓを整流及び平滑した直流出力電圧Ｖｏが供給される。

以降も、トランジスタＮ１がオン／オフされることにより、上記と同様のスイッチング動作が繰り返される。

このように、本構成例の絶縁型スイッチング電源１によれば、一次回路系１ｐと二次回路系１ｓとの間を電気的に絶縁しつつ、交流入力電圧Ｖａｃから直流出力電圧Ｖｏを生成して負荷２に供給することができる。

＜電源ＩＣ＞
図２は、電源ＩＣ１００の一構成例を示す図である。本構成例の電源ＩＣ１００には、コンパレータ１０１～１０８と、スタータ１０９と、コントローラ１１０と、ＲＳフリップフロップ１１１と、ドライバ１１２と、ゲイン調整部１１３と、スロープ補償部１１４と、加算部１１５と、オシレータ１１６と、最大デューティ設定部１１７と、抵抗１１８と、Ｐチャネル型ＭＯＳ電界効果トランジスタ１１９が集積化されている。

コンパレータ１０１は、外部端子Ｔ１から非反転入力端（＋）に入力されるモニタ電圧Ｖｍと、反転入力端（－）に入力される閾値電圧Ｖｔｈ１（＝過電圧検出値に相当）とを比較して過電圧検出信号Ｓ１を生成する。過電圧検出信号Ｓ１は、Ｖｍ＞Ｖｔｈ１であるときにハイレベルとなり、Ｖｍ＜Ｖｔｈ１であるときにローレベルとなる。

コンパレータ１０２は、外部端子Ｔ１から非反転入力端（＋）に入力されるモニタ電圧Ｖｍと、反転入力端（－）に入力される閾値電圧Ｖｔｈ２（＜Ｖｔｈ１、軽負荷検出値に相当）とを比較して軽負荷検出信号Ｓ２を生成する。軽負荷検出信号Ｓ２は、Ｖｍ＞Ｖｔｈ２であるときにハイレベルとなり、Ｖｍ＜Ｖｔｈ１であるときにローレベルとなる。

コンパレータ１０３は、外部端子Ｔ１から非反転入力端（＋）に入力されるモニタ電圧Ｖｍと、反転入力端（－）に入力される閾値電圧Ｖｔｈ３（＜Ｖｔｈ２、無負荷検出値に相当）とを比較して無負荷検出信号Ｓ３を生成する。無負荷検出信号Ｓ３は、Ｖｍ＞Ｖｔｈ３であるときにハイレベルとなり、Ｖｍ＜Ｖｔｈ３であるときにローレベルとなる。

コンパレータ１０４は、外部端子Ｔ２から非反転入力端（＋）に入力される帰還電圧Ｖｆｂと、反転入力端（－）に入力される閾値電圧Ｖｔｈ４（＝即時復帰検出値に相当）とを比較して即時復帰検出信号Ｓ４を生成する。即時復帰検出信号Ｓ４は、Ｖｆｂ＞Ｖｔｈ４であるときにハイレベルとなり、Ｖｆｂ＜Ｖｔｈ４であるときにローレベルとなる。

コンパレータ１０５は、外部端子Ｔ２から反転入力端（－）に入力される帰還電圧Ｖｆｂと、非反転入力端（＋）に入力される閾値電圧Ｖｔｈ５（＜Ｖｔｈ４、バースト検出値に相当）とを比較してバースト検出信号Ｓ５を生成する。従って、バースト検出信号Ｓ５は、Ｖｆｂ＜Ｖｔｈ５であるときにハイレベルとなり、Ｖｆｂ＞Ｖｔｈ５であるときにローレベルとなる。

コンパレータ１０６は、加算部１１５から非反転入力端（＋）に入力される基準電圧Ｖｒｅｆと、ゲイン調整部１１３から反転入力端（－）に入力される分圧帰還電圧Ｖｆｂ２（＝α×Ｖｆｂ、ただし０＜α＜１）とを比較してオフタイミング信号Ｓ６を生成する。オフタイミング信号Ｓ６は、Ｖｒｅｆ＞Ｖｆｂ２であるときにハイレベルとなり、Ｖｒｅｆ＜Ｖｆｂ２であるときにローレベルとなる。

コンパレータ１０７は、外部端子Ｔ３から非反転入力端（＋）に入力されるセンス電圧Ｖｃｓと、反転入力端（－）に入力される閾値電圧Ｖｔｈ７（＝過負荷検出値に相当）とを比較して過負荷検出信号Ｓ７を生成する。過負荷検出信号Ｓ７は、Ｖｃｓ＞Ｖｔｈ７であるときにハイレベルとなり、Ｖｃｓ＜Ｖｔｈ７であるときにローレベルとなる。

コンパレータ１０８は、外部端子Ｔ３から非反転入力端（＋）に入力されるセンス電圧Ｖｃｓと、反転入力端（－）に入力される閾値電圧Ｖｔｈ８（＝過電流検出値に相当）とを比較して過電流検出信号Ｓ８を生成する。過電流検出信号Ｓ８は、Ｖｃｓ＞Ｖｔｈ８であるときにハイレベルとなり、Ｖｃｓ＜Ｖｔｈ８であるときにローレベルとなる。

なお、本図では明示されていないが、コンパレータ１０７及び１０８の前段には、出力スイッチ１２９がオンされてから所定のマスク期間に亘ってセンス電圧Ｖｃｓをゼロ値に固定するマスク処理部を設けるとよい。このような構成とすることにより、トランジスタＮ１のオン時に生じるセンス電圧Ｖｃｓのリンギングノイズの影響を受けずに済む。

スタータ１０９は、絶縁型スイッチング電源１の起動直後や電源ＩＣ１００の軽負荷モードまたは無負荷モード（詳細は後述）において、電源電圧Ｖｃｃが所定の閾値電圧よりも低下したときに、外部端子Ｔ８の高電圧ＶＨを用いて外部端子Ｔ６に外付けされたキャパシタＣ２を充電ないしは再充電することにより、電源電圧Ｖｃｃを引き上げる。

コントローラ１１０は、電源ＩＣ１００各部の動作を統括的に制御する。例えば、トランジスタＮ１のオンデューティ制御に着目すると、コントローラ１１０は、オシレータ１１６から入力される駆動クロック信号ＣＬＫ（＝オンタイミング信号に相当）、コンパレータ１０６から入力されるオフタイミング信号Ｓ６、及び、最大デューティ設定部１１７から入力される最大デューティ設定信号Ｄｍａｘに基づいて、セット信号Ｓ９及びリセット信号Ｓ１０のパルス生成を行う。

また、電源ＩＣ１００の異常保護機能に着目すると、コントローラ１１０は、過電圧検出信号Ｓ１、過負荷検出信号Ｓ７、及び、過電流検出信号Ｓ８に基づいて、トランジスタＮ１を強制的にオフするように、リセット信号Ｓ１０をオフ時の論理レベルに固定する。

また、電源ＩＣ１００の動作モード切替機能（詳細は後述）に着目すると、コントローラ１１０は、軽負荷検出信号Ｓ２、無負荷検出信号Ｓ３、及び、即時復帰検出信号Ｓ４に基づいて、消費電力の異なる複数の動作モード（＝通常モードと少なくとも一つの省電力モード）を切り替える。

さらに、コントローラ１１０は、バースト検出信号Ｓ５に基づいて、トランジスタＮ１のバースト制御（＝間欠制御）を行うか否かを決定する機能も備えている。より具体的に述べると、コントローラ１１０は、基本的に、バースト検出信号Ｓ５がハイレベルである間、トランジスタＮ１をオフし続ける。

ＲＳフリップフロップ１１１は、セット端（Ｓ）に入力されるセット信号Ｓ９と、リセット端（Ｒ）に入力されるリセット信号Ｓ１０に応じて、出力端（Ｑ）から出力されるＰＷＭ［pulse width modulation］信号Ｓ１１の論理レベルを切り替える。具体的に述べると、ＲＳフリップフロップ１１１は、セット信号Ｓ９がハイレベルに立ち上がったときにＰＷＭ信号Ｓ１１をハイレベルにセットし、リセット信号Ｓ１０がハイレベルに立ち上がったときにＰＷＭ信号Ｓ１１をローレベルにリセットする。

ドライバ１１２は、ＰＷＭ信号Ｓ１１の入力を受けてゲート信号Ｇ１を生成し、これを外部端子Ｔ５に出力する。より具体的に述べると、ドライバ１１２は、ＰＷＭ信号Ｓ１１がハイレベルであるときにゲート信号Ｇ１をハイレベルとし、ＰＷＭ信号Ｓ１１がローレベルであるときにゲート信号Ｇ１をローレベルとする。

ゲイン調整部１１３は、外部端子Ｔ２から入力される帰還電圧Ｖｆｂを所定のゲインα（＝分圧比α）で分圧することにより、分圧帰還電圧Ｖｆｂ２（＝α×Ｖｆｂ）を生成する。なお、ゲイン調整部１１３は、電源ＩＣ１００の動作モードに応じて、上記のゲインαを切り替える機能を備えている（詳細は後述）。

スロープ補償部１１４は、駆動クロック信号ＣＬＫに同期して、三角波状、鋸波状、または、ｎ次スロープ波状（例えばｎ＝２）のスロープ電圧Ｖｓｌｐを生成する。

加算部１１５は、外部端子Ｔ３から入力されるセンス電圧Ｖｃｓ（＝一次電流Ｉｐの挙動を模擬した電圧信号）と、スロープ補償部１１４から入力されるスロープ電圧Ｖｓｌｐを足し合わせて基準電圧Ｖｒｅｆを生成する。このような構成とすることにより、電流モード方式の出力帰還制御が行われるので、出力帰還ループの安定性を高めるとともに、負荷変動時の過渡応答特性を向上することが可能となる。ただし、電圧モード方式の出力帰還制御で足りる場合には、加算部１１５を割愛することも可能である。

オシレータ１１６は、コントローラ１１０の駆動クロック信号ＣＬＫを生成してコントローラ１１０に出力する。なお、オシレータ１１６には、分圧帰還電圧Ｖｆｂ２を監視して、ピーク負荷時（＝定常時よりも負荷が重くなったとき）に一定時間だけ駆動クロック信号ＣＬＫの発振周波数を引き上げる機能を持たせるとよい。このような機能を具備すれば、トランジスタＮ１の低価格化やトランスＴＲのサイズ縮小を実現することができる。

最大デューティ設定部１１７は、トランジスタＮ１のオンデューティＤｏｎ（＝スイッチング周期Ｔに占めるオン期間Ｔｏｎの割合）を所定の上限値以下に制限するための最大デューティ設定信号Ｄｍａｘを生成してコントローラ１１０に出力する。

抵抗１１８（抵抗値：Ｒ１１８）は、定電圧Ｖｒｅｇの印加端と外部端子Ｔ２との間に接続されており、外部端子Ｔ２に流れる帰還電流Ｉｆｂを帰還電圧Ｖｆｂ（＝Ｖｒｅｇ－Ｉｆｂ×Ｒ１１８）に変換する電流／電圧変換素子である。従って、帰還電圧Ｖｆｂは、帰還電流Ｉｆｂが大きいほど低くなり、帰還電流Ｉｆｂが小さいほど高くなる。

トランジスタ１１９のソース及びバックゲートは、定電圧Ｖｒｅｇの印加端に接続されている。トランジスタ１１９のドレインは、抵抗１１８の一端に接続されている。トランジスタ１１９のゲートは、パワーセーブ信号ＰＳの入力端に接続されている。このようにして接続されたトランジスタ１１９は、パワーセーブ信号ＰＳに応じて帰還電流Ｉｆｂの流れる電流経路を導通／遮断する。より具体的に述べると、トランジスタ１１９は、パワーセーブ信号ＰＳがローレベルであるときにオンし、パワーセーブ信号ＰＳがハイレベルであるときにオフする。

また、本図では明示されていないが、電源ＩＣ１００には、上記構成要素以外にも、定電圧生成回路、チャージポンプ回路、ブラウンアウト回路、ソフトスタート回路、交流入力補償回路、周波数ホッピング回路、並びに、各種保護回路（ＵＶＬＯ［under voltage lock out］回路など）を集積化するとよい。

＜オンデューティ制御＞
次に、トランジスタＮ１のオンデューティ制御について簡単に説明する。先述の通り、Ｖｏｄ＞ＶｏＲＥＦであるときには、両者の差分値（＝｜Ｖｏｄ－ＶｏＲＥＦ｜）が大きいほど駆動電流ＩＬＥＤが増大するので、帰還電流Ｉｆｂも増大する。帰還電流Ｉｆｂが増大すると、帰還電圧Ｖｆｂが低下して基準電圧Ｖｒｅｆとの交差タイミングが早まる。従って、オフタイミング信号Ｓ６の立上りタイミングが早くなり、リセット信号Ｓ１０の立上りタイミングが早くなる。その結果、ＰＷＭ信号Ｓ１１（延いてはゲート信号Ｇ１）の立下りタイミングが早くなり、トランジスタＮ１のオンデューティＤｏｎが小さくなるので、直流出力電圧Ｖｏが低下する。

これとは逆に、Ｖｏｄ＜ＶｏＲＥＦであるときには、両者の差分値（＝｜Ｖｏｄ－ＶｏＲＥＦ｜）が大きいほど駆動電流ＩＬＥＤが減少するので、帰還電流Ｉｆｂも減少する。帰還電流Ｉｆｂが減少すると、帰還電圧Ｖｆｂが上昇して基準電圧Ｖｒｅｆとの交差タイミングが遅れる。従って、オフタイミング信号Ｓ６の立上りタイミングが遅くなり、リセット信号Ｓ１０の立上りタイミングが遅くなる。その結果、ＰＷＭ信号Ｓ１１（延いてはゲート信号Ｇ１）の立下りタイミングが遅くなり、トランジスタＮ１のオンデューティＤｏｎが大きくなるので、直流出力電圧Ｖｏが上昇する。

このようなオンデューティ制御により、直流出力電圧Ｖｏをその目標値（＝｛（Ｒ７＋Ｒ８）／Ｒ８｝×ＶｏＲＥＦ）に維持することができる。

なお、電源ＩＣ１００に集積化された各種構成要素のうち、コンパレータ１０６、コントローラ１１０、ＲＳフリップフロップ１１１、ドライバ１１２、ゲイン調整部１１３、スロープ補償部１１４、及び、抵抗１１８は、帰還電流Ｉｆｂ（＝第２出力検出信号）に基づいてトランジスタＮ１のオンデューティＤｏｎを制御するオンデューティ制御部として機能する。

＜動作モード切替＞
次に、電源ＩＣ１００の動作モード切替について説明する。先にも述べたように、コントローラ１１０は、軽負荷検出信号Ｓ２、無負荷検出信号Ｓ３、及び、即時復帰検出信号Ｓ４に基づいて、消費電力の異なる複数の動作モードを切り替える機能を備えている。

以下では、上記複数の動作モードとして、通常モード（ＭＯＤＥ１）のほかに、軽負荷モード（ＭＯＤＥ２）と無負荷モード（ＭＯＤＥ３）を備えている場合を例に挙げて説明を続ける。なお、軽負荷モード（ＭＯＤＥ２）は、通常モード（ＭＯＤＥ２）よりも消費電力の小さい第１の省電力モードであり、無負荷モード（ＭＯＤＥ３）は、軽負荷モード（ＭＯＤＥ２）よりもさらに消費電力の小さい第２の省電力モードである（それぞれの詳細については後述）。

図３は、電源ＩＣ１００における動作モード切替の条件を示す図である。電源ＩＣ１００が通常モード（ＭＯＤＥ１）であるときに、トランジスタＮ１のモニタ電圧Ｖｍ（より正確にはトランジスタＮ１のオフ期間におけるモニタ電圧Ｖｍ、以下も同様）が閾値電圧Ｖｔｈ２よりも低い状態、すなわち、軽負荷検出信号Ｓ２のパルスエッジが検出されない期間が判定時間Ｔｃ１に亘って継続すると、電源ＩＣ１００が通常モード（ＭＯＤＥ１）から軽負荷モード（ＭＯＤＥ２）に移行する。これとは逆に、電源ＩＣ１００が軽負荷モード（ＭＯＤＥ２）であるときに、モニタ電圧Ｖｍが閾値電圧Ｖｔｈ２よりも高い状態、すなわち、軽負荷検出信号Ｓ２のパルスエッジが周期的に検出されている期間が判定時間Ｔｃ１に亘って継続すると、電源ＩＣ１００が軽負荷モード（ＭＯＤＥ２）から通常モード（ＭＯＤＥ１）に復帰する。

また、電源ＩＣ１００が軽負荷モード（ＭＯＤＥ２）であるときに、モニタ電圧Ｖｍが閾値電圧Ｖｔｈ３よりも低い状態、すなわち、無負荷検出信号Ｓ３のパルスエッジが検出されない期間が判定時間Ｔｃ１に亘って継続すると、電源ＩＣ１００が軽負荷モード（ＭＯＤＥ２）から無負荷モード（ＭＯＤＥ３）に移行する。これとは逆に、電源ＩＣ１００が無負荷モード（ＭＯＤＥ３）であるときに、モニタ電圧Ｖｍが閾値電圧Ｖｔｈ３よりも高い状態、すなわち、無負荷検出信号Ｓ３のパルスエッジが周期的に検出されている期間が判定時間Ｔｃ１に亘って継続すると、電源ＩＣ１００が無負荷モード（ＭＯＤＥ３）から軽負荷モード（ＭＯＤＥ２）に復帰する。

このように、コントローラ１１０は、モニタ電圧Ｖｍの監視結果（＝軽負荷検出信号Ｓ２と無負荷検出信号Ｓ３）に応じて、通常モード（ＭＯＤＥ１）と軽負荷モード（ＭＯＤＥ２）との間、または、軽負荷モード（ＭＯＤＥ２）と無負荷モード（ＭＯＤＥ３）との間で、電源ＩＣ１００の動作モード切替を行う。

先にも述べたように、トランジスタＮ１のオフ期間におけるモニタ電圧Ｖｍは、直流出力電圧Ｖｏに依存して変動する。従って、上記の動作モード切替によれば、例えば、二次回路系１ｓで直流出力電圧Ｖｏが引き下げられたときに、これを検知して電源ＩＣ１００の消費電力も引き下げることができるので、電子機器Ｘ全体のさらなる低待機電力化を実現することが可能となる。

なお、電源ＩＣ１００では、過電圧検出用のモニタ電圧Ｖｍを動作モード切替用にも流用しているので、外部端子の本数を不必要に増やさずに済む。

また、電源ＩＣ１００が軽負荷モード（ＭＯＤＥ２）及び無負荷モード（ＭＯＤＥ３）いずれであっても、帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ４よりも高い状態、すなわち、即時復帰検出信号Ｓ４がハイレベルである状態が所定の判定時間Ｔｃ２に亘って継続すると、電源ＩＣ１００が通常モード（ＭＯＤＥ１）に即時復帰する。

なお、本明細書中における「即時復帰」とは、モニタ電圧Ｖｍの監視結果に依らず、たとえ無負荷モード（ＭＯＤＥ３）であっても軽負荷モード（ＭＯＤＥ２）を経ずに通常モード（ＭＯＤＥ１）に復帰するという意味であり、即時復帰検出信号Ｓ４がハイレベルに立ち上がった時点で即時に通常モード（ＭＯＤＥ１）に復帰する場合だけでなく、上記のように、所定の判定時間Ｔｃ２を経て通常モード（ＭＯＤＥ１）に復帰する場合も含む。

このように、コントローラ１１０は、帰還電流Ｉｆｂ（延いては帰還電圧Ｖｆｂ）の監視結果（＝即時復帰検出信号Ｓ４）に応じて、通常モード（ＭＯＤＥ１）への即時復帰を行う。従って、二次回路系１ｓで直流出力電圧Ｖｏの目標値が引き上げられたときには、電源ＩＣ１００を通常モード（ＭＯＤＥ１）に遅滞なく復帰させて、負荷２への供給電力を増やすことができるので、負荷２が重くても直流出力電圧Ｖｏを支障なく立ち上げることが可能となる。

図４は、電源ＩＣ１００における動作モード切替の一例を示すタイミングチャートであり、上から順に、ゲート信号Ｇ１、スイッチ電圧Ｖｓｗ（＝トランジスタＮ１のドレイン電圧）、モニタ電圧Ｖｍ、マスク信号ＭＡＳＫ（＝コントローラ１１０の内部信号）、軽負荷検出信号Ｓ２、無負荷検出信号Ｓ３、並びに、電源ＩＣ１００の動作モード（ＭＯＤＥ）が描写されている。

なお、マスク信号ＭＡＳＫは、軽負荷検出信号Ｓ２と無負荷検出信号Ｓ３それぞれにマスク処理（＝トランジスタＮ１のオフ期間における論理レベルだけを抽出するための信号処理）を施すための二値信号であり、ゲート信号Ｇ１がローレベルに立ち下げられてから所定の監視期間だけハイレベル（＝マスク解除時の論理レベル）となる。そこで、本図では、軽負荷検出信号Ｓ２及び無負荷検出信号Ｓ３として、コンパレータ１０２及び１０３の出力信号をそのまま描写するのではなく、マスク処理済みの信号が描写されている。

二次回路系１ｓで直流出力電圧Ｖｏの目標値が通常値に設定されているときには、トランジスタＮ１のオフ期間（＝ゲート信号Ｇ１のローレベル期間）において、Ｖｍ＞Ｖｔｈ２となる。このとき、軽負荷検出信号Ｓ２と無負荷検出信号Ｓ３には、それぞれ周期的なパルスが現れる。コントローラ１１０は、これらのパルスが検出されている間、電源ＩＣ１００を通常モード（ＭＯＤＥ１）に維持する。

一方、二次回路系１ｓで直流出力電圧Ｖｏの目標値が１段階引き下げられると、トランジスタＮ１のオフ期間において、Ｖｔｈ３＜Ｖｍ＜Ｖｔｈ２となる。このとき、無負荷検出信号Ｓ３には先と同じく周期的なパルスが現れるが、軽負荷検出信号Ｓ２はローレベルに張り付いた状態となる。コントローラ１１０は、この状態が所定の判定時間Ｔｃ１に亘って継続したとき、電源ＩＣ１００を通常モード（ＭＯＤＥ１）から軽負荷モード（ＭＯＤＥ２）に移行する。

さらに、二次回路系１ｓで直流出力電圧Ｖｏの目標値がもう１段階引き下げられると、トランジスタＮ１のオフ期間において、Ｖｍ＜Ｖｔｈ３となる。このときには、軽負荷検出信号Ｓ２だけでなく、無負荷検出信号Ｓ３もローレベルに張り付いた状態となる。コントローラ１１０は、この状態が所定の判定時間Ｔｃ１に亘って継続したとき、電源ＩＣ１００を軽負荷モード（ＭＯＤＥ２）から無負荷モード（ＭＯＤＥ３）に移行する。

＜コントローラ（第１構成例）＞
図５は、コントローラ１１０の第１構成例を示す図である。本構成例のコントローラ１１０は、電源ＩＣ１００の動作モード切替に関連する機能ブロックとして、エッジ検出部ａと、第１タイマ部ｂと、第２タイマ部ｃと、動作モード切替部ｄと、を含む。

エッジ検出部ａは、軽負荷検出信号Ｓ２及び無負荷検出信号Ｓ３それぞれのパルスエッジ（例えば立上りエッジ）を検出する回路ブロックであり、インバータａ１とＤフリップフロップａ２～ａ５を含む。

インバータａ１は、出力状態信号Ｎｏｕｔを論理反転して反転出力状態信号ＮｏｕｔＢを生成する。従って、反転出力状態信号ＮｏｕｔＢは、出力状態信号Ｎｏｕｔがハイレベルであるときにローレベルとなり、出力状態信号Ｎｏｕｔがローレベルであるときにハイレベルとなる。出力状態信号Ｎｏｕｔは、トランジスタＮ１のオン／オフ状態を示す信号であり、例えば、トランジスタＮ１のオン期間にハイレベルとなり、トランジスタＮ１のオフ期間にローレベルとなる。なお、出力状態信号Ｎｏｕｔは、例えば、ゲート信号Ｇ１をレベルシフトさせて生成すればよい。

Ｄフリップフロップａ２は、クロック入力端に入力されている軽負荷検出信号Ｓ２がハイレベルに立ち上がったときに、データ入力端（Ｄ）に入力されているハイレベル信号をラッチし、その結果をエッジ検出信号Ｓａ２として出力端（Ｑ）から出力する。

Ｄフリップフロップａ３は、クロック入力端に入力されている無負荷検出信号Ｓ３がハイレベルに立ち上がったときに、データ入力端（Ｄ）に入力されているハイレベル信号をラッチし、その結果をエッジ検出信号Ｓａ３として出力端（Ｑ）から出力する。

また、Ｄフリップフロップａ２及びａ３は、それぞれのリセット入力端に入力されている反転出力状態信号ＮｏｕｔＢによりリセットされる。具体的に述べると、Ｄフリップフロップａ２及びａ３は、反転出力状態信号ＮｏｕｔＢのローレベル期間（＝トランジスタＮ１のオン期間）にリセット状態（Ｓａ２＝Ｓａ３＝Ｌ）となり、反転出力状態信号ＮｏｕｔＢのハイレベル期間（＝トランジスタＮ１のオフ期間）にリセット解除状態となる。

Ｄフリップフロップａ４は、クロック入力端に入力されている出力状態信号Ｎｏｕｔがハイレベルに立ち上がったときに、データ入力端（Ｄ）に入力されているエッジ検出信号Ｓａ２をラッチし、その結果をエッジ検出信号Ｓａ４として出力端（Ｑ）から出力する。

Ｄフリップフロップａ５は、クロック入力端に入力されている出力状態信号Ｎｏｕｔがハイレベルに立ち上がったときに、データ入力端（Ｄ）に入力されているエッジ検出信号Ｓａ３をラッチし、その結果をエッジ検出信号Ｓａ５として出力端（Ｑ）から出力する。

また、Ｄフリップフロップａ４及びａ５は、それぞれのリセット入力端に入力されているイネーブル信号ＥＮによりリセットされる。具体的に述べると、Ｄフリップフロップａ４及びａ５は、イネーブル信号ＥＮのローレベル期間（＝電源ＩＣ１００のディセーブル期間）にリセット状態（Ｓａ４＝Ｓａ５＝Ｌ）となり、イネーブル信号ＥＮのハイレベル期間（＝電源ＩＣ１００のイネーブル期間）にリセット解除状態となる。

第１タイマ部ｂは、所定の判定時間Ｔｃ１をカウントする回路ブロックであり、タイマｂ１～ｂ４と、ＲＳフリップフロップｂ５及びｂ６と、インバータｂ７～ｂ１０を含む。

タイマｂ１は、通常モード（ＭＯＤＥ１）から軽負荷モード（ＭＯＤＥ２）への移行判定用であり、クロック入力端に入力されているクロックパルスＣＫのパルス数をカウントし、そのカウント値が所定値（＝判定時間Ｔｃ１に相当）に達したときに、セット信号Ｓｂ１をハイレベルに立ち上げる。ただし、タイマｂ１は、リセット入力端に入力されている反転エッジ検出信号Ｓａ４Ｂによりリセットされる。より具体的に述べると、タイマｂ１は、反転エッジ検出信号Ｓａ４Ｂのローレベル期間（＝軽負荷検出信号Ｓ２のパルスエッジが周期的に検出されている期間）にリセット状態となり、反転エッジ検出信号Ｓａ４Ｂのハイレベル期間（＝軽負荷検出信号Ｓ２のパルスエッジが検出されない期間）にリセット解除状態となる。従って、セット信号Ｓｂ１は、反転エッジ検出信号Ｓａ４Ｂが判定時間Ｔｃ１に亘ってハイレベルに維持されたときにハイレベルに立ち上がる。

タイマｂ２は、軽負荷モード（ＭＯＤＥ２）から通常モード（ＭＯＤＥ１）への復帰判定用であり、クロック入力端に入力されているクロックパルスＣＫのパルス数をカウントし、そのカウント値が所定値（＝判定時間Ｔｃ１に相当）に達したときに、リセット信号Ｓｂ２をハイレベルに立ち上げる。ただし、タイマｂ２は、リセット入力端に入力されているエッジ検出信号Ｓａ４によりリセットされる。具体的に述べると、タイマｂ２は、エッジ検出信号Ｓａ４のローレベル期間（＝軽負荷検出信号Ｓ２のパルスエッジが検出されない期間）にリセット状態となり、エッジ検出信号Ｓａ４のハイレベル期間（＝軽負荷検出信号Ｓ２のパルスエッジが周期的に検出されている期間）にリセット解除状態となる。従って、リセット信号Ｓｂ２は、エッジ検出信号Ｓａ４が判定時間Ｔｃ１に亘ってハイレベルに維持されたときにハイレベルに立ち上がる。

タイマｂ３は、軽負荷モード（ＭＯＤＥ２）から無負荷モード（ＭＯＤＥ３）への移行判定用であり、クロック入力端に入力されているクロックパルスＣＫのパルス数をカウントし、そのカウント値が所定値（＝判定時間Ｔｃ１に相当）に達したときに、セット信号Ｓｂ３をハイレベルに立ち上げる。ただし、タイマｂ３は、リセット入力端に入力されている反転エッジ検出信号Ｓａ５Ｂによりリセットされる。より具体的に述べると、タイマｂ３は、反転エッジ検出信号Ｓａ５Ｂのローレベル期間（＝無負荷検出信号Ｓ３のパルスエッジが周期的に検出されている期間）にリセット状態となり、反転エッジ検出信号Ｓａ５Ｂのハイレベル期間（＝無負荷検出信号Ｓ３のパルスエッジが検出されない期間）にリセット解除状態となる。従って、セット信号Ｓｂ３は、反転エッジ検出信号Ｓａ５Ｂが判定時間Ｔｃ１に亘ってハイレベルに維持されたときにハイレベルに立ち上がる。

タイマｂ４は、無負荷モード（ＭＯＤＥ３）から軽負荷モード（ＭＯＤＥ２）への復帰判定用であり、クロック入力端に入力されているクロックパルスＣＫのパルス数をカウントし、そのカウント値が所定値（＝判定時間Ｔｃ１に相当）に達したときに、リセット信号Ｓｂ４をハイレベルに立ち上げる。ただし、タイマｂ４は、リセット入力端に入力されているエッジ検出信号Ｓａ５によりリセットされる。より具体的に述べると、タイマｂ４は、エッジ検出信号Ｓａ５のローレベル期間（＝無負荷検出信号Ｓ３のパルスエッジが検出されない期間）にリセット状態となり、エッジ検出信号Ｓａ５のハイレベル期間（＝無負荷検出信号Ｓ３のパルスエッジが周期的に検出されている期間）にリセット解除状態となる。従って、リセット信号Ｓｂ４は、エッジ検出信号Ｓａ５が判定時間Ｔｃ１に亘ってハイレベルに維持されたときにハイレベルに立ち上がる。

ＲＳフリップフロップｂ５は、セット端（Ｓ）に入力されるセット信号Ｓｂ１と、リセット端（Ｒ）に入力されるリセット信号Ｓｂ２に応じて、出力端（Ｑ）から出力される移行復帰信号Ｓｂ５の論理レベルを切り替える。具体的に述べると、ＲＳフリップフロップｂ５は、セット信号Ｓｂ１がハイレベルに立ち上がったときに移行復帰信号Ｓｂ５をハイレベルにセットし、リセット信号Ｓｂ２がハイレベルに立ち上がったときに移行復帰信号Ｓｂ５をローレベルにリセットする。すなわち、移行復帰信号Ｓｂ５は、通常モード（ＭＯＤＥ１）から軽負荷モード（ＭＯＤＥ２）へ移行すべきタイミングでハイレベルに立ち上がり、軽負荷モード（ＭＯＤＥ２）から通常モード（ＭＯＤＥ１）へ復帰すべきタイミングでローレベルに立ち下がる。

ＲＳフリップフロップｂ６は、セット端（Ｓ）に入力されるセット信号Ｓｂ３と、リセット端（Ｒ）に入力されるリセット信号Ｓｂ４に応じて、出力端（Ｑ）から出力される移行復帰信号Ｓｂ６の論理レベルを切り替える。より具体的に述べると、ＲＳフリップフロップｂ６は、セット信号Ｓｂ３がハイレベルに立ち上がったときに移行復帰信号Ｓｂ６をハイレベルにセットし、リセット信号Ｓｂ４がハイレベルに立ち上がったときに移行復帰信号Ｓｂ６をローレベルにリセットする。すなわち、移行復帰信号Ｓｂ６は、軽負荷モード（ＭＯＤＥ２）から無負荷モード（ＭＯＤＥ３）へ移行すべきタイミングでハイレベルに立ち上がり、無負荷モード（ＭＯＤＥ３）から軽負荷モード（ＭＯＤＥ２）へ復帰すべきタイミングでローレベルに立ち下がる。

インバータｂ７は、エッジ検出信号Ｓａ４を論理反転して反転エッジ検出信号Ｓａ４Ｂを生成する。従って、反転エッジ検出信号Ｓａ４Ｂは、エッジ検出信号Ｓａ４がハイレベルであるときにローレベルとなり、エッジ検出信号Ｓａ４がローレベルであるときにハイレベルとなる。

インバータｂ８は、エッジ検出信号Ｓａ５を論理反転して反転エッジ検出信号Ｓａ５Ｂを生成する。従って、反転エッジ検出信号Ｓａ５Ｂは、エッジ検出信号Ｓａ５がハイレベルであるときにローレベルとなり、エッジ検出信号Ｓａ５がローレベルであるときにハイレベルとなる。

インバータｂ９は、移行復帰信号Ｓｂ５を論理反転して反転移行復帰信号Ｓｂ５Ｂを生成する。反転移行復帰信号Ｓｂ５Ｂは、移行復帰信号Ｓｂ５がハイレベルであるときにローレベルとなり、移行復帰信号Ｓｂ５がローレベルであるときにハイレベルとなる。

インバータｂ１０は、移行復帰信号Ｓｂ６を論理反転して反転移行復帰信号Ｓｂ６Ｂを生成する。反転移行復帰信号Ｓｂ６Ｂは、移行復帰信号Ｓｂ６がハイレベルであるときにローレベルとなり、移行復帰信号Ｓｂ６がローレベルであるときにハイレベルとなる。

第２タイマ部ｃは、所定の判定時間Ｔｃ２をカウントする回路ブロックであり、タイマｃ１を含む。

タイマｃ１は、軽負荷モード（ＭＯＤＥ２）及び無負荷モード（ＭＯＤＥ３）から通常モード（ＭＯＤＥ１）への即時復帰判定用であり、クロック入力端に入力されているクロックパルスＣＫのパルス数をカウントし、そのカウント値が所定値（＝判定時間Ｔｃ２に相当）に達したときに、即時復帰信号Ｓｃ１をハイレベルに立ち上げる。ただし、タイマｃ１は、リセット入力端に入力されている即時復帰検出信号Ｓ４によりリセットされる。具体的に述べると、タイマｃ１は、即時復帰検出信号Ｓ４のローレベル期間（＝帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ４よりも低い期間）にリセット状態となり、即時復帰検出信号Ｓ４のハイレベル期間（＝帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ４よりも高い期間）にリセット解除状態となる。従って、即時復帰信号Ｓｃ１は、即時復帰検出信号Ｓ４が判定時間Ｔｃ２に亘ってハイレベルに維持されたときにハイレベルに立ち上がる。

なお、本図では、タイマｂ１～ｂ４及びタイマｃ１として、それぞれ、パルスカウンタ（＝デジタルタイマ）を用いた構成例を挙げたが、アナログタイマを用いてもよい。

動作モード切替部ｄは、反転移行復帰信号Ｓｂ５Ｂ及びＳｂ６Ｂと即時復帰信号Ｓｃ１に基づいてモード信号Ｍ１～Ｍ３を生成する回路ブロックであり、Ｄフリップフロップｄ１～ｄ３とアップダウンカウンタｄ４を含む。

Ｄフリップフロップｄ１は、クロック入力端に入力されている駆動クロック信号ＣＬＫがハイレベルに立ち上がったときに、データ入力端（Ｄ）に入力されている反転移行復帰信号Ｓｂ５Ｂをラッチし、その結果をアップダウン信号Ｓｄ１として出力端（Ｑ）から出力する。

Ｄフリップフロップｄ２は、クロック入力端に入力されている駆動クロック信号ＣＬＫがハイレベルに立ち上がったときに、データ入力端（Ｄ）に入力されている反転移行復帰信号Ｓｂ６Ｂをラッチし、その結果をアップダウン信号Ｓｄ２として出力端（Ｑ）から出力する。

Ｄフリップフロップｄ３は、クロック入力端に入力されている駆動クロック信号ＣＬＫがハイレベルに立ち上がったときに、データ入力端（Ｄ）に入力されている即時復帰信号Ｓｃ１をラッチし、その結果をリセット信号Ｓｄ３として出力端（Ｑ）から出力する。

また、Ｄフリップフロップｄ１～ｄ３は、それぞれのリセット入力端に入力されているイネーブル信号ＥＮによりリセットされる。より具体的に述べると、Ｄフリップフロップｄ１～ｄ３は、イネーブル信号ＥＮのローレベル期間（＝電源ＩＣ１００のディセーブル期間）にリセット状態（Ｓｄ１＝Ｓｄ２＝Ｓｄ３＝Ｌ）となり、イネーブル信号ＥＮのハイレベル期間（＝電源ＩＣ１００のイネーブル期間）にリセット解除状態となる。

アップダウンカウンタｄ４は、アップダウン信号Ｓｄ１及びＳｄ２の立上りエッジ及び立下りエッジが生じたときに、モード信号Ｍ１～Ｍ３の論理レベルを切り替える。

なお、以下の説明の前提として、モード信号Ｍ１は、電源ＩＣ１００が通常モード（ＭＯＤＥ１）であるときにハイレベルとなり、他の動作モードではローレベルとなるものとする。一方、モード信号Ｍ２は、電源ＩＣ１００が軽負荷モード（ＭＯＤＥ２）であるときにハイレベルとなり、他の動作モードではローレベルとなるものとする。また、モード信号Ｍ３は、電源ＩＣ１００が無負荷モード（ＭＯＤＥ３）であるときにハイレベルとなり、他の動作モードではローレベルとなるものとする。

つまり、モード信号Ｍ１～Ｍ３を「Ｍ１Ｍ２Ｍ３」の３ビット信号として理解すると、アップダウンカウンタｄ４の出力値は、「１００ｂ」、「０１０ｂ」、「００１ｂ」という３つの値を取り得ることになり、それぞれの出力値が通常モード（ＭＯＤＥ１）、軽負荷モード（ＭＯＤＥ２）、及び、無負荷モード（ＭＯＤＥ３）に対応することになる。

例えば、アップダウンカウンタｄ４の出力値が「１００ｂ」であるときに、軽負荷検出信号Ｓ２のパルスエッジが判定時間Ｔｃ１に亘って検出されず、アップダウン信号Ｓｄ１がローレベルに立ち下がると、アップダウンカウンタｄ４の出力値が「０１０ｂ」にカウントダウンされる。このカウントダウンにより、電源ＩＣ１００の動作モードは、通常モード（ＭＯＤＥ１）から軽負荷モード（ＭＯＤＥ２）に移行される。

一方、アップダウンカウンタｄ４の出力値が「０１０ｂ」であるときに、軽負荷検出信号Ｓ２のパルスエッジが判定時間Ｔｃ１に亘って周期的に検出され、アップダウン信号Ｓｄ１がハイレベルに立ち上がると、アップダウンカウンタｄ４の出力値が「１００ｂ」にカウントアップされる。このカウントアップにより、電源ＩＣ１００の動作モードは、軽負荷モード（ＭＯＤＥ２）から通常モード（ＭＯＤＥ１）に復帰される。

また、例えば、アップダウンカウンタｄ４の出力値が「０１０ｂ」であるときに、無負荷検出信号Ｓ３のパルスエッジが判定時間Ｔｃ１に亘って検出されず、アップダウン信号Ｓｄ２がローレベルに立ち下がると、アップダウンカウンタｄ４の出力値が「００１ｂ」にカウントダウンされる。このカウントダウンにより、電源ＩＣ１００の動作モードは、軽負荷モード（ＭＯＤＥ２）から無負荷モード（ＭＯＤＥ３）に移行される。

一方、アップダウンカウンタｄ４の出力値が「００１ｂ」であるときに、無負荷検出信号Ｓ３のパルスエッジが判定時間Ｔｃ１に亘って周期的に検出され、アップダウン信号Ｓｄ２がハイレベルに立ち上がると、アップダウンカウンタｄ４の出力値が「０１０ｂ」にカウントアップされる。このカウントアップにより、電源ＩＣ１００の動作モードは、無負荷モード（ＭＯＤＥ３）から軽負荷モード（ＭＯＤＥ２）に復帰される。

また、アップダウンカウンタｄ４は、Ｄフリップフロップｄ３から入力されるリセット信号Ｓｄ３によりリセットされる。より具体的に述べると、アップダウンカウンタｄ４の出力値が「０１０ｂ」または「００１ｂ」であるときに、帰還電圧Ｖｆｂが判定時間Ｔｃ２に亘って閾値電圧Ｖｔｈ４を継続的に上回り、リセット信号Ｓｄ３がハイレベルに立ち上がると、アップダウンカウンタｄ４の出力値が「１００ｂ」にリセットされる。このリセットにより、電源ＩＣ１００の動作モードは、軽負荷モード（ＭＯＤＥ２）または無負荷モード（ＭＯＤＥ３）から通常モード（ＭＯＤＥ１）に即時復帰される。

なお、アップダウンカウンタｄ４は、リセット入力端に入力されているイネーブル信号ＥＮによってもリセットされる。より具体的に述べると、アップダウンカウンタｄ４は、イネーブル信号ＥＮのローレベル期間（＝電源ＩＣ１００のディセーブル期間）にリセット状態となり、イネーブル信号ＥＮのハイレベル期間（＝電源ＩＣ１００のイネーブル期間）にリセット解除状態となる。

＜軽負荷モード＞
図６は、軽負荷モード（ＭＯＤＥ２）における電源ＩＣ１００の内部動作状態を示す図である。本図中の×印で示すように、軽負荷モード（ＭＯＤＥ２）では、コンパレータ１０１及び１０７と、コントローラ１１０の一部（＝過電圧検出信号Ｓ１と過負荷検出信号Ｓ７の信号処理に関連する機能部）が動作を停止し、それぞれの消費電流が削減される。

図７は、軽負荷モード（ＭＯＤＥ２）におけるピーク電流制御の一例を示すタイミングチャートである。なお、上段には帰還電圧Ｖｆｂが描写されており、下段にはセンス電圧Ｖｃｓが描写されている。

本図で示すように、軽負荷モード（ＭＯＤＥ２）では、トランジスタＮ１に流れる一次電流Ｉｐのピーク電流値（＝センス電圧Ｖｃｓのピーク値Ｖｃｓｐに相当）が、通常モード（ＭＯＤＥ１）と比べて、例えば１．５倍に引き上げられる。

このようなピーク電流制御によれば、トランジスタＮ１を１回オンするだけでより多くの一次電流Ｉｐを流すことができるようになる。従って、例えば、本図で示したように、帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ５を下回り、トランジスタＮ１のバースト制御が行われるケースでは、バースト解除時のスイッチング回数を減らすことができるので、スイッチング損失を低減することが可能となる。

以上のように、軽負荷モード（ＭＯＤＥ２）では、通常モード（ＭＯＤＥ１）よりも電源ＩＣ１００の消費電流が低減されると共に、バースト解除時のピーク電流値が引き上げられることにより、電源ＩＣ１００の低待機電力化が実現されている。

＜無負荷モード＞
図８は、無負荷モード（ＭＯＤＥ３）における電源ＩＣ１００の内部動作状態を示す図である。本図中の×印で示すように、無負荷モード（ＭＯＤＥ３）では、先の軽負荷モード（ＭＯＤＥ２）と同様の消費電流低減が行われるほか、さらに、トランジスタＮ１のバースト停止期間において、コンパレータ１０１～１０３、コンパレータ１０６～１０８、オシレータ１１６、最大デューティ設定部１１７、並びに、コントローラ１１０のほぼ全ての部分（＝即時復帰検出信号Ｓ４とバースト検出信号Ｓ５の信号処理に関連する機能部以外）が動作を停止し、それぞれの消費電流が削減される。

また、無負荷モード（ＭＯＤＥ３）では、トランジスタＮ１のバースト停止期間において、トランジスタ１１９がオフされる。従って、帰還電流Ｉｆｂの流れる電流経路が遮断されるので、電源ＩＣ１００の消費電流が大幅に削減される。

図９は、無負荷モード（ＭＯＤＥ３）におけるピーク電流制御の一例を示すタイミングチャートである。なお、先の図７と同様、上段には帰還電圧Ｖｆｂが描写されており、下段にはセンス電圧Ｖｃｓが描写されている。

本図で示すように、無負荷モード（ＭＯＤＥ３）では、トランジスタＮ１に流れる一次電流Ｉｐのピーク電流値（＝センス電圧Ｖｃｓのピーク値Ｖｃｓｐに相当）が、通常モード（ＭＯＤＥ１）と比べて、例えば２倍に引き上げられる。従って、軽負荷モード（ＭＯＤＥ２）よりも、さらにバースト解除時のスイッチング回数を減らすことができるので、スイッチング損失をより一層低減することが可能となる。

なお、一次電流Ｉｐのピーク電流値を２倍に引き上げても、センス電圧Ｖｃｓのピーク値（＝２Ｖｃｓｐ）は、過電流検出値Ｖｏｃｐよりも十分に低くなるように設定されている。従って、無負荷モード（ＭＯＤＥ３）で意図しない過電流保護が掛かることはない。

さらに、無負荷モード（ＭＯＤＥ３）では、バースト停止時間が常に所定値（例えば１０ｍｓ）以上となるように制御される（詳細は後述）。

以上のように、無負荷モード（ＭＯＤＥ３）では、バースト停止時間が所定値以上となるように制御され、かつ、軽負荷モード（ＭＯＤＥ２）よりもバースト停止時の消費電流が低減されると共にバースト解除時のピーク電流値がさらに引き上げられることにより、電源ＩＣ１００のさらなる低待機電力化が実現されている。

＜コントローラ（第２構成例）＞
図１０は、コントローラ１１０の第２構成例を示す図である。本構成例のコントローラ１１０は、無負荷モード（ＭＯＤＥ３）のバースト制御に関連する機能ブロックとして、バースト制御部ｅを含む。

バースト制御部ｅは、無負荷モード（ＭＯＤＥ３）において、バースト停止時間が常に所定値（例えば１０ｍｓ）以上となるように、バースト停止信号ＳＴＯＰとパワーセーブ信号ＰＳを生成する回路ブロックであり、ワンショットパルス生成部ｅ１と、タイマｅ２及びｅ３と、論理和演算器ｅ４と、を含む。

ワンショットパルス生成部ｅ１は、バースト検出信号Ｓ５がハイレベルに立ち上がったときに、リセット信号Ｓｅ１にワンショットパルスを生成する。

タイマｅ２は、バースト停止時間Ｔｃ３（例えば１０ｍｓ）の計時用であり、クロック入力端に入力されているクロックパルスＣＫのパルス数をカウントし、そのカウント値が所定値（＝バースト停止時間Ｔｃ３に相当）に達したときに、タイマ信号Ｓｅ２をハイレベルからローレベルに立ち下げる。なお、タイマｅ２は、リセット入力端に入力されているリセット信号Ｓｅ１のワンショットパルスによりリセットされる。従って、タイマ信号Ｓｅ２は、バースト検出信号Ｓ５がハイレベルに立ち上がった時点でハイレベルに立ち上がり、バースト停止時間Ｔｃ３が経過した時点でローレベルに立ち下がる。なお、タイマ信号Ｓｅ２は、タイマｅ３に出力される一方、パワーセーブ信号ＰＳとして電源ＩＣ１００の各部にも出力されている。

タイマｅ３は、回路リカバリ時間Ｔｃ４（例えば１５０μｓ）の生成用であり、最も簡単な回路構成としては、例えば、タイマ信号Ｓｅ２を回路リカバリ時間Ｔｃ４だけ遅らせて遅延タイマ信号Ｓｅ３を生成するディレイタイマを用いることができる。なお、回路リカバリ時間Ｔｃ４は、電源ＩＣ１００の各部に電流供給を再開してから、それぞれの動作が安定化するまでの所要待機時間である。

論理和演算器ｅ４は、タイマ信号Ｓｅ２と遅延タイマ信号Ｓｅ３の論理和信号Ｓｅ４を生成する。従って、論理和信号Ｓｅ４は、タイマ信号Ｓｅ２と遅延タイマ信号Ｓｅ３の少なくとも一方がハイレベルであるときにハイレベルとなり、タイマ信号Ｓｅ２と遅延タイマ信号Ｓｅ３の双方がローレベルであるときにローレベルとなる。なお、論理和信号Ｓｅ４は、バースト停止信号ＳＴＯＰとして用いられる。

＜バースト制御＞
図１１は、無負荷モード（ＭＯＤＥ３）におけるバースト制御の一例を示すタイミングチャートであり、上から順に、帰還電圧Ｖｆｂ、パワーセーブ信号ＰＳ、バースト停止信号ＳＴＯＰ、ゲート信号Ｇ１、センス電圧Ｖｃｓ、帰還電流Ｉｆｂ、及び、電源電圧Ｖｃｃが描写されている。

時刻ｔ１において、帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ５を下回ると、パワーセーブ信号ＰＳ及びバースト停止信号ＳＴＯＰがハイレベルに立ち上がる。その結果、ゲート信号Ｇ１がローレベルに固定されてトランジスタＮ１のスイッチングが停止されるとともに、帰還電流Ｉｆｂが遮断される。

時刻ｔ１からバースト停止時間Ｔｃ３が経過すると、時刻ｔ２において、パワーセーブ信号ＰＳがローレベルに立ち下がる。その結果、帰還電流Ｉｆｂが流れ始める。なお、本図では、時刻ｔ１からバースト停止時間Ｔｃ３が経過するよりも先に、帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ５を上回っているが、無負荷モード（ＭＯＤＥ３）では、その時点でパワーセーブ信号ＰＳがローレベルに立ち下げられることはない。

時刻ｔ２から回路リカバリ時間Ｔｃ４が経過すると、時刻ｔ３において、バースト停止信号ＳＴＯＰがローレベルに立ち下がる。その結果、ゲート信号Ｇ１のローレベル固定が解除され、トランジスタＮ１のスイッチングが再開される。

その後、時刻ｔ４において、帰還電圧Ｖｆｂが再び閾値電圧Ｖｔｈ５を下回ると、上記と同様のバースト制御が繰り返される。

上記したように、無負荷モード（ＭＯＤＥ３）におけるバースト制御では、バースト停止時（時刻ｔ１～ｔ３などを参照）において、トランジスタＮ１のスイッチングが停止されるだけでなく、フォトトランジスタＰＴに流れる帰還電流Ｉｆｂが遮断されるので、電源ＩＣ１００の待機電力（＝トランジスタＮ１のスイッチング動作により消費される電力＋電源ＩＣ１００の自己動作により消費される電力）を大幅に削減することができる。

特に、二次回路系１ｓで直流出力電圧Ｖｏが引き下げられると、補助巻線Ｌ３の誘起電圧Ｖｐから生成される電源電圧Ｖｃｃも低下する。そのため、電源ＩＣ１００では、スタータ１０９によるキャパシタＣ２の再充電が行われるようになるが、無負荷モード（ＭＯＤＥ３）におけるバースト制御であれば、電源ＩＣ１００の消費電力を大幅に削減して、上記再充電の頻度を最小限に抑えることができるので、待機電力の悪化を招かずに済む。

なお、本図では、帰還電流Ｉｆｂが遮断されている間（時刻ｔ１～ｔ２などを参照）、電源電圧Ｖｃｃの立下りが緩やかとなり、スタータ１０９による再充電の頻度が抑えられていることが分かる。

＜ゲイン調整部（ピーク電流切替部）＞
図１２は、ゲイン調整部１１３の一構成例を示す図である。本構成例のゲイン調整部１１３は、複数の動作モード毎にトランジスタＮ１に流れる一次電流Ｉｐのピーク電流値を切り替えるピーク電流切替部として機能する回路ブロックであり、抵抗Ｒ９～Ｒ１２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２及びＮ３と、否定論理和演算器ＮＯＲと、インバータＩＮＶと、を含む。

なお、以下の説明では、抵抗Ｒ９の抵抗値を３Ｒとし、抵抗Ｒ１０の抵抗値をＲとし、抵抗Ｒ１１の抵抗値を０．５Ｒとし、抵抗Ｒ１２の抵抗値を１．５Ｒとする。

抵抗Ｒ９の第１端は、帰還電圧Ｖｆｂの入力端（＝外部端子Ｔ２）に接続されている。抵抗Ｒ９の第２端と抵抗Ｒ１０の第１端は、分圧帰還電圧Ｖｆｂ２の出力端に接続されている。抵抗Ｒ１０の第２端と抵抗Ｒ１１の第１端は、トランジスタＮ２のドレインに接続されている。抵抗Ｒ１１の第１端と抵抗Ｒ１２の第２端は、トランジスタＮ２のソース及びバックゲートとトランジスタＮ３のドレインにそれぞれ接続されている。抵抗Ｒ１２の第２端は、トランジスタＮ３のソース及びバックゲートと接地端ＧＮＤ１にそれぞれ接続されている。

トランジスタＮ２のゲートは、否定論理和演算器ＮＯＲの出力端（＝ゲート信号ＧＮ２の出力端に相当）に接続されている。従って、トランジスタＮ２は、ゲート信号ＧＮ２がハイレベルであるときにオンし、ゲート信号ＧＮ２がローレベルであるときにオフする。

トランジスタＮ３のゲートは、インバーＩＮＶの出力端（＝ゲート信号ＧＮ３の出力端に相当）に接続されている。従って、トランジスタＮ３は、ゲート信号ＧＮ３がハイレベルであるときにオンし、ゲート信号ＧＮ３がローレベルであるときにオフする。

否定論理和演算器ＮＯＲは、モード信号Ｍ２及びＭ３の否定論理和演算信号を生成し、これをゲート信号ＧＮ２として出力する。従って、ゲート信号ＧＮ２は、モード信号Ｍ２及びＭ３の少なくとも一方がハイレベルであるときにローレベルとなり、モード信号Ｍ２及びＭ３の双方がローレベルであるときにハイレベルとなる。

インバータＩＮＶは、モード信号Ｍ３の論理反転信号を生成し、これをゲート信号ＧＮ３として出力する。従って、ゲート信号ＧＮ３は、モード信号Ｍ３がハイレベルであるときにローレベルとなり、モード信号Ｍ３がローレベルであるときにハイレベルとなる。

上記構成から成るゲイン調整部１１３において、電源ＩＣ１００が通常モード（ＭＯＤＥ１）であるときは、Ｍ２＝Ｍ３＝Ｌとなり、ＧＮ２＝ＧＮ３＝Ｈとなるので、Ｎ２＝Ｎ３＝ＯＮとなる。従って、ゲインαは「１／４（＝Ｒ／（３Ｒ＋Ｒ））」となる。

一方、電源ＩＣ１００が軽負荷モード（ＭＯＤＥ２）であるときは、Ｍ２＝Ｈ、Ｍ３＝Ｌとなり、ＧＮ２＝Ｌ、ＧＮ３＝Ｈとなるので、Ｎ２＝ＯＦＦ、Ｎ３＝ＯＮとなる。従って、ゲインαは「１／３（＝（Ｒ＋０．５Ｒ）／（３Ｒ＋Ｒ＋０．５Ｒ））」となる。

また、電源ＩＣ１００が無負荷モード（ＭＯＤＥ３）であるときは、Ｍ２＝Ｌ、Ｍ３＝Ｈとなり、ＧＮ２＝ＧＮ３＝Ｌとなるので、Ｎ２＝Ｎ３＝ＯＦＦとなる。従って、ゲインαは「１／２（＝（Ｒ＋０．５Ｒ＋１．５Ｒ）／（３Ｒ＋Ｒ＋０．５Ｒ＋１．５Ｒ））」となる。

なお、次の（１）式から、ゲインαを切り替えることにより、一次電流Ｉｐのピーク電流値も切り替わることが分かる。

Ｉｐ＝Ｖｃｓ／Ｒｓ＝α×Ｖｆｂ／Ｒｓ … （１）

すなわち、軽負荷モード（ＭＯＤＥ２）では、α＝１／３に切り替えることにより、通常モード（ＭＯＤＥ１、α＝１／４）と比べて、一次電流Ｉｐのピーク電流値を１．３３倍に増やすことができるので、軽負荷時の効率を改善することが可能となる。

また、無負荷モード（ＭＯＤＥ３）では、α＝１／２に切り替えることにより、通常モード（ＭＯＤＥ１、α＝１／４）と比べて、一次電流Ｉｐのピーク電流値を２倍に増やすことができるので、無負荷時の効率を改善することが可能となる。

＜ピーク電流切替＞
上記では、電源ＩＣ１００の動作モード毎に一次電流Ｉｐのピーク電流値を切り替える構成を例に挙げたが、ピーク電流切替（ゲイン調整）は、必ずしも電源ＩＣ１００の動作モード切替と組み合わせて実施する必要はなく、軽負荷検出時に一次電流Ｉｐのピーク電流値を引き上げることにより、軽負荷時（待機時）の高効率化を実現することができる。

なお、軽負荷検出の手法としては、例えば、帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ５を下回り、バースト検出信号Ｓ５がハイレベルに立ち上がって、コントローラ１１０によるトランジスタＮ１のバースト制御が開始されたときに、軽負荷であることを検出して一次電流Ｉｐのピーク電流値を引き上げるとよい。

また、例えば、コントローラ１１０によるトランジスタＮ１のバースト制御が開始された後、トランジスタＮ１のバースト停止期間（＝帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ５を下回っている期間）が所定値よりも長くなったときに、軽負荷であることを検出して一次電流Ｉｐのピーク電流値を引き上げてもよい。

また、例えば、センス電圧Ｖｃｓのピーク電圧値が低下したこと、或いは、トランジスタＮ１のオン期間Ｔｏｎが短くなったことなどを検出して、一次電流Ｉｐのピーク電流値を引き上げることも可能である。

一方、ピーク電流切替の手法としては、先にも述べた通り、帰還電圧Ｖｆｂのゲインα（＝分圧比）を調整することにより、一次電流Ｉｐのピーク電流値を引き上げればよい。

＜パッケージレイアウト＞
図１３は、パッケージレイアウトの一例を示す図（ＸＺ平面図）である。本図の電源ＩＣ１００では、第１チップ１００ａと第２チップ１００ｂがアイランド１００ｃ上に実装されている。

第１チップ１００ａには、高耐圧化の必要な回路ブロック（例えば、高電圧ＶＨの入力を受け付けるスタータ１０９など）が集積化されている。なお、第１チップ１００ａは、ワイヤＷ１及びＷ２を介して外部端子Ｔ８に接続されている。また、第１チップ１００ａは、ワイヤＷ３～Ｗ６を介して第２チップ１００ｂと接続されている。

第２チップ１００ｂには、上記以外の回路ブロック（１０１～１０８、及び、１１０～１１９）が集積化されている。なお、第２チップ１００ｂは、ワイヤＷ７～Ｗ１２を介して外部端子Ｔ１～Ｔ６とそれぞれ接続されている。

なお、本図のパッケージレイアウトでは、アイランド１００ｃ上において、第１チップ１００ａが第２辺寄り（＝５ピン～７ピンに近い側）に配置されており、第２チップ１００ｂが第１辺寄り（＝１ピン～４ピンに近い側）に配置されている。このようなパッケージレイアウトを採用することにより、ワイヤＷ１～Ｗ１２をできるだけ短く敷設することが可能となる。

次に、電源ＩＣ１００を１チップ構成ではなく、２チップ構成とする理由について説明する。高耐圧化の必要な回路ブロックとそれ以外の回路ブロックを仮に１チップ構成とした場合には、高耐圧プロセス領域と低耐圧プロセス領域との間に緩衝領域を設ける必要がある。そのため、チップサイズが非常に大きくなるので大幅なコストアップが招かれる。

一方、電源ＩＣ１００を２チップ構成とすれば、第１チップ１００ａと第２チップ１００ｂのいずれにも緩衝領域を設ける必要がなくなるので、それぞれのチップサイズの縮小が可能となり、結果的に低コスト化を図ることが可能となる。また、第１チップ１００ａと第２チップ１００ｂが分離されているので、耐圧的にも非常に有利となる。

＜最小オン幅切替＞
一次巻線Ｌ１のインダクタンスをＬｐとし、スイッチング周波数をＦｓｗとした場合、トランジスタＮ１の消費電力Ｐは、次の（１）式で表される。

上記（１）式より、一次電流Ｉｐのピーク電流値が低いほど、スイッチング周波数Ｆｓｗが高くなる。従って、トランジスタＮ１のスイッチング回数が増加するので、スイッチング損失が増加してしまう。

絶縁型スイッチング電源１の効率を高めるためには、トランジスタＮ１のスイッチング回数を削減する必要がある。そのための手法として、先出の図７や図９では、軽負荷検出時に帰還電圧Ｖｆｂのゲインα（＝分圧比）を調整することにより、一次電流Ｉｐのピーク電流値を切り替える手法を提案したが、トランジスタＮ１の最小オン幅を調整することでも、一次電流Ｉｐのピーク電流値を切り替えることができる。以下、詳細に説明する。

図１４は、最小オン幅の切替によるピーク電流制御の一例を示すタイミングチャートである。なお、上段には帰還電圧Ｖｆｂが描写されており、下段には一次電流Ｉｐが描写されている。

本図で示したように、トランジスタＮ１の最小オン幅をＴｍｉｎ１→Ｔｍｉｎ２に変更することで、一次電流Ｉｐのピーク電流値をＩｐ１→Ｉｐ２に変更することができる。なお、ピーク電流値Ｉｐ１及びＩｐ２は、それぞれ、次の（２ａ）式及び（２ｂ）式で表すことができる。

上記（２ａ）式及び（２ｂ）式から、トランジスタＮ１の最小オン幅を大きくすると、一次電流Ｉｐのピーク電流値を引き上げることができるので、トランジスタＮ１のスイッチング回数を減らし、延いては、スイッチング損失を削減することが可能となる。

特に、軽負荷検出時に最小オン幅を大きくして、一次電流Ｉｐのピーク電流値を引き上げることにより、軽負荷時（待機時）の高効率化を実現することができる。

なお、軽負荷検出の手法としては、例えば、帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ５を下回り、バースト検出信号Ｓ５がハイレベルに立ち上がって、コントローラ１１０によるトランジスタＮ１のバースト制御が開始されたときに、軽負荷であることを検出して一次電流Ｉｐのピーク電流値を引き上げるとよい。

また、例えば、コントローラ１１０によるトランジスタＮ１のバースト制御が開始された後、トランジスタＮ１のバースト停止期間（＝帰還電圧Ｖｆｂが閾値電圧Ｖｔｈ５を下回っている期間）が所定値よりも長くなったときに、軽負荷であることを検出して一次電流Ｉｐのピーク電流値を引き上げてもよい。

また、例えば、センス電圧Ｖｃｓのピーク電圧値が低下したこと、或いは、トランジスタＮ１のオン期間Ｔｏｎが短くなったことなどを検出して、一次電流Ｉｐのピーク電流値を引き上げることも可能である。

以下では、負荷に応じてトランジスタＮ１の最小オン幅を設定する最小オン幅設定部の構成及び動作について、具体例を挙げながら詳細に説明する。

＜最小オン幅設定部＞
図１５は、最小オン幅設定部の第１実施例を示す図である。本実施例の最小オン幅設定部１２０は、電流源１２１及び１２２と、論理積演算器１２３と、キャパシタ１２４と、Ｎチャネル型ＭＯＳ電界効果トランジスタ１２５と、インバータ段１２６と、可変抵抗１２７及び１２８と、コンパレータ１２９と、を含む。

電流源１２１は、電源端とキャパシタ１２３の第１端（＝電圧Ｖ１の出力端）との間に接続されており、論理積演算器１２３から入力される論理積信号ＳＡに応じてオン／オフされる電流Ｉ１を生成する。より具体的に述べると、電流源１２１は、ＳＡ＝Ｈであるときに電流Ｉ１をオン（例えばＩ１＝１．０Ａ）し、ＳＡ＝Ｌであるときに電流Ｉ１をオフ（Ｉ１＝０Ａ）とする。

電流源１２２は、電源端とキャパシタ１２３の第１端（＝電圧Ｖ１の出力端）との間に接続されており、常にオンされる電流Ｉ２（例えばＩ２＝０．５μＡ）を生成する。

論理積演算器１２３は、反転入力端に入力されるモード信号Ｍ２と非反転入力端に入力されるイネーブル信号ＥＮとの論理積信号ＳＡを生成する。従って、論理積信号ＳＡは、電源ＩＣ１００のイネーブル期間（ＥＮ＝Ｈ）において、軽負荷モード以外（Ｍ２＝Ｌ）でハイレベルとなり、軽負荷モード（Ｍ２＝Ｈ）でローレベルとなる。また、電源ＩＣ１００のディセーブル期間（ＥＮ＝Ｌ）には、モード信号Ｍ２の論理レベルに依らず、論理積信号ＳＡがローレベルに固定される。

なお、上記の電流源１２１及び１２２と論理積演算器１２３は、負荷に応じてキャパシタ１２４の充電電流Ｉｃｈｇを生成する充電電流生成部として機能する。ここで、充電電流Ｉｃｈｇは、電流Ｉ１と電流Ｉ２とを足し合わせた加算電流（＝Ｉ１＋Ｉ２）となる。従って、充電電流Ｉｃｈｇは、電流Ｉ１のオン／オフに応じて増減する。

より具体的に述べると、軽負荷モード以外（Ｍ２＝Ｌ）では、電流Ｉ１がオンされるので、充電電流Ｉｃｈｇが１．５μＡ（＝１．０μＡ＋０．５μＡ）となる。一方、軽負荷モード（Ｍ２＝Ｈ）では、論理積信号ＳＡがローレベルとなるので、充電電流Ｉｃｈｇが０．５μＡまで引き下げられる。

キャパシタ１２４の第１端は、コンパレータ１２９の非反転入力端（＋）に接続されている。キャパシタ１２４の第２端は、接地端に接続されている。すなわち、キャパシタ１２４の両端間電圧が電圧Ｖ１として出力される。なお、キャパシタ１２４の充電期間におおける電圧Ｖ１の傾きは、充電電流Ｉｃｈｇに応じて決定される。

より具体的に述べると、軽負荷モード以外（Ｍ２＝Ｌ）では、充電電流Ｉｃｈｇが１．５μＡとなるので、電圧Ｖ１の傾きが急峻となり、軽負荷モード（Ｍ２＝Ｈ）では、充電電流Ｉｃｈｇが０．５μＡまで引き下げられるので、電圧Ｖ１の傾きが緩慢となる。

トランジスタ１２５のドレインは、キャパシタ１２４の第１端に接続されている。トランジスタ１２５のソース及びバックゲートは、キャパシタ１２４の第２端に接続されている。トランジスタ１２５のゲートには、インバータ段１２６（本図では２段）を介して、ターンオン信号ＬＥＢが入力されている。

なお、ターンオン信号ＬＥＢは、トランジスタＮ１のオンタイミングで所定のリセット期間（例えば３００ｎｓ）だけハイレベルに立ち上がるワンショットパルス信号である。従って、トランジスタＮ１のオンタイミングでは、トランジスタ１２５がオンしてキャパシタ１２４が放電される。このように、トランジスタ１２５は、トランジスタＮ１のオンタイミングでキャパシタ１２４を放電する放電スイッチとして機能する。

ここまでに説明した構成要素（電流源１２１及び１２２、論理積演算器１２３、キャパシタ１２４、トランジスタ１２５、及び、インバータ段１２６）は、負荷に応じた傾きで変化する電圧Ｖ１を生成する第１電圧生成部の構成要素として理解することができる。

可変抵抗１２７及び１２８は、バンドギャップ基準電圧ＢＧＲ（例えば１．２Ｖ）の印加端と接地端との間に直列接続されており、互いの接続ノードから所定の電圧Ｖ２（例えば０．６Ｖ）を出力する第２電圧生成部（＝分圧回路）として機能する。なお、可変抵抗１２７及び１２８は、所定の諧調度（例えば±３ビット）を持ってそれぞれの抵抗値を微調整することが可能である。

コンパレータ１２９は、非反転入力端（＋）に入力される電圧Ｖ１と反転入力端（－）に入力される電圧Ｖ２を比較することにより、最小オン幅設定信号ＭＩＮを生成する。なお、最小オン幅設定信号ＭＩＮは、Ｖ１＜Ｖ２であるときにローレベルとなり、Ｖ１＞Ｖ２であるときにハイレベルとなる。

上記の最小オン幅設定信号ＭＩＮは、コンパレータ１０６で生成されるオフタイミング信号Ｓ６とともに、論理積演算器ＡＮＤに入力されている。論理積演算器ＡＮＤは、最小オン幅設定信号ＭＩＮとオフタイミング信号Ｓ６の論理積信号Ｓ６’を生成する。

なお、論理積信号Ｓ６’は、最小オン幅設定信号ＭＩＮとオフタイミング信号Ｓ６の双方がハイレベルであるときにハイレベルとなり、最小オン幅設定信号ＭＩＮとオフタイミング信号Ｓ６の少なくとも一方がローレベルであるときにはローレベルとなる。

すなわち、オフタイミング信号Ｓ６がハイレベルに立ち上がっても、その時点で最小オン幅設定信号ＭＩＮがハイレベルに立ち上がっていなければ、論理積信号Ｓ６’はローレベルのままとなる。

上記の論理積信号Ｓ６’は、コンパレータ１０８で生成される過電流検出信号Ｓ８とともに、論理和演算器ＯＲに入力されている。論理和演算器ＯＲは、論理積信号Ｓ６’と過電流検出信号Ｓ８の論理和信号を生成し、これをリセット信号Ｓ１０として、ＲＳフリップフロップ１１１のリセット端（Ｒ）に出力する。

なお、リセット信号Ｓ１０は、論理積信号Ｓ６’と過電流検出信号Ｓ８の少なくとも一方がハイレベルであるときにハイレベルとなり、論理積信号Ｓ６’と過電流検出信号Ｓ８の双方がローレベルであるときにローレベルとなる。

すなわち、過電流検出信号Ｓ８がハイレベル（＝過電流検出時の論理レベル）であるときには、論理積信号Ｓ６’の論理レベルに依ることなく、リセット信号Ｓ１０がハイレベルに固定される。

なお、上記の論理積演算器ＡＮＤ及び論理和演算器ＯＲは、それぞれ、コントローラ１１０の構成要素として理解することができる。

図１６は、最小オン幅切替動作の一例を示すタイミングチャートであり、上から順に、ゲート信号Ｇ１、ターンオン信号ＬＥＢ、電圧Ｖ１（及びＶ２）、最小オン幅設定信号ＭＩＮ、オフタイミング信号Ｓ６、及び、論理積信号Ｓ６’が描写されている。なお、本図中の実線は、Ｍ２＝Ｌ（Ｉ１オン）なお、本図中の実線は、Ｍ２＝Ｌ（Ｉ１オン）における挙動を示しており、本図中の破線は、Ｍ２＝Ｈ（Ｉ１オフ）における挙動を示している。

時刻ｔ１１において、ゲート信号Ｇ１がハイレベルに立ち上げられると、ターンオン信号ＬＥＢにワンショットパルスが生成される。その結果、電圧Ｖ１がゼロ値まで引き下げられた後、充電電流Ｉｃｈｇに応じた傾きで上昇し始める。

なお、最小オン幅設定信号ＭＩＮは、電圧Ｖ１がゼロ値にリセットされた時点で、ハイレベルからローレベルに立ち下がり、その後、電圧Ｖ１が電圧Ｖ２よりも高くなった時点で、ローレベルから再びハイレベルに立ち上がる。

ここで、軽負荷モード以外（Ｍ２＝Ｌ）では、充電電流Ｉｃｈｇが１．５μＡ（＝Ｉ１＋Ｉ２）となるので、電圧Ｖ１の傾きが急峻となる（Ｖ１の実線を参照）。その結果、電圧Ｖ１は、時刻ｔ１２で電圧Ｖ２を上回り、最小オン幅設定信号ＭＩＮがハイレベルからローレベルに立ち上がる（ＭＩＮの実線を参照）。この場合、時刻ｔ１１～ｔ１２が最小オン幅Ｔｍｉｎ１に相当する。

一方、軽負荷モード（Ｍ２＝Ｈ）では、充電電流Ｉｃｈｇが０．５μＡ（＝Ｉ２のみ）まで引き下げられるので、電圧Ｖ１の傾きが緩慢となる（Ｖ１の破線を参照）。従って、電圧Ｖ１は、時刻ｔ１２よりも遅い時刻ｔ１３でようやく電圧Ｖ２を上回り、最小オン幅設定信号ＭＩＮがハイレベルからローレベルに立ち上がる（ＭＩＮの破線を参照）。この場合、時刻ｔ１１～ｔ１３が最小オン幅Ｔｍｉｎ２（＞Ｔｍｉｎ１）に相当する。

なお、本図では、最小オン幅設定信号ＭＩＮのローレベル期間中に、オフタイミング信号Ｓ６がハイレベルに立ち上がっている（時刻ｔ１１～ｔ１２を参照）。しかしながら、先にも述べた通り、最小オン幅設定信号ＭＩＮがハイレベルに立ち上がっていなければ、論理積信号Ｓ６’はローレベルのままとなる。従って、トランジスタＮ１がオフされることはなく、最小オン幅Ｔｍｉｎ１（ないしはＴｍｉｎ２）が維持される。

上記したように、軽負荷モード（Ｍ２＝Ｈ）において、最小オン幅Ｔｍｉｎ１を大きく設定し、一次電流Ｉｐのピーク電流値を引き上げることにより、軽負荷時（待機時）の高効率化を実現することが可能となる。

なお、時刻ｔ１４以降においても、上記と同様の動作が繰り返される。

図１７は、最小オン幅設定部１２０の第２実施例を示す図である。本実施例の最小オン幅設定部１２０は、先出の第１実施例（図１５）をベースとしつつ、電流源１２１及び１２２と論理積演算器１２３に代えて、オペアンプ１２Ａ、Ｎチャネル型ＭＯＳ電界効果トランジスタ１２Ｂ、抵抗１２Ｃ、及び、カレントミラー１２Ｄを含む。すなわち、充電電流生成部の構成に変更が加えられている。以下、この変更点について重点的に説明する。

オペアンプ１２Ａの非反転入力端（＋）には、帰還電圧Ｖｆｂが入力されている。オペアンプ１２Ａの出力端は、トランジスタ１２Ｂのゲートに接続されている。オペアンプ１２Ａの反転入力端（－）は、トランジスタ１２Ｂのソース及びバックゲートと、抵抗１２Ｃの第１端に接続されている。抵抗１２Ｃの第２端は、接地端に接続されている。トランジスタ１２Ｂのドレインは、カレントミラー１２Ｄの電流入力端に接続されている。カレントミラー１２Ｄの電流出力端は、キャパシタ１２４の第１端（＝電圧Ｖ１の出力端）に接続されている。

オペアンプ１２Ａは、非反転入力端（＋）と反転入力端（－）がイマジナリショートするようにトランジスタ１２Ｂのゲート制御を行う。従って、抵抗１２Ｃの第１端には、帰還電圧Ｖｆｂと同等の電圧が印加される。その結果、抵抗１２Ｃ（抵抗値：Ｒ１２Ｃ）には、帰還電圧Ｖｆｂに応じた電流信号Ｉ０（＝Ｖｆｂ／Ｒ１２Ｃ）が流れる。

すなわち、オペアンプ１２Ａ、トランジスタ１２Ｂ、及び、抵抗１２Ｃは、帰還電圧Ｖｆｂ（＝電圧信号である出力検出信号に相当）を電流信号Ｉ０に変換する電圧／電流変換部として機能する。

カレントミラーは、電流信号Ｉ０に応じたミラー電流を生成し、これを充電電流Ｉｃｈｇとして出力する。

負荷が軽くなって帰還電圧Ｖｆｂが低下すると、電流信号Ｉ０が減少する。従って、充電電流Ｉｃｈｇが減少するので、電圧Ｖ１の傾きが緩慢となる。その結果、電圧Ｖ１と電圧Ｖ２との交差タイミングが遅れるので、最小オン幅Ｔｍｉｎが大きくなる。

すなわち、第２実施例の最小オン幅設定部１２０であれば、負荷が軽いほど最小オン幅Ｔｍｉｎを大きく設定することが可能となる。

また、第２実施例の最小オン幅設定部１２０では、先出のインバータ段１２６が取り除かれており、トランジスタ１２５のゲートには、ターンオン信号ＬＥＢに代えて、セット信号Ｓ９が直接入力されている。このような構成とすることにより、ターンオン信号ＬＥＢを生成するためのワンショット回路を割愛し、回路規模を縮小することが可能となる。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、あらゆる分野（家電分野、自動車分野、産業機械分野など）で用いられる絶縁型スイッチング電源に利用することが可能である。

１ 絶縁型スイッチング電源
１ｐ 一次回路系（ＧＮＤ１系）
１ｓ 二次回路系（ＧＮＤ２系）
２ 負荷
１０ 整流部
１１ フィルタ
１２ ダイオードブリッジ
１３、１４ キャパシタ
２０ ＤＣ／ＤＣ変換部
１００ 電源ＩＣ（電源制御装置）
１００ａ 第１チップ
１００ｂ 第２チップ
１００ｃ アイランド
１０１～１０８ コンパレータ
１０９ スタータ
１１０ コントローラ
１１１ ＲＳフリップフロップ
１１２ ドライバ
１１３ ゲイン調整部（ピーク電流切替部）
１１４ スロープ補償部
１１５ 加算部
１１６ オシレータ
１１７ 最大デューティ設定部
１１８ 抵抗
１１９ Ｐチャネル型ＭＯＳ電界効果トランジスタ
１２０ 最小オン幅設定部
１２１、１２２ 電流源
１２３ 論理積演算器
１２４ キャパシタ
１２５ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１２６ インバータ段
１２７、１２８ 可変抵抗
１２９ コンパレータ
１２Ａ オペアンプ
１２Ｂ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１２Ｃ 抵抗
１２Ｄ カレントミラー
ａ エッジ検出部
ａ１ インバータ
ａ２～ａ５ Ｄフリップフロップ
ｂ 第１タイマ部
ｂ１～ｂ４ タイマ
ｂ５、ｂ６ ＲＳフリップフロップ
ｂ７～ｂ１０ インバータ
ｃ 第２タイマ部
ｃ１ タイマ
ｄ 動作モード切替部
ｄ１～ｄ３ Ｄフリップフロップ
ｄ４ アップダウンカウンタ
ｅ バースト制御部
ｅ１ ワンショットパルス生成部
ｅ２、ｅ３ タイマ
ｅ４ 論理和演算器
ＡＮＤ 論理積演算器
Ｃ１～Ｃ４ キャパシタ
Ｄ１～Ｄ４ ダイオード
ＩＮＶ インバータ
Ｌ１ 一次巻線
Ｌ２ 二次巻線
Ｌ３ 補助巻線
ＬＥＤ 発光ダイオード
Ｎ１～Ｎ３ Ｎチャネル型ＭＯＳ電界効果トランジスタ
ＮＯＲ 否定論理和演算器
ＯＲ 論理和演算器
ＰＴ フォトトランジスタ
ＰＷ 商用交流電源
Ｒ１～Ｒ１２ 抵抗
ＲＥＧ シャントレギュレータ
ＴＲ トランス
Ｔ１～Ｔ８ 外部端子
Ｗ１～Ｗ１２ ワイヤ
Ｘ 電子機器

Claims (8)

1. スイッチング電源の制御主体となる電源制御装置であって、
   負荷に応じて出力スイッチの最小オン幅を設定する最小オン幅設定部を有し、
   前記最小オン幅設定部は、
   前記負荷に応じた傾きで変化する第１電圧を生成する第１電圧生成部と、
   所定の第２電圧を生成する第２電圧生成部と、
   前記第１電圧と前記第２電圧を比較することにより最小オン幅設定信号を生成するコンパレータと、
   を含み、
   前記第１電圧生成部は、
   その両端間電圧が前記第１電圧として出力されるキャパシタと、
   前記負荷に応じて前記キャパシタの充電電流を生成する充電電流生成部と、
   前記出力スイッチのオンタイミングで前記キャパシタを放電する放電スイッチと、
   を含む、電源制御装置。
2. 前記最小オン幅設定部は、前記負荷が軽いほど前記最小オン幅を大きくする、請求項１に記載の電源制御装置。
3. 前記充電電流生成部は、
   前記負荷に応じてオン／オフされる第１電流を生成する第１電流源と、
   常にオンされる第２電流を生成する第２電流源と、
   を含み、
   前記第１電流と前記第２電流を足し合わせて前記充電電流を生成する、請求項１又は２に記載の電源制御装置。
4. 前記充電電流生成部は、前記負荷への直流出力電圧とその目標値との差分値に応じた出力検出信号を電流信号に変換し、前記電流信号を前記充電電流として出力する、請求項１又は２に記載の電源制御装置。
5. 前記充電電流生成部は、
   電圧信号である前記出力検出信号を前記電流信号に変換する電圧／電流変換部と、
   前記電流信号をミラーして前記充電電流を生成するカレントミラーと、
   を含む、請求項４に記載の電源制御装置。
6. 前記スイッチング電源は、絶縁型であり、前記最小オン幅が大きいほど前記出力スイッチに流れる一次電流のピーク電流値が引き上げられる、請求項１～５のいずれか一項に記載の電源制御装置。
7. 請求項１～６のいずれか一項に記載の電源制御装置と、
   前記電源制御装置により制御されるスイッチング出力段と、
   を有する、スイッチング電源。
8. 請求項７に記載のスイッチング電源と、
   前記スイッチング電源から電力供給を受けて動作する負荷と、
   を有する、電子機器。

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