JP2009303330A - 力率改善回路 - Google Patents

Abstract

【課題】「ＥＮＡＧＹ ＳＴＡＲ」の新規格ＬＥＶＥＬ Ｖに適合させて力率を改善し、簡単でかつ安価な力率改善回路。
【解決手段】交流電源Ｖｉｎからの交流入力電圧が整流された整流電圧をスイッチング素子Ｑ１のオン／オフにより昇圧するとともに力率を改善して昇圧出力電圧を、第１パルス信号により駆動されるＤＣ−ＤＣコンバータ回路に出力する力率改善回路であって、ＤＣ−ＤＣコンバータ回路の出力電圧に応じたパルス幅の第１パルス信号を入力し、第１パルス信号のオンパルスが発生した時に、整流電圧に応じたパルス幅を有する遅延パルス信号を発生させ、第１パルス信号と遅延回路からの遅延パルス信号とを合成することにより第２パルス信号を生成する遅延回路１２と、遅延回路で生成された第２パルス信号によりスイッチング素子Ｑ１を駆動するスイッチ駆動回路Ｑ３，Ｑ４とを有する。
【選択図】図２

Description

本発明は、高周波規制における力率改善回路に関する。また、単一電圧電源（ＡＣ／ＤＣ）に規定されるＥＮＥＲＧＹ ＳＴＡＲに関する。

図１７は従来の力率改善回路を含むＡＣ−ＤＣコンバータを示す回路図である。図１７に示すＡＣ−ＤＣコンバータは、交流電源からの交流入力電圧を整流して整流電圧を出力する整流器１０３と、整流器１０３からの整流電圧を昇圧する昇圧チョッパ回路１０４と、昇圧チョッパ回路１０４により昇圧された電圧を安定化した直流電圧に変換して負荷に供給するＤＣ−ＤＣコンバータ回路１０５を有している。

また、このＡＣ−ＤＣコンバータに、さらに、ＰＷＭ回路１０６、ワンショットマルチバイブレータ１０７、パルス合成回路１０８、比較回路１０９が設けられている。

ＰＷＭ回路１０６は、ＤＣ−ＤＣコンバータ回路１０５の出力電圧に基づいてパルス信号Ｖpaを発生し、第１パルス信号をワンショットマルチバイブレータ１０７とパルス合成回路１０８とに出力する。

パルス合成回路１０８は、ＰＷＭ回路１０６からのパルス信号Ｖpaとワンショットマルチバイブレータ１０７からの遅延パルスＶpDとにより、パルス信号Ｖpaのパルス幅より遅延パルスＶpDのパルス幅だけ狭いパルス幅のパルス信号Ｖpbを発生させる。

比較回路１０９は、昇圧チョッパ回路１０４により昇圧された電圧Ｖcと基準電圧Ｖrefとを比較し、電圧Ｖcが基準電圧Ｖrefより小さくなると、遅延パルスＶpDの発生を停止させる。
特許第２７３９７０６号

しかしながら、従来のＡＣ−ＤＣコンバータでは、遅延パルスＶpDが固定されているため、高周波規制における力率改善率が不十分であった。即ち、交流入力電圧を整流器１０３により整流した全波整流波形のボトム時において、遅延パルスＶpDが固定されているため、昇圧チョッパ回路１０４による昇圧率が低下し、力率を十分に改善することができない。

このため、米国のＥＰＡが規定する単出力電源における任意規格「ＥＮＡＧＹ ＳＴＡＲ」の新規格ＬＥＶＥＬ Ｖ、即ち、入力電圧ＡＣ１１５Ｖ／２３０Ｖ時の力率規定が０．９以上である規格に適合できない。

本発明は、「ＥＮＡＧＹ ＳＴＡＲ」の新規格ＬＥＶＥＬ Ｖに適合させて力率を改善し、簡単でかつ安価な力率改善回路を提供することにある。

前記課題を解決するために、請求項１の発明は、交流電源からの交流入力電圧を整流した整流電圧をスイッチング素子のオン／オフにより昇圧するとともに力率を改善して昇圧出力電圧を、第１パルス信号により駆動されるＤＣ−ＤＣコンバータ回路に出力する力率改善回路であって、前記ＤＣ−ＤＣコンバータ回路の出力電圧に応じたパルス幅の前記第１パルス信号を入力し、前記第１パルス信号のオンパルスが発生した時に、前記整流電圧に応じたパルス幅を有する遅延パルス信号を発生させ、前記第１パルス信号と前記遅延回路からの遅延パルス信号とを合成することにより第２パルス信号を生成する遅延回路と、前記遅延回路で生成された前記第２パルス信号により前記スイッチング素子を駆動するスイッチ駆動回路とを有することを特徴とする。

請求項２の発明は、請求項１記載の力率改善回路において、前記遅延回路は、前記昇圧出力電圧が予め定められた電圧よりも小さい場合には前記遅延パルス信号のパルス幅を狭める補正回路を設けることを特徴とする。

請求項３の発明は、請求項１又は請求項２記載の力率改善回路において、前記遅延回路は、前記第２パルス信号を、前記第１パルス信号のパルス幅より前記遅延パルス信号のパルス幅だけ狭いパルス幅にすることを特徴とする。

請求項４の発明は、請求項１乃至請求項３のいずれか１項記載の力率改善回路において、前記遅延回路は、前記整流電圧が大きくなるに従って前記遅延パルス信号のパルス幅を広げ、前記第２パルス信号を前記第１パルス信号のパルス幅より狭いパルス幅にする。

請求項５の発明は、請求項１乃至請求項４のいずれか１項記載の力率改善回路において、前記遅延回路は、前記整流電圧が小さくなるに従って前記遅延パルス信号のパルス幅を狭め、前記整流電圧がボトム領域になったときに前記遅延パルス信号のパルス幅をゼロにすることを特徴とする。

請求項６の発明は、請求項１乃至請求項５のいずれか１項記載の力率改善回路において、前記遅延回路は、前記ＤＣ−ＤＣコンバータ回路の負荷が軽くなるに従って前記第２パルス信号を前記第１パルス信号のパルス幅より狭いパルス幅にして、前記ＤＣ−ＤＣコンバータ回路の負荷が所定の負荷電力以下になると前記第２パルス信号のパルス幅をゼロにすることを特徴とする。

請求項７の発明は、請求項１乃至請求項６のいずれか１項記載の力率改善回路において、前記スイッチング素子の過電流を保護するもので、過電流保護の動作を前記第１パルス信号のオンパルス毎にラッチする過電流保護回路を備えることを特徴とする。

本発明によれば、遅延回路が整流電圧に応じたパルス幅を有する遅延パルス信号を発生させ、ＤＣ−ＤＣコンバータから得る第１パルス信号と遅延パルス信号とを合成することにより力率改善回路の第２パルス信号を生成するので、第２パルス信号は、交流を整流した電圧に応じてパルス幅が変化したオンパルス信号となる。即ち、交流を整流した電圧に応じてパルス幅が変化したパルス信号によりスイッチング素子をオンオフ駆動できるので、「ＥＮＡＧＹ ＳＴＡＲ」の新規格ＬＥＶＥＬ Ｖに適合させて力率を改善でき、簡単でかつ安価な力率改善回路を提供することができる。

以下、本発明の力率改善回路の実施の形態を図面を参照しながら詳細に説明する。

図１は実施例１の力率改善回路を含むＡＣ−ＤＣコンバータを示す回路図である。図１に示すＡＣ−ＤＣコンバータは、交流電源Ｖinからの交流入力電圧を整流して整流電圧を出力する整流器ＤＢと、整流器ＤＢの出力端に接続された平滑コンデンサＣ１と、整流器ＤＢの整流電圧を昇圧するとともに力率を改善する力率改善回路（ＰＦＣ）２と、力率改善回路２により昇圧された電圧を安定化した直流電圧に変換して負荷に供給するＤＣ−ＤＣコンバータ回路３とを有している。

ＤＣ−ＤＣコンバータ回路３において、力率改善回路２のコンデンサＣ２の両端にはトランスＴ１の１次巻線Ｐ１とＭＯＳＦＥＴからなるスイッチング素子Ｑ２との直列回路が接続されている。トランスＴ１の２次巻線Ｓ１の両端にはダイオードＤｓとコンデンサＣｓとの直列回路が接続され、コンデンサＣｓの両端にはコンデンサＣｓの出力電圧を検出する電圧検出増幅回路（ＶＡＭＰ）３０が接続されている。電圧検出増幅回路３０にはフォトカプラＰＣ１が接続され、フォトカプラＰＣ１は、電圧検出増幅回路３０で検出された出力電圧に応じた電流をＤＤ制御回路２０に出力する。

トランスＴ１の補助巻線Ｐ２の両端にはダイオードＤ２とコンデンサＣ３との直列回路が接続され、ダイオードＤ２とコンデンサＣ３との接続点は、ＤＤ制御回路２０とＤＤ制御回路２０を起動するための抵抗Ｒ３の一端に接続されている。

ＤＤ制御回路２０は、フォトカプラＰＣ１からの出力電圧に応じたパルス幅を持つパルス信号を生成し、このパルス信号によりスイッチング素子Ｑ２をオン／オフ制御して出力電圧を所定電圧に制御する。

次に、力率改善回路２について説明する。力率改善回路２は、昇圧チョッパ回路を構成し、平滑コンデンサの両端には、昇圧リアクトルＬ１とＭＯＳＦＥＴからなるスイッチング素子Ｑ１との直列回路が接続されている。スイッチング素子Ｑ１のドレイン−ソース間にはダイオードＤ１とコンデンサＣ２との直列回路が接続されている。

整流器ＤＢの出力両端には抵抗Ｒ１と抵抗Ｒ２との直列回路が接続され、抵抗Ｒ１と抵抗Ｒ２との接続点は、ＰＦＣ制御回路１０に接続されている。ＰＦＣ制御回路１０は、ＤＣ−ＤＣコンバータ回路３のＤＤ制御回路２０からＭＯＳＦＥＴからなるスイッチング素子Ｑ２のゲートパルス信号（以下、パルス信号と略称する。）を入力して、スイッチング素子Ｑ１のゲートに印加する。ＰＦＣ制御回路１０は、スイッチング素子Ｑ２のパルス信号と整流器ＤＢの整流電圧を抵抗Ｒ１と抵抗Ｒ２とで分圧した電圧とに基づいてスイッチング素子Ｑ１をオン／オフさせることにより力率を改善する。

図２は実施例１の力率改善回路内のＰＦＣ制御回路図の詳細図である。図２において、抵抗Ｒ１と抵抗Ｒ２とで構成される検出部１１は、交流入力電圧を整流した整流電圧を検出し、検出された整流電圧をダイオードＤ３のカソードに出力する。

ＰＦＣ制御回路１０は、ＤＤ制御回路２０からのパルス信号（第１パルス信号）を入力し、パルス信号のオンパルスが発生した時に、交流入力電圧を整流した整流電圧に応じたパルス幅を有する遅延パルス信号を発生させ、パルス信号と遅延パルス信号とを合成することによりＰＦＣゲート信号（第２パルス信号）を生成する遅延回路１２と、このＰＦＣゲート信号によりスイッチング素子Ｑ１を駆動する駆動回路Ｑ３，Ｑ４，Ｒ６と、スイッチング素子Ｑ１に流れる電流を制限するための過電流保護回路Ｒ４，Ｒ５，Ｃ４，Ｑ５，Ｒ７，Ｒ８，Ｑ６，Ｄ４とを有している。

遅延回路１２において、ＤＤ制御回路２０のスイッチング素子Ｑ２のゲート側端子と整流器ＤＢの負極端子との間には、コンデンサＣ５と抵抗Ｒ１３との直列回路が接続されるとともに、抵抗Ｒ１１と抵抗Ｒ１２との直列回路が接続されている。

抵抗Ｒ１１と抵抗Ｒ１２との接続点にはトランジスタＱ８のベースが接続され、コンデンサＣ５と抵抗Ｒ１３との接続点にはトランジスタＱ８のエミッタが接続されている。ＤＤ制御回路２０のゲート側端子にはトランジスタＱ７のエミッタが接続され、トランジスタＱ７のベースは、抵抗Ｒ１０を介してダイオードＤ３のアノードとトランジスタＱ８のコレクタとに接続されている。ダイオードＤ３のカソードは、抵抗Ｒ１と抵抗Ｒ２との接続点に接続されている。

トランジスタＱ７のコレクタは、抵抗Ｒ９を介してトランジスタＱ３のベースとトランジスタＱ４のベースとダイオードＤ４のアノードとに接続されている。ダイオードＤ４のカソードは、トランジスタＱ５のコレクタと抵抗Ｒ８の一端とに接続されている。トランジスタＱ５のエミッタは、整流器ＤＢの負極端子に接続され、トランジスタＱ５のベースは、抵抗Ｒ５の一端と抵抗Ｒ７の一端とコンデンサＣ４の一端に接続されている。

駆動回路において、トランジスタＱ３のコレクタは、ＤＤ制御回路２０のゲート側端子に接続され、トランジスタＱ３のエミッタはトランジスタＱ４のエミッタと抵抗Ｒ６の一端とに接続され、抵抗Ｒ６の他端はスイッチング素子Ｑ１のゲートに接続されている。トランジスタＱ４のコレクタは、整流器ＤＢの負極端子に接続されている。なお、過電流保護回路については、後述する。

次にこのように構成された図２に示すＰＦＣ制御回路１０の動作を図３〜図５を参照しながら説明する。図３は交流入力電圧を整流した整流後分圧信号である。図４は定格負荷時において、整流後分圧信号のトップ付近Ａにおける遅延回路内の各信号のタイミングチャートである。図５は定格負荷時において、整流後分圧信号のボトム付近Ｂにおける遅延回路内の各信号のタイミングチャートである。

遅延回路１２は、ＤＤ制御回路２０からのパルス信号を入力し、パルス信号のオンパルスが発生した時に、交流入力電圧を整流した整流電圧に基づくトランジスタＱ８のコレクタ電圧信号の電圧値に応じたパルス幅を有する遅延パルス信号を発生させ、パルス信号と遅延パルス信号とを合成することによりＰＦＣゲート信号を生成する。ＰＦＣゲート信号は、パルス信号のパルス幅より遅延パルス信号のパルス幅だけ狭いパルス幅となる。

遅延回路１２は、整流電圧が大きくなるに従って遅延パルス信号のパルス幅を広げ、ＰＦＣゲート信号をパルス信号のパルス幅より狭いパルス幅にし、整流電圧が小さくなるに従って遅延パルス信号のパルス幅を狭め、整流電圧がボトム領域になったときに遅延パルス信号のパルス幅をゼロにする。

まず、図４を参照して、整流後分圧信号のトップ付近Ａにおける遅延回路１２の動作を説明する。ＤＤ制御回路２０からのパルス信号ａを抵抗Ｒ１１と抵抗Ｒ１２とで分圧したｃ点電圧（パルス分圧信号ｃ）を基準とし、コンデンサＣ５と抵抗Ｒ１３とによる微分回路のｂ点電圧（微分回路信号ｂ）とｃ点電圧との差電圧がトランジスタＱ８のベース−エミッタ間電圧Ｖbeに達した時にトランジスタＱ８はオンする。

また、整流後分圧信号ｆのトップ付近Ａにおける、抵抗Ｒ１と抵抗Ｒ２との接続点の整流電圧はｅ点の電位より高いため、ダイオードＤ３はオフである。

このため、ＤＤ制御回路２０からのパルス信号ａがオンになった時刻ｔ１を起点とし、コンデンサＣ５と抵抗Ｒ１３による微分回路のｂ点電圧である微分回路信号ｂは、図４に示すように、経過時間と共に減少し、ｃ点の電位であるパルス分圧信号ｃよりトランジスタＱ８のベース−エミッタ間電圧Ｖbeだけ低くなった時刻ｔ２からＰＦＣゲート信号ｄを出力する。ＰＦＣゲート信号ｄによりトランジスタＱ３がオンして、スイッチング素子Ｑ１がオンする。

次に、ＤＤ制御回路２０からのパルス信号ａがゼロになると、スイッチング素子Ｑ１のゲート→トランジスタＱ４のエミッタ・ベース→トランジスタＱ３のベース・コレクタの経路で電流が流れる。その結果、トランジスタＱ４がオンするため、スイッチング素子Ｑ１のゲート電圧がゼロになり、スイッチング素子Ｑ１がオフする。

以上のように、抵抗Ｒ１と抵抗Ｒ２との接続点ｆの整流電圧が高い場合には、遅延回路１２は、コンデンサＣ５と抵抗Ｒ１３との時定数による固定された遅延時間で、ＰＦＣゲート信号ｄを出力する。

次に、図５を参照して、整流後分圧信号ｆのボトム付近Ｂにおける遅延回路１２の動作を説明する。図５のトランジスタＱ８のコレクタ電圧信号ｅ’の電圧波形は、ゼロボルトに近い値である。

抵抗Ｒ１と抵抗Ｒ２との接続点ｆの整流電圧が、ＤＤ制御回路２０のパルス信号ａ電圧からトランジスタＱ７のベース−エミッタ間電圧ＶbeとダイオードＤ３の順方向電圧とを差し引いた電圧以下になると、ＤＤ制御回路２０のパルス信号ａ→トランジスタＱ７→抵抗Ｒ１０→ダイオードＤ３→抵抗Ｒ２→グランドの経路で電流が流れる。

このため、トランジスタＱ７は、ＤＤ制御回路２０からのパルス信号ａがオンになる期間、オン状態になる。従って、時刻ｔ１〜時刻ｔ２の期間にも関わらず、ＰＦＣゲート信号ｄ’は、ＤＤ制御回路２０からのパルス信号ａと同期してオン出力する。

即ち、交流入力電圧を整流した整流電圧がボトム付近Ｂにある場合には、遅延時間をゼロにし、整流電圧がトップ付近Ａにある場合には、予め設定された遅延時間でＰＦＣパルス信号ｄ’をスイッチング素子Ｑ１に出力することで、力率を制御する。

従って、昇圧率が低下し、力率を十分に改善することができる。このため、「ＥＮＡＧＹ ＳＴＡＲ」の新規格ＬＥＶＥＬ Ｖに適合させて力率を改善し、かつ安価な力率改善回路を提供できる。

なお、この時の交流入力電圧の整流後分圧信号ｆとスイッチング素子Ｑ１に流れるドレイン電流ＰＦＣＩｄとの波形を図６に示す。また、交流入力電圧とＰＦＣ出力電圧との関係を図７に示す。

また、負荷電流が軽負荷になった場合、ＤＤ制御回路２０からのパルス信号ａのパルス幅は、ＤＣ−ＤＣコンバータ回路３の出力電圧を安定化するために狭くなる。軽負荷時の力率改善回路の各信号の波形を図８に示す。図８の例では、パルス信号ａのパルス幅は、時刻ｔ１〜時刻ｔ２の期間である。微分回路による遅延時間は、負荷電流に対して変化しないため、微分回路信号ｂは、パルス分圧信号ｃに対して、常に高い電位状態にある。このため、トランジスタＱ８はオンしない。

また、軽負荷によりコンデンサＣ１の放電電流は少なくて済むためコンデンサＣ１の充電電圧は入力電圧波形に関わらず大きく変動しない。従って、コンデンサＣ１の充電電圧の影響により、整流電圧の分圧点ｆの電圧がパルス信号の電圧よりも高い電圧を保持しているため、トランジスタＱ７はオン動作しない。このため、ＤＤ制御回路２０からのパルス信号のパルス幅が所定の遅延時間以下になると、ＰＦＣパルス信号ｄは出力されない。

即ち、遅延回路は、ＤＣ−ＤＣコンバータ回路３の負荷が軽くなるに従ってＰＦＣゲート信号ｄをパルス信号ａのパルス幅より狭いパルス幅にして、ＤＣ−ＤＣコンバータ回路３の負荷が所定の負荷電力以下になるとＰＦＣゲート信号ｄのパルス幅をゼロにする。このため、軽負荷状態では、力率改善回路２の動作は行われず、力率改善回路２の消費電力はなくなり、変換効率を向上できる。

次に、過電流保護回路について説明する。過電流保護回路は、スイッチング素子Ｑ１の過電流を保護するもので、スイッチング素子Ｑ１のドレイン電流を検出する抵抗Ｒ４、抵抗Ｒ５、ノイズ誤動作防止用のコンデンサＣ４、スイッチング素子Ｑ１のドレイン電流を検出するトランジスタＱ５、トランジスタＱ５のラッチ動作を構成するためのトランジスタＱ６及び抵抗Ｒ８、抵抗Ｒ７とダイオードＤ４により構成されている。

抵抗Ｒ４の一端はスイッチング素子Ｑ１のソースに接続され、抵抗Ｒ４の他端は整流器ＤＢの負極端子に接続されている。抵抗Ｒ５の他端は、抵抗Ｒ４の一端とスイッチング素子Ｑ１のソースとの接続点に接続され、コンデンサＣ４の他端は、整流器ＤＢの負極端子に接続されている。

抵抗Ｒ５の他端は抵抗Ｒ７の一端とコンデンサＣ４の一端とトランジスタＱ５のベースに接続され、抵抗Ｒ７の他端は、トランジスタＱ６のコレクタに接続され、トランジスタＱ６のベースは抵抗Ｒ８の一端に接続され、抵抗Ｒ８の他端はトランジスタＱ５のコレクタとダイオードＤ４のカソードに接続される。ダイオードＤ４のアノードは抵抗Ｒ９の一端とトランジスタＱ３のベースとトランジスタＱ４のベースとに接続され、トランジスタＱ５のエミッタは整流器ＤＢの負極端子に接続され、トランジスタＱ６のエミッタは、ＤＤ制御回路２０のゲート側端子に接続されている。

以上のトランジスタＱ５，Ｑ６を設けた過電流保護回路において、抵抗Ｒ４の電圧降下がトランジスタＱ５のベース−エミッタ間電圧Ｖbeのしきい値を超えた時点で、トランジスタＱ５がオンし、トランジスタＱ６がオンしてラッチ動作する。このラッチ動作と同時に、ダイオードＤ４を介して、トランジスタＱ３，Ｑ４のベースがゼロボルトに接続される。これにより、スイッチング素子Ｑ１のゲートはゼロボルトとなり、スイッチング素子Ｑ１は瞬時にオフする。

しかし、過電流保護回路にトランジスタＱ５のみを設けた場合には、スイッチング素子Ｑ１がオフすると同時に、トランジスタＱ５の電圧Ｖbeがなくなるため、トランジスタＱ５がオフする。これと同時に、ＤＤ制御回路２０からのパルス信号がＨレベルである場合には、トランジスタＱ３，Ｑ４のベースに電圧が印加されて、スイッチング素子Ｑ１のゲートが駆動され、スイッチング素子Ｑ１が再びオンする。

従って、ＤＤ制御回路２０のパルス信号がＨレベルになっている期間中、スイッチング素子Ｑ１は、オン／オフを繰り返すため、スイッチング素子Ｑ１のスイッチング損失が増大し、熱破壊することもある。このため、トランジスタＱ５が一旦オンした場合には、ＤＤ制御回路２０のパルス信号がＨレベルになっている期間中（１パルス期間中）は、トランジスタＱ５をオン状態に保つ（ラッチ）必要があり、トランジスタＱ６を追加することでラッチ動作を構成する。

図９は実施例２の力率改善回路内のＰＦＣ制御回路図の詳細図である。実施例１では力率改善回路２の昇圧電圧を監視していないため、交流入力過電圧時にはそのまま昇圧を続けることになる。

これに対して、実施例２は、交流入力過電圧を考慮した場合の例で、遅延パルス信号のパルス幅を補正することでＰＦＣ出力電圧の昇圧率を向上し、力率を改善したことを特徴とする。

図９に示す実施例２のＰＦＣ制御回路１０ｂは、図２に示す実施例１のＰＦＣ制御回路１０にさらに、抵抗Ｒ１４〜１８、トランジスタＱ９，ダイオードＤ５からなる追加回路を追加している。この追加回路は、ＰＦＣ出力電圧に基づき遅延パルス信号のパルス幅を補正する補正回路を構成している。

抵抗Ｒ１３の一端には、抵抗Ｒ１４の一端とトランジスタＱ９のコレクタとが接続され、トランジスタＱ９のベースには抵抗Ｒ１７の一端と抵抗Ｒ１６の一端とが接続されている。抵抗Ｒ１４の他端とトランジスタＱ９のエミッタと抵抗Ｒ１７の他端とは整流器ＤＢの負極端子に接続されている。

抵抗Ｒ１６の他端には抵抗Ｒ１５の一端と抵抗Ｒ１８の一端とが接続され、抵抗Ｒ１５の他端は、抵抗Ｒ３の一端とダイオードＤ２のカソードとコンデンサＣ３の一端とＤＤ制御回路２０のＶｃｃ電圧端子とに接続されている。抵抗Ｒ１８の他端は、ダイオードＤ５を介してダイオードＤ２のアノードと補助巻線Ｐ２の一端とに接続されている。なお、補助巻線Ｐ２の他端は、整流器ＤＢの負極端子に接続されている。

以上の構成によれば、トランスＴ１の補助巻線Ｐ２の電圧のＯＮ−ＯＮ電圧（1次巻線Ｐ１の電圧と同極性方向の電圧）は、ＰＦＣ出力電圧に比例したマイナス電圧である。補助巻線Ｐ２の電圧のＯＮ−ＯＮ電圧と＋Ｖcc電圧との直列電圧を抵抗Ｒ１５と抵抗Ｒ１８との直列抵抗で分圧し、その直列抵抗の分圧点とグランドＧＮＤ間の電圧を抵抗Ｒ１６と抵抗Ｒ１７とで分圧して検出し、検出された分圧電圧をトランジスタＱ９のベースに印加する。

なお、ＰＦＣ出力電圧が所定の設定電圧未満の時には、トランジスタＱ９がオンするように抵抗Ｒ１５〜Ｒ１８を調整しておく。

ここで、ＰＦＣ出力電圧が所定の設定電圧まで上昇すると、抵抗Ｒ１６と抵抗Ｒ１７とで検出している電圧がトランジスタＱ９のベース電圧以下になり、トランジスタＱ９はオフする。トランジスタＱ９がオフになると、トランジスタＱ８のエミッタ抵抗値は、抵抗Ｒ１３と抵抗Ｒ１４との合計抵抗値になる。このため、微分回路Ｃ５、Ｒ１３、Ｒ１４の時定数が増加するため、パルス信号ａが入力された時のトランジスタＱ３がオンするまでの遅延時間が長くなる。

即ち、ＰＦＣ出力電圧が所定の設定電圧以上になると、遅延パルス信号のパルス幅が増加し、力率改善回路２のスイッチング素子Ｑ１へのゲートパルス幅が減少し、力率改善回路２の昇圧率は、低下して昇圧量が制御される。図１０に実施例２の交流入力電圧とＰＦＣ出力電圧との関係を示す。

なお、図９に示すＰＦＣ制御回路に対して、さらに、図１１に示すように、ＰＦＣ出力の過電圧検出回路を構成するトランジスタＱ１０，抵抗Ｒ１９，ツェナーダイオードＤ６を付加しても良い。トランジスタＱ１０のエミッタは、抵抗Ｒ１５と抵抗Ｒ３との接続点に接続され、トランジスタＱ１０のベースは、ツェナーダイオードＤ６のカソードに接続され、ツェナーダイオードＤ６のアノードは抵抗Ｒ１５と抵抗Ｒ１６と抵抗Ｒ１８との接続点に接続されている。トランジスタＱ１０のコレクタは、抵抗Ｒ１９を介してＤＤ制御回路２０に接続されている。

以上の構成によれば、ＰＦＣ出力電圧が過電圧出力になった場合、ツェナーダイオードＤ６が導通して、トランジスタＱ１０がオンする。そして、トランジスタＱ１０のコレクタ出力をＤＤ制御回路２０のラッチ端子に出力することで、ＡＣ−ＤＣコンバータをシャットダウンさせることができる。

このように実施例２の力率改善回路によれば、交流入力電圧の上限電圧近傍のＰＦＣ出力電圧を安定化でき、交流入力電圧の過電圧入力時のＰＦＣ昇圧電圧を制限できる。

図１２は実施例３の力率改善回路内のＰＦＣ制御回路図の詳細図である。実施例１では、遅延回路１２をトランジスタＱ７，Ｑ８で構成したが、実施例３では、遅延回路１３をコンパレータＣＰ１で構成する。また、実施例１では、スイッチング素子Ｑ１の駆動回路をトランジスタＱ３，Ｑ４で構成したが、実施例３では、スイッチング素子Ｑ１の駆動回路をＭＯＳＦＥＴＱ３ａ，Ｑ４ａとインバータＩＮＶで構成する。

遅延回路１３において、ＤＤ制御回路２０のスイッチング素子Ｑ２のゲート側端子と整流器ＤＢの負極端子との間には、抵抗Ｒ１３とコンデンサＣ５との直列回路からなる積分回路が接続されるとともに、抵抗Ｒ１１と抵抗Ｒ１２との直列回路が接続されている。

抵抗Ｒ１１と抵抗Ｒ１２との接続点にはコンパレータＣＰ１の反転入力端子が接続され、抵抗Ｒ１３とコンデンサＣ５との接続点にはコンパレータＣＰ１の非反転入力端子が接続されている。抵抗Ｒ１１とコンパレータＣＰ１の反転入力端子との接続点は、ダイオードＤ３を介して抵抗Ｒ１と抵抗Ｒ２との接続点に接続されている。

コンパレータＣＰ１の出力端子は、抵抗Ｒ９の一端とインバータＩＮＶの入力端子とに接続され、抵抗Ｒ９の他端は、ＤＤ制御回路２０のスイッチング素子Ｑ２のゲート側端子に接続されている。インバータＩＮＶの出力端子は、Ｐ型のＭＯＳＦＥＴＱ３ａのゲートとＮ型のＭＯＳＦＥＴＱ４ａのゲートとに接続されている。ＭＯＳＦＥＴＱ３ａとＭＯＳＦＥＴＱ４ａとの直列回路は、ＤＤ制御回路２０のスイッチング素子Ｑ２のゲート側端子と整流器ＤＢの負極端子との間に接続されている。ＭＯＳＦＥＴＱ３ａのドレインとＭＯＳＦＥＴＱ４ａのドレインとは、抵抗Ｒ６の一端に接続されている。トランジスタＱ５のコレクタは、抵抗Ｒ８を介してコンデンサＣ５の一端に接続されている。

次にこのように構成された図１２に示すＰＦＣ制御回路の動作を図１３〜図１６を参照しながら説明する。図１３は交流入力電圧を整流した整流後分圧信号ｆを示すである。図１４は定格負荷時において、整流後分圧信号のトップ付近Ａにおける遅延回路内の各信号のタイミングチャートである。図１５は定格負荷時において、整流後分圧信号のミドル付近Ｃにおける遅延回路内の各信号のタイミングチャートである。図１６は定格負荷時において、整流後分圧信号のボトム付近Ｂにおける遅延回路内の各信号のタイミングチャートである。

以上の構成によれば、ＤＤ制御回路２０からのパルス信号ａは、抵抗Ｒ１１と抵抗Ｒ１２で分圧されて分圧信号ｃ（基準電圧）として、コンパレータＣＦ１の反転入力端子に入力される。

また、積分回路を構成する抵抗Ｒ１３とコンデンサＣ５との接続点の積分回路信号ｂは、コンパレータＣＰ１の非反転入力端子に入力される。そして、コンパレータＣＰ１は、積分回路信号ｂ（コンデンサＣ５の充電電圧）と分圧信号ｃとを比較して、ＰＦＣゲート信号ｄの遅延時間を設定する。

ここで、抵抗Ｒ１１と抵抗Ｒ１２との接続点は、ダイオードＤ３のアノードに接続されているので、交流入力電圧を整流した整流電圧が、徐々に下がっていき、ダイオードＤ３の順方向電圧のしきい値を越えてさらに下がったとする。このときには、ダイオードＤ３を介して抵抗Ｒ１１から抵抗Ｒ２と抵抗Ｒ１２とへ電流が分流して、抵抗Ｒ１１と抵抗Ｒ１２との分圧信号ｃは下がっていく。

従って、図１３に示すように、整流電圧がトップＡからミドルＣを通りボトムＢへと変化したときには、図１４〜図１６に示すように、分圧信号ｃが徐々に小さくなり、トップからボトムにかけて遅延時間が徐々に短縮していく。このため、図１４〜図１６に示すＰＦＣゲート信号ｄ，ｄ’，ｄ”が得られる。

このように実施例１乃至実施例３によれば、交流入力電圧に応じてオンパルス幅が変化したＰＦＣゲート信号によりスイッチング素子Ｑ１を駆動できるので、「ＥＮＡＧＹ ＳＴＡＲ」の新規格ＬＥＶＥＬ Ｖに適合させて力率を改善でき、簡単でかつ安価な力率改善回路を提供することができる。

また、力率及びＰＦＣ出力電圧の昇圧量を制御でき、力率改善回路専用の制御ＩＣを使用することなく簡単で安価で高効率のアクティブフィルターを構成できる。

また、交流入力電圧に応じて遅延パルス信号のパルス幅が変化するので、発振周波数が固定で且つスイッチング素子がオンする期間のジッター効果があり、ＥＭＩ等のノイズ発生を抑えられる。

実施例１の力率改善回路を含むＡＣ−ＤＣコンバータを示す回路図である。 実施例１の力率改善回路内のＰＦＣ制御回路図の詳細図である。 交流入力電圧を整流した整流後分圧信号を示す図である。 定格負荷時において、整流後分圧信号のトップ付近における遅延回路内の各信号のタイミングチャートである。 定格負荷時において、整流後分圧信号のボトム付近における遅延回路内の各信号のタイミングチャートである。 交流入力電圧の整流後分圧信号ｆとスイッチング素子Ｑ１に流れるドレイン電流ＰＦＣＩｄとの波形を示す図である。 実施例１の交流入力電圧とＰＦＣ出力電圧との関係を示す図である。 軽負荷時の力率改善回路の各信号の波形を示す図である。 実施例２の力率改善回路内のＰＦＣ制御回路図の詳細図である。 実施例２の交流入力電圧とＰＦＣ出力電圧との関係を示す図である。 実施例２の力率改善回路内のＰＦＣ制御回路図に過電圧検出回路を付加した詳細図である。 実施例３の力率改善回路内のＰＦＣ制御回路図の詳細図である。 交流入力電圧を整流した整流後分圧信号を示すである。 定格負荷時において、整流後分圧信号のトップ付近における遅延回路内の各信号のタイミングチャートである。 定格負荷時において、整流後分圧信号のミドル付近における遅延回路内の各信号のタイミングチャートである。 定格負荷時において、整流後分圧信号のボトム付近における遅延回路内の各信号のタイミングチャートである。 従来の力率改善回路を含むＡＣ−ＤＣコンバータを示す回路図である。

符号の説明

Ｖｉｎ 交流電源
ＤＢ，１０３ 整流器
Ｔ１，Ｔ トランス
Ｐ１，Ｎ１ １次巻線
Ｓ１，Ｎ２ ２次巻線
Ｐ２ 補助巻線
ＩＮＶ インバータ
Ｌ１ 昇圧リアクトル
Ｄ１〜Ｄ５ ダイオード
Ｄ６ ツェナーダイオード
Ｑ１，Ｑ２，Ｑ１１，Ｑ１２ スイッチング素子
Ｑ３〜Ｑ１０ トランジスタ
Ｃ２，Ｃ１２ 平滑コンデンサ
Ｃ１，Ｃ３，Ｃ４ コンデンサ
ＣＰ１ コンパレータ
Ｒ１〜Ｒ１９ 抵抗
ＰＣ１ フォトカプラ
Ｑ３ａ Ｐ型ＭＯＳＦＥＴ
Ｑ４ａ Ｎ型ＭＯＳＦＥＴ
２，１０４ 力率改善回路
３，１０５ ＤＣ−ＤＣコンバータ回路
１０，１０ｂ ＰＦＣ制御回路
１１ 検出部
１２，１３ 遅延回路
２０，１０６ ＤＤ制御回路

Claims (7)

1. 交流電源からの交流入力電圧を整流した整流電圧をスイッチング素子のオン／オフにより昇圧するとともに力率を改善して昇圧出力電圧を、第１パルス信号により駆動されるＤＣ−ＤＣコンバータ回路に出力する力率改善回路であって、
   前記ＤＣ−ＤＣコンバータ回路の出力電圧に応じたパルス幅の前記第１パルス信号を入力し、前記第１パルス信号のオンパルスが発生した時に、前記整流電圧に応じたパルス幅を有する遅延パルス信号を発生させ、前記第１パルス信号と前記遅延回路からの遅延パルス信号とを合成することにより第２パルス信号を生成する遅延回路と、
   前記遅延回路で生成された前記第２パルス信号により前記スイッチング素子を駆動するスイッチ駆動回路と、
   を有することを特徴とする力率改善回路。
2. 前記遅延回路は、前記昇圧出力電圧が予め定められた電圧よりも小さい場合には前記遅延パルス信号のパルス幅を狭める補正回路を設けることを特徴とする請求項１記載の力率改善回路。
3. 前記遅延回路は、前記第２パルス信号を、前記第１パルス信号のパルス幅より前記遅延パルス信号のパルス幅だけ狭いパルス幅にすることを特徴とする請求項１又は請求項２記載の力率改善回路。
4. 前記遅延回路は、前記整流電圧が大きくなるに従って前記遅延パルス信号のパルス幅を広げ、前記第２パルス信号を前記第１パルス信号のパルス幅より狭いパルス幅にすることを特徴とする請求項１乃至請求項３のいずれか１項記載の力率改善回路。
5. 前記遅延回路は、前記整流電圧が小さくなるに従って前記遅延パルス信号のパルス幅を狭め、前記整流電圧がボトム領域になったときに前記遅延パルス信号のパルス幅をゼロにすることを特徴とする請求項１乃至請求項４のいずれか１項記載の力率改善回路。
6. 前記遅延回路は、前記ＤＣ−ＤＣコンバータ回路の負荷が軽くなるに従って前記第２パルス信号を前記第１パルス信号のパルス幅より狭いパルス幅にして、前記ＤＣ−ＤＣコンバータ回路の負荷が所定の負荷電力以下になると前記第２パルス信号のパルス幅をゼロにすることを特徴とする請求項１乃至請求項５のいずれか１項記載の力率改善回路。
7. 前記スイッチング素子の過電流を保護するもので、過電流保護の動作を前記第１パルス信号のオンパルス毎にラッチする過電流保護回路を備えることを特徴とする請求項１乃至請求項６のいずれか１項記載の力率改善回路。

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