JPH10225104A - Ｄｃ−ｄｃコンバータ - Google Patents
Ｄｃ−ｄｃコンバータInfo
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- JPH10225104A JPH10225104A JP2504697A JP2504697A JPH10225104A JP H10225104 A JPH10225104 A JP H10225104A JP 2504697 A JP2504697 A JP 2504697A JP 2504697 A JP2504697 A JP 2504697A JP H10225104 A JPH10225104 A JP H10225104A
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- JP
- Japan
- Prior art keywords
- output
- fet
- power supply
- switching element
- coil
- Prior art date
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Abstract
(57)【要約】
【課題】 エネルギーロスを小さくでき、発熱を抑制で
きるようにした昇圧型のＤＣ−ＤＣコンバータを提供す
る。 【解決手段】 ＦＥＴ１と、ＦＥＴ１と入力電源４との
間に設けられたコイル２と、ＦＥＴ１とコイル２との接
続点に接続されたダイオード３と、ダイオード３をシャ
ントするＦＥＴ９とを設け、出力電源の検出レベルに応
じてＦＥＴ１及びＦＥＴ２へのパルスを制御して、昇圧
型のＤＣ−ＤＣコンバータを構成する。ＦＥＴ１オンさ
せている間、ＦＥＴ９をオフさせ、ＦＥＴ１をオンさせ
ている間に、コイル２にエネルギーを蓄える。ＦＥＴ１
オフさせ、ＦＥＴ９をオンさせ、コイル２のエネルギー
を出力側に出力させる。このように、ＦＥＴ９をオンさ
せ、コイル２のエネルギーを出力側に出力させることに
より、エネルギー効率の改善が図れる。
きるようにした昇圧型のＤＣ−ＤＣコンバータを提供す
る。 【解決手段】 ＦＥＴ１と、ＦＥＴ１と入力電源４との
間に設けられたコイル２と、ＦＥＴ１とコイル２との接
続点に接続されたダイオード３と、ダイオード３をシャ
ントするＦＥＴ９とを設け、出力電源の検出レベルに応
じてＦＥＴ１及びＦＥＴ２へのパルスを制御して、昇圧
型のＤＣ−ＤＣコンバータを構成する。ＦＥＴ１オンさ
せている間、ＦＥＴ９をオフさせ、ＦＥＴ１をオンさせ
ている間に、コイル２にエネルギーを蓄える。ＦＥＴ１
オフさせ、ＦＥＴ９をオンさせ、コイル２のエネルギー
を出力側に出力させる。このように、ＦＥＴ９をオンさ
せ、コイル２のエネルギーを出力側に出力させることに
より、エネルギー効率の改善が図れる。
Description
【０００１】
【発明の属する技術分野】この発明は、入力電源電圧に
対して出力電源電圧を昇圧するような昇圧型のスイッチ
ングレギュレータに用いて好適なＤＣ−ＤＣコンバータ
に関するもので、特に、昇圧型のＤＣ−ＤＣコンバータ
のエネルギー効率の改善に係わる。
対して出力電源電圧を昇圧するような昇圧型のスイッチ
ングレギュレータに用いて好適なＤＣ−ＤＣコンバータ
に関するもので、特に、昇圧型のＤＣ−ＤＣコンバータ
のエネルギー効率の改善に係わる。
【０００２】
【従来の技術】電子機器では、小型、軽量化を図るため
に、バッテリーの電源電圧を低く抑えることが望まれて
いる。これに対して、電子機器の回路基板は、殆ど５Ｖ
で動作している。このため、小型の電子機器には、例え
ば、３Ｖの電源電圧を５Ｖに変換するような昇圧型のス
イッチングレギュレータが設けられる。
に、バッテリーの電源電圧を低く抑えることが望まれて
いる。これに対して、電子機器の回路基板は、殆ど５Ｖ
で動作している。このため、小型の電子機器には、例え
ば、３Ｖの電源電圧を５Ｖに変換するような昇圧型のス
イッチングレギュレータが設けられる。
【０００３】図５は、従来の昇圧型のスイッチングレギ
ュレータの構成を示すものである。図５において、１０
１はスイッチングトランジスタとして動作するＮチャン
ネルのＦＥＴである。ＦＥＴ１０１のドレインがコイル
１０２の一端に接続されると共に、ＦＥＴ１０１のドレ
インとコイル１０２の一端との接続点がダイオード１０
３のアノードに接続される。ＦＥＴ１０１のソースが接
地される。ＦＥＴ１０１のゲートには、ＰＷＭ方式のス
イッチング制御回路１１１にあるスイッチングパルス発
生回路１１２からパルスが供給される。コイル１０２の
他端が電源入力端子１０４に接続される。
ュレータの構成を示すものである。図５において、１０
１はスイッチングトランジスタとして動作するＮチャン
ネルのＦＥＴである。ＦＥＴ１０１のドレインがコイル
１０２の一端に接続されると共に、ＦＥＴ１０１のドレ
インとコイル１０２の一端との接続点がダイオード１０
３のアノードに接続される。ＦＥＴ１０１のソースが接
地される。ＦＥＴ１０１のゲートには、ＰＷＭ方式のス
イッチング制御回路１１１にあるスイッチングパルス発
生回路１１２からパルスが供給される。コイル１０２の
他端が電源入力端子１０４に接続される。
【０００４】ダイオード１０３のカソードが出力端子１
０５に接続されると共に、ダイオード１０３のカソード
と接地間に、平滑コンデンサ１０６、出力電圧検出用の
抵抗１０７及び１０８の直列接続が接続される。抵抗１
０７及び１０８の接続点の出力がスイッチング制御回路
１１１のフィードバック信号の入力端子ＦＤＢＫに供給
される。
０５に接続されると共に、ダイオード１０３のカソード
と接地間に、平滑コンデンサ１０６、出力電圧検出用の
抵抗１０７及び１０８の直列接続が接続される。抵抗１
０７及び１０８の接続点の出力がスイッチング制御回路
１１１のフィードバック信号の入力端子ＦＤＢＫに供給
される。
【０００５】スイッチング制御回路１１１は、そのフィ
ードバック信号の入力端子ＦＤＢＫに与えられる出力電
圧の検出信号に基づいて、パルス発生回路１１２から発
生されるパルスのパルス幅を制御するものである。スイ
ッチング制御回路１１１の電源端子ＶCCには、電源端子
１０４からの電源が供給される。スイッチ制御回路１１
１のパルス発生回路１１２の出力がＦＥＴ１０１のゲー
トに供給される。
ードバック信号の入力端子ＦＤＢＫに与えられる出力電
圧の検出信号に基づいて、パルス発生回路１１２から発
生されるパルスのパルス幅を制御するものである。スイ
ッチング制御回路１１１の電源端子ＶCCには、電源端子
１０４からの電源が供給される。スイッチ制御回路１１
１のパルス発生回路１１２の出力がＦＥＴ１０１のゲー
トに供給される。
【０００６】パルス発生回路１１２の出力が「Ｈ」レベ
ルで、ＦＥＴ１０１がオンのときに、コイル１０２にエ
ネルギーが蓄えられる。ＦＥＴ１０１がオフになると、
コイル１０２に蓄えられたエネルギーが入力電源に重畳
されて、ダイオード１０３を介して出力側に出力され
る。
ルで、ＦＥＴ１０１がオンのときに、コイル１０２にエ
ネルギーが蓄えられる。ＦＥＴ１０１がオフになると、
コイル１０２に蓄えられたエネルギーが入力電源に重畳
されて、ダイオード１０３を介して出力側に出力され
る。
【０００７】この出力は、コンデンサ１０６で平滑さ
れ、出力端子１０５から出力される。これと共に、抵抗
１０７及び１０８により、この出力電圧が検出される。
れ、出力端子１０５から出力される。これと共に、抵抗
１０７及び１０８により、この出力電圧が検出される。
【０００８】この検出出力がスイッチング制御回路１１
１にフィードバックされ、この検出出力に応じて、パル
ス発生回路１１２の出力パルスのパルス幅が制御され
る。このパルスのパルス幅に応じて、ＦＥＴ１０１のオ
ン／オフ期間が制御され、コイル１０２に蓄えられるエ
ネルギーの蓄積比が制御される。これにより、出力端子
１０５からの出力電圧が所定の電圧（例えば５Ｖ）に制
御される。
１にフィードバックされ、この検出出力に応じて、パル
ス発生回路１１２の出力パルスのパルス幅が制御され
る。このパルスのパルス幅に応じて、ＦＥＴ１０１のオ
ン／オフ期間が制御され、コイル１０２に蓄えられるエ
ネルギーの蓄積比が制御される。これにより、出力端子
１０５からの出力電圧が所定の電圧（例えば５Ｖ）に制
御される。
【０００９】
【発明が解決しようとする課題】上述の従来のスイッチ
ングレギュレータは、ＦＥＴ１０１がオンの間に、コイ
ル１０２にエネルギーが蓄えられ、ＦＥＴ１０１がオフ
すると、ダイオード１０３を介して、コイル１０２に蓄
えられていたエネルギーが入力電源に重畳されて出力さ
れる。
ングレギュレータは、ＦＥＴ１０１がオンの間に、コイ
ル１０２にエネルギーが蓄えられ、ＦＥＴ１０１がオフ
すると、ダイオード１０３を介して、コイル１０２に蓄
えられていたエネルギーが入力電源に重畳されて出力さ
れる。
【００１０】ＦＥＴ１０１のオン抵抗は非常に小さく、
コイル１０２の直流抵抗が十分に小さいとすると、ＦＥ
Ｔ１０１がオンしているときのパワーロスは殆ど無い。
これに対して、ＦＥＴ１０１がオフのときには、コイル
１０２に蓄えられていたエネルギーが入力電源に重畳さ
れてダイオード１０３を介して出力される。ダイオード
１０３の両端の順方向電圧はＶBEであり、このダイオー
ド１０３によりエネルギーロスが生じる。
コイル１０２の直流抵抗が十分に小さいとすると、ＦＥ
Ｔ１０１がオンしているときのパワーロスは殆ど無い。
これに対して、ＦＥＴ１０１がオフのときには、コイル
１０２に蓄えられていたエネルギーが入力電源に重畳さ
れてダイオード１０３を介して出力される。ダイオード
１０３の両端の順方向電圧はＶBEであり、このダイオー
ド１０３によりエネルギーロスが生じる。
【００１１】このエネルギーロスＰは、 Ｐ＝Ｉ×ＶBE となり、電流Ｉが大きければ、ダイオード１０３はかな
り発熱し、効率を低下させる。
り発熱し、効率を低下させる。
【００１２】したがって、この発明の目的は、エネルギ
ーロスを小さくでき、発熱を抑制できるようにした昇圧
型のＤＣ−ＤＣコンバータを提供することにある。
ーロスを小さくでき、発熱を抑制できるようにした昇圧
型のＤＣ−ＤＣコンバータを提供することにある。
【００１３】
【課題を解決するための手段】請求項１に係わる発明
は、入力電源の電圧に対して出力電源の電圧を昇圧する
ような昇圧型のＤＣ−ＤＣコンバータにおいて、第１の
スイッチング素子と、第１のスイッチング素子を駆動す
る第１の駆動手段と、第１のスイッチング素子と入力電
源との間に設けられたインダクタンス素子と、第１のス
イッチング素子とインダクタンス素子との接続点に接続
されたダイオードと、ダイオードをシャントする第２の
スイッチング素子と、第２のスイッチング素子を駆動す
る第２の駆動手段と、出力電源の検出レベルに応じて第
１及び第２の駆動手段からのパルスを制御する制御手段
とを備えるようにしたことを特徴とするＤＣ−ＤＣコン
バータである。
は、入力電源の電圧に対して出力電源の電圧を昇圧する
ような昇圧型のＤＣ−ＤＣコンバータにおいて、第１の
スイッチング素子と、第１のスイッチング素子を駆動す
る第１の駆動手段と、第１のスイッチング素子と入力電
源との間に設けられたインダクタンス素子と、第１のス
イッチング素子とインダクタンス素子との接続点に接続
されたダイオードと、ダイオードをシャントする第２の
スイッチング素子と、第２のスイッチング素子を駆動す
る第２の駆動手段と、出力電源の検出レベルに応じて第
１及び第２の駆動手段からのパルスを制御する制御手段
とを備えるようにしたことを特徴とするＤＣ−ＤＣコン
バータである。
【００１４】第１のスイッチング素子をオンさせている
間、第２のスイッチング素子をオフさせる。第１のスイ
ッチング素子をオンさせている間に、インダクタンス素
子にエネルギーを蓄える。インダクタンス素子にエネル
ギーを蓄えられたら、第２のスイッチング素子をオンさ
せ、インダクタンス素子のエネルギーを出力側に出力さ
せる。このように、第２のスイッチング素子をオンさ
せ、インダクタンス素子のエネルギーを出力側に出力さ
せることにより、エネルギー効率の改善が図れる。
間、第２のスイッチング素子をオフさせる。第１のスイ
ッチング素子をオンさせている間に、インダクタンス素
子にエネルギーを蓄える。インダクタンス素子にエネル
ギーを蓄えられたら、第２のスイッチング素子をオンさ
せ、インダクタンス素子のエネルギーを出力側に出力さ
せる。このように、第２のスイッチング素子をオンさ
せ、インダクタンス素子のエネルギーを出力側に出力さ
せることにより、エネルギー効率の改善が図れる。
【００１５】請求項２に係わる発明は、入力電源の電圧
に対して出力電源の電圧を昇圧するような昇圧型のＤＣ
−ＤＣコンバータにおいて、第１のスイッチング素子
と、第１のスイッチング素子を駆動する第１の駆動手段
と、第１のスイッチング素子と入力電源との間に設けら
れたインダクタンス素子と、第１のスイッチング素子と
インダクタンス素子との接続点に接続されたダイオード
と、ダイオードをシャントする第２のスイッチング素子
と、第２のスイッチング素子を駆動する第２の駆動手段
と、出力電源の検出レベルに応じて第１及び第２の駆動
手段からのパルスを制御する制御手段と、出力電源電圧
が安定したか否かを検出する出力電圧検出手段と、出力
電圧検出手段の出力により第２の駆動手段から第２のス
イッチング素子に与えられる信号をゲートするゲート手
段とを備えるようにしたことを特徴とするＤＣ−ＤＣコ
ンバータである。
に対して出力電源の電圧を昇圧するような昇圧型のＤＣ
−ＤＣコンバータにおいて、第１のスイッチング素子
と、第１のスイッチング素子を駆動する第１の駆動手段
と、第１のスイッチング素子と入力電源との間に設けら
れたインダクタンス素子と、第１のスイッチング素子と
インダクタンス素子との接続点に接続されたダイオード
と、ダイオードをシャントする第２のスイッチング素子
と、第２のスイッチング素子を駆動する第２の駆動手段
と、出力電源の検出レベルに応じて第１及び第２の駆動
手段からのパルスを制御する制御手段と、出力電源電圧
が安定したか否かを検出する出力電圧検出手段と、出力
電圧検出手段の出力により第２の駆動手段から第２のス
イッチング素子に与えられる信号をゲートするゲート手
段とを備えるようにしたことを特徴とするＤＣ−ＤＣコ
ンバータである。
【００１６】出力電源電圧が安定したかどうかを検出
し、出力電源電圧が安定するまでは、第１のスイッチン
グ素子をオンして、インダクタンス素子にエネルギーを
蓄え、ダイオードを介して、インダクタンス素子のエネ
ルギーを出力側に出力する。出力電源電圧が安定した
ら、第１のスイッチング素子をオンして、インダクタン
ス素子にエネルギーを蓄え、第２のスイッチング素子を
オンして、インダクタンス素子のエネルギーを出力側に
出力させる。これにより、出力電源電圧が安定するまで
の間の不安定な動作を改善し、出力電源電圧が安定した
ら、エネルギー効率の改善が図れるようにする。
し、出力電源電圧が安定するまでは、第１のスイッチン
グ素子をオンして、インダクタンス素子にエネルギーを
蓄え、ダイオードを介して、インダクタンス素子のエネ
ルギーを出力側に出力する。出力電源電圧が安定した
ら、第１のスイッチング素子をオンして、インダクタン
ス素子にエネルギーを蓄え、第２のスイッチング素子を
オンして、インダクタンス素子のエネルギーを出力側に
出力させる。これにより、出力電源電圧が安定するまで
の間の不安定な動作を改善し、出力電源電圧が安定した
ら、エネルギー効率の改善が図れるようにする。
【００１７】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明の第１
の実施の形態を示すものである。この例は、例えば直流
３Ｖの電源を直流５Ｖに昇圧するものである。
いて図面を参照して説明する。図１は、この発明の第１
の実施の形態を示すものである。この例は、例えば直流
３Ｖの電源を直流５Ｖに昇圧するものである。
【００１８】図１において、１はスイッチングトランジ
スタとして動作するＮチャンネルのＦＥＴである。ＦＥ
Ｔ１のドレインがコイル２の一端に接続されると共に、
ＦＥＴ１のドレインとコイル２の一端との接続点がダイ
オード３のアノードに接続される。ＦＥＴ１のソースが
接地される。ＦＥＴ１のゲートには、ＰＷＭ方式のスイ
ッチング制御回路１１にあるスイッチングパルス発生回
路１２からパルスＰAが供給される。コイル２の他端が
電源入力端子４に接続される。
スタとして動作するＮチャンネルのＦＥＴである。ＦＥ
Ｔ１のドレインがコイル２の一端に接続されると共に、
ＦＥＴ１のドレインとコイル２の一端との接続点がダイ
オード３のアノードに接続される。ＦＥＴ１のソースが
接地される。ＦＥＴ１のゲートには、ＰＷＭ方式のスイ
ッチング制御回路１１にあるスイッチングパルス発生回
路１２からパルスＰAが供給される。コイル２の他端が
電源入力端子４に接続される。
【００１９】ダイオード３のカソードが出力端子５に接
続されると共に、ダイオード３のカソードと接地間に、
平滑コンデンサ６、出力電圧検出用の抵抗７及び８の直
列接続が接続される。抵抗７及び８の接続点の出力がス
イッチング制御回路１１のフィードバック信号の入力端
子ＦＤＢＫに供給される。
続されると共に、ダイオード３のカソードと接地間に、
平滑コンデンサ６、出力電圧検出用の抵抗７及び８の直
列接続が接続される。抵抗７及び８の接続点の出力がス
イッチング制御回路１１のフィードバック信号の入力端
子ＦＤＢＫに供給される。
【００２０】また、ダイオード３と並列に、Ｐチャンネ
ルのＦＥＴ９が設けられる。ＦＥＴ９のドレインがダイ
オード３のアノードに接続される。ＦＥＴ９のソースが
ダイオード３のカソードに接続される。ＦＥＴ９のソー
スとそのゲートとの間に抵抗１０が接続される。ＦＥＴ
９のゲートには、スイッチングパルス発生回路１２から
スイッチングパルスＰB が供給される。
ルのＦＥＴ９が設けられる。ＦＥＴ９のドレインがダイ
オード３のアノードに接続される。ＦＥＴ９のソースが
ダイオード３のカソードに接続される。ＦＥＴ９のソー
スとそのゲートとの間に抵抗１０が接続される。ＦＥＴ
９のゲートには、スイッチングパルス発生回路１２から
スイッチングパルスＰB が供給される。
【００２１】スイッチング制御回路１１は、そのフィー
ドバック信号の入力端子ＦＤＢＫに与えられる出力電圧
の検出信号に基づいて、パルス発生回路１２から発生さ
れるパルスのパルス幅を制御するものである。スイッチ
ング制御回路１１の電源端子ＶCCには、電源端子４から
の電源が供給される。
ドバック信号の入力端子ＦＤＢＫに与えられる出力電圧
の検出信号に基づいて、パルス発生回路１２から発生さ
れるパルスのパルス幅を制御するものである。スイッチ
ング制御回路１１の電源端子ＶCCには、電源端子４から
の電源が供給される。
【００２２】スイッチ制御回路１１のパルス発生回路１
２からは、パルスＰA 及びＰB が発生される。図２に示
すように、パルスＰA では「Ｌ」レベルとなる期間が
「Ｈ」レベルとなる期間より僅かに長く設定され、パル
スＰB においては「Ｈ」レベルとなる期間が「Ｌ」レベ
ルとなる期間より僅かに長くなるように設定される。
２からは、パルスＰA 及びＰB が発生される。図２に示
すように、パルスＰA では「Ｌ」レベルとなる期間が
「Ｈ」レベルとなる期間より僅かに長く設定され、パル
スＰB においては「Ｈ」レベルとなる期間が「Ｌ」レベ
ルとなる期間より僅かに長くなるように設定される。
【００２３】パルスＰA が「Ｈ」レベルとなる期間Ｔ1
でＮチャンネルのＦＥＴ１がオンし、パルスＰB が
「Ｌ」レベルとなる期間Ｔ2 でＰチャンネルのＦＥＴ９
がオンする。ＦＥＴ１がオンのときにはＦＥＴ９はオフ
し、ＦＥＴ１がオフのときにはＦＥＴ９はオンするが、
パルスＰA とパルスＰB との関係が図２に示すようにな
っているため、ＦＥＴ１とＦＥＴ９とが同時にオンする
ことはない。
でＮチャンネルのＦＥＴ１がオンし、パルスＰB が
「Ｌ」レベルとなる期間Ｔ2 でＰチャンネルのＦＥＴ９
がオンする。ＦＥＴ１がオンのときにはＦＥＴ９はオフ
し、ＦＥＴ１がオフのときにはＦＥＴ９はオンするが、
パルスＰA とパルスＰB との関係が図２に示すようにな
っているため、ＦＥＴ１とＦＥＴ９とが同時にオンする
ことはない。
【００２４】パルス発生回路１２からのパルスＰA が
「Ｈ」レベルで、ＦＥＴ１がオンし、ＦＥＴ９がオフの
ときに（期間Ｔ1 ）、コイル２にエネルギーが蓄えられ
る。ＦＥＴ１がオフし、ＦＥＴ９がオンになると（期間
Ｔ2 ）、コイル２に蓄えられたエネルギーが入力電源に
重畳されて、ＦＥＴ９を介して、出力側に出力される。
「Ｈ」レベルで、ＦＥＴ１がオンし、ＦＥＴ９がオフの
ときに（期間Ｔ1 ）、コイル２にエネルギーが蓄えられ
る。ＦＥＴ１がオフし、ＦＥＴ９がオンになると（期間
Ｔ2 ）、コイル２に蓄えられたエネルギーが入力電源に
重畳されて、ＦＥＴ９を介して、出力側に出力される。
【００２５】なお、ＦＥＴ１がオフとなったが、ＦＥＴ
９がオンしていない期間Ｔ3 では、ダイオード３がオン
し、コイル２に蓄えられていたエネルギーは、ダイオー
ド３を介して出力される。
９がオンしていない期間Ｔ3 では、ダイオード３がオン
し、コイル２に蓄えられていたエネルギーは、ダイオー
ド３を介して出力される。
【００２６】この出力は、コンデンサ６で平滑され、出
力端子５から出力される。これと共に、抵抗７及び８に
より、この出力電圧が検出される。
力端子５から出力される。これと共に、抵抗７及び８に
より、この出力電圧が検出される。
【００２７】この検出出力がスイッチング制御回路１１
にフィードバックされ、この検出出力に応じて、パルス
発生回路１２の出力パルスＰA 及びＰB のパルス幅が制
御される。このパルスのパルス幅に応じて、ＦＥＴ１の
オン／オフ期間が制御され、コイル２に蓄えられるエネ
ルギーの蓄積比が制御される。これにより、出力端子５
からの出力電圧が所定の電圧（例えば５Ｖ）に制御され
る。
にフィードバックされ、この検出出力に応じて、パルス
発生回路１２の出力パルスＰA 及びＰB のパルス幅が制
御される。このパルスのパルス幅に応じて、ＦＥＴ１の
オン／オフ期間が制御され、コイル２に蓄えられるエネ
ルギーの蓄積比が制御される。これにより、出力端子５
からの出力電圧が所定の電圧（例えば５Ｖ）に制御され
る。
【００２８】図１に示す構成では、ＦＥＴ１がオンの間
に、コイル２にエネルギーが蓄えられ、ＦＥＴ１がオフ
し、ＦＥＴ９がオンすると、入力電源とコイル２に蓄え
られていたエネルギーとが重畳され、出力側に出力され
る。
に、コイル２にエネルギーが蓄えられ、ＦＥＴ１がオフ
し、ＦＥＴ９がオンすると、入力電源とコイル２に蓄え
られていたエネルギーとが重畳され、出力側に出力され
る。
【００２９】ＦＥＴ１のオン抵抗は非常に小さく、コイ
ル２の直流抵抗が十分に小さいとすると、ＦＥＴ１がオ
ンしているときのパワーロスは殆ど無い。また、ＦＥＴ
１がオフのときには、コイル２に蓄えられていたエネル
ギーが入力電源に重畳されてＦＥＴ９を介して出力され
る。ＦＥＴ９のオン抵抗も非常に小さいので、このとき
のパワーロスも殆どなくなる。
ル２の直流抵抗が十分に小さいとすると、ＦＥＴ１がオ
ンしているときのパワーロスは殆ど無い。また、ＦＥＴ
１がオフのときには、コイル２に蓄えられていたエネル
ギーが入力電源に重畳されてＦＥＴ９を介して出力され
る。ＦＥＴ９のオン抵抗も非常に小さいので、このとき
のパワーロスも殆どなくなる。
【００３０】なお、上述の構成では、ＦＥＴ１と、ＦＥ
Ｔ９とが同時にオンされることがないようにする必要が
ある。このため、図２Ａに示すように、パルスＰA では
「Ｌ」レベルとなる期間が「Ｈ」レベルとなる期間より
僅かに長く設定され、図２Ｂに示すように、パルスＰB
では「Ｈ」レベルとなる期間が「Ｌ」レベルとなる期間
より僅かに長くなるように設定される。前述したよう
に、ＦＥＴ１がオフとなったが、ＦＥＴ９がオンしてい
ない期間Ｔ3 では、ダイオード３がオンし、コイル２に
蓄えられていたエネルギーは、ダイオード３を介して出
力される。
Ｔ９とが同時にオンされることがないようにする必要が
ある。このため、図２Ａに示すように、パルスＰA では
「Ｌ」レベルとなる期間が「Ｈ」レベルとなる期間より
僅かに長く設定され、図２Ｂに示すように、パルスＰB
では「Ｈ」レベルとなる期間が「Ｌ」レベルとなる期間
より僅かに長くなるように設定される。前述したよう
に、ＦＥＴ１がオフとなったが、ＦＥＴ９がオンしてい
ない期間Ｔ3 では、ダイオード３がオンし、コイル２に
蓄えられていたエネルギーは、ダイオード３を介して出
力される。
【００３１】このように、ダイオード３と並列にＦＥＴ
９を設けるようにすると、出力電源を効率良く取り出す
ことができる。ところが、このような構成では、特に、
動作を開始した直後では、動作が安定しない。これは、
昇圧型のスイッチングレギュレータでは、動作の開始直
後では、出力電圧が十分に上昇していないため、ＦＥＴ
９を介して、両方向に電流が流れる可能性があるためで
あると考えられる。
９を設けるようにすると、出力電源を効率良く取り出す
ことができる。ところが、このような構成では、特に、
動作を開始した直後では、動作が安定しない。これは、
昇圧型のスイッチングレギュレータでは、動作の開始直
後では、出力電圧が十分に上昇していないため、ＦＥＴ
９を介して、両方向に電流が流れる可能性があるためで
あると考えられる。
【００３２】図３は、この発明の第２の実施の形態を示
すものである。この例は、このような動作の開始直後の
不安定な動作を解消するようにしたものである。
すものである。この例は、このような動作の開始直後の
不安定な動作を解消するようにしたものである。
【００３３】図３において、ＮチャンネルのＦＥＴ５１
のドレインがコイル５２の一端に接続されると共に、Ｆ
ＥＴ５１のドレインとコイル５２の一端との接続点がダ
イオード５３のアノードに接続される。ＦＥＴ５１のソ
ースが接地される。ＦＥＴ５１のゲートには、ＰＷＭ方
式のスイッチング制御回路６１にあるスイッチングパル
ス発生回路６２からパルスＰA が供給される。コイル５
２の他端が電源入力端子５４に接続される。
のドレインがコイル５２の一端に接続されると共に、Ｆ
ＥＴ５１のドレインとコイル５２の一端との接続点がダ
イオード５３のアノードに接続される。ＦＥＴ５１のソ
ースが接地される。ＦＥＴ５１のゲートには、ＰＷＭ方
式のスイッチング制御回路６１にあるスイッチングパル
ス発生回路６２からパルスＰA が供給される。コイル５
２の他端が電源入力端子５４に接続される。
【００３４】ダイオード５３のカソードが出力端子５５
に接続されると共に、ダイオード５３のカソードと接地
間に、平滑コンデンサ５６、出力電圧検出用の抵抗５７
及び５８の直列接続が接続される。抵抗５７及び５８の
接続点の出力がスイッチング制御回路６１のフィードバ
ック信号の入力端子ＦＤＢＫに供給される。
に接続されると共に、ダイオード５３のカソードと接地
間に、平滑コンデンサ５６、出力電圧検出用の抵抗５７
及び５８の直列接続が接続される。抵抗５７及び５８の
接続点の出力がスイッチング制御回路６１のフィードバ
ック信号の入力端子ＦＤＢＫに供給される。
【００３５】また、ダイオード５３と並列に、Ｐチャン
ネルのＦＥＴ５９が設けられる。ＦＥＴ５９のドレイン
がダイオード５３のアノードに接続される。ＦＥＴ５９
のソースがダイオード５３のカソードに接続される。Ｆ
ＥＴ５９のソースとそのゲートとの間に抵抗６０が接続
される。
ネルのＦＥＴ５９が設けられる。ＦＥＴ５９のドレイン
がダイオード５３のアノードに接続される。ＦＥＴ５９
のソースがダイオード５３のカソードに接続される。Ｆ
ＥＴ５９のソースとそのゲートとの間に抵抗６０が接続
される。
【００３６】ＦＥＴ５９のゲートには、ゲート回路６３
の出力ＰC が供給される。ゲート回路６３には、電圧検
出回路６４からのゲートパルスＧＰが供給されると共
に、スイッチング制御回路１１のパルス発生回路６２の
出力パルスＰS が供給される。
の出力ＰC が供給される。ゲート回路６３には、電圧検
出回路６４からのゲートパルスＧＰが供給されると共
に、スイッチング制御回路１１のパルス発生回路６２の
出力パルスＰS が供給される。
【００３７】スイッチング制御回路６１は、そのフィー
ドバック信号の入力端子ＦＤＢＫに与えられる出力電圧
の検出信号に基づいて、パルス発生回路６２から発生さ
れるパルスＰA 及びＰB のパルス幅を制御するものであ
る。スイッチング制御回路６１の電源端子ＶCCには、電
源端子５４からの電源が供給される。パルスＰA 及びＰ
B のパルス幅の関係は、前述の例と同様（図２参照）で
ある。
ドバック信号の入力端子ＦＤＢＫに与えられる出力電圧
の検出信号に基づいて、パルス発生回路６２から発生さ
れるパルスＰA 及びＰB のパルス幅を制御するものであ
る。スイッチング制御回路６１の電源端子ＶCCには、電
源端子５４からの電源が供給される。パルスＰA 及びＰ
B のパルス幅の関係は、前述の例と同様（図２参照）で
ある。
【００３８】電圧検出回路６４は、出力端子５５から手
段される電源電圧ＶOUT を監視し、この出力電源電圧Ｖ
OUT が所定値Ｖth以上になったか否かを検出している。
そして、出力電源電圧ＶOUT が所定値以上になると、電
圧検出回路６４からゲートパルスＧＰが発生される。こ
のゲートパルスＧＰによりゲート回路６３が制御され
る。ゲート回路６３が開かれると、ゲート回路６３を介
して、パルス発生回路６２からのパルスＰB がＦＥＴ５
９のゲートに供給される。
段される電源電圧ＶOUT を監視し、この出力電源電圧Ｖ
OUT が所定値Ｖth以上になったか否かを検出している。
そして、出力電源電圧ＶOUT が所定値以上になると、電
圧検出回路６４からゲートパルスＧＰが発生される。こ
のゲートパルスＧＰによりゲート回路６３が制御され
る。ゲート回路６３が開かれると、ゲート回路６３を介
して、パルス発生回路６２からのパルスＰB がＦＥＴ５
９のゲートに供給される。
【００３９】出力電源電圧ＶOUT は、図４Ｂに示すよう
に、時間とともに除々に上昇していく。そして、出力電
源電圧ＶOUT に応じて、パルスＰA 及びＰA パルス幅が
変化される。
に、時間とともに除々に上昇していく。そして、出力電
源電圧ＶOUT に応じて、パルスＰA 及びＰA パルス幅が
変化される。
【００４０】動作の開始直後では、図４Ｂに示すよう
に、出力電源電圧ＶOUT は所定値Ｖth以下である。出力
電源電圧ＶOUT が所定値Ｖth以下のときには、図４Ｄに
示すように、電圧検出回路６４からのゲートパルスＧＰ
は「Ｌ」レベルとなっている。
に、出力電源電圧ＶOUT は所定値Ｖth以下である。出力
電源電圧ＶOUT が所定値Ｖth以下のときには、図４Ｄに
示すように、電圧検出回路６４からのゲートパルスＧＰ
は「Ｌ」レベルとなっている。
【００４１】このため、図４Ｃに示すように、ゲート回
路６３は閉じられ、ゲート回路６３の出力レベルは
「Ｈ」レベルに維持されている。ゲート回路６３の出力
レベルが「Ｈ」レベルの間では、ＦＥＴ５９はオフ状態
である。
路６３は閉じられ、ゲート回路６３の出力レベルは
「Ｈ」レベルに維持されている。ゲート回路６３の出力
レベルが「Ｈ」レベルの間では、ＦＥＴ５９はオフ状態
である。
【００４２】このように、動作の開始直後では、ゲート
回路６３が閉じられるため、ＦＥＴ５９の動作は停止さ
れる。このため、動作の開始直後では、コイル５２に蓄
えられたエネルギーは、入力電源に重畳されて、ダイオ
ード５３を介して、出力側に出力される。
回路６３が閉じられるため、ＦＥＴ５９の動作は停止さ
れる。このため、動作の開始直後では、コイル５２に蓄
えられたエネルギーは、入力電源に重畳されて、ダイオ
ード５３を介して、出力側に出力される。
【００４３】すなわち、動作の開始直後で、ゲート回路
６３が閉じられている間では、ＦＥＴ５１がオンのとき
に、コイル５２にエネルギーが蓄えられ、ＦＥＴ５１が
オフになると、コイル５２に蓄えられたエネルギーが入
力電源に重畳されて、ダイオード５３を介して、出力側
に出力される。この出力は、コンデンサ５６で平滑さ
れ、出力端子５５から出力される。これと共に、抵抗５
７及び５８により、この出力電圧が検出される。この検
出出力がスイッチング制御回路６１にフィードバックさ
れ、この検出出力に応じて、パルス発生回路６２の出力
パルスＰA 及びＰB のパルス幅が制御される。これによ
り、出力端子５５からの出力電圧が所定の電圧に制御さ
れる。
６３が閉じられている間では、ＦＥＴ５１がオンのとき
に、コイル５２にエネルギーが蓄えられ、ＦＥＴ５１が
オフになると、コイル５２に蓄えられたエネルギーが入
力電源に重畳されて、ダイオード５３を介して、出力側
に出力される。この出力は、コンデンサ５６で平滑さ
れ、出力端子５５から出力される。これと共に、抵抗５
７及び５８により、この出力電圧が検出される。この検
出出力がスイッチング制御回路６１にフィードバックさ
れ、この検出出力に応じて、パルス発生回路６２の出力
パルスＰA 及びＰB のパルス幅が制御される。これによ
り、出力端子５５からの出力電圧が所定の電圧に制御さ
れる。
【００４４】動作が安定してくると、図４Ｂに示すよう
に、出力電源電圧ＶOUT は上昇していく。時点ｔ1 で出
力電源電圧ＶOUT が所定値Ｖthを超えると、図４Ｄに示
すように、電圧検出回路６４からのゲートパルスＧＰは
「Ｈ」レベルになる。ゲートパルスＧＰが「Ｈ」レベル
になると、ゲート回路６３が開かれ、図４Ｃに示すよう
に、ゲート回路６３を介して、パルス発生回路６２から
のパルスＰC が出力されるようになる。
に、出力電源電圧ＶOUT は上昇していく。時点ｔ1 で出
力電源電圧ＶOUT が所定値Ｖthを超えると、図４Ｄに示
すように、電圧検出回路６４からのゲートパルスＧＰは
「Ｈ」レベルになる。ゲートパルスＧＰが「Ｈ」レベル
になると、ゲート回路６３が開かれ、図４Ｃに示すよう
に、ゲート回路６３を介して、パルス発生回路６２から
のパルスＰC が出力されるようになる。
【００４５】このように、ゲート回路６３が開かれたと
きには、コイル５２に蓄えられたエネルギーは、入力電
源に重畳されて、ＦＥＴ５９を介して、出力側に出力さ
れる。
きには、コイル５２に蓄えられたエネルギーは、入力電
源に重畳されて、ＦＥＴ５９を介して、出力側に出力さ
れる。
【００４６】すなわち、動作が安定し、ゲート回路６３
が開かれると、ＦＥＴ５１がオンのときにコイル５２に
エネルギーが蓄えられ、ＦＥＴ５１がオフになると、Ｆ
ＥＴ５９がオンになり、コイル５２に蓄えられたエネル
ギーが入力電源に重畳されて、ＦＥＴ５９を介して、出
力側に出力される。この出力は、コンデンサ５６で平滑
され、出力端子５５から出力される。これと共に、抵抗
５７及び５８により、この出力電圧が検出される。この
検出出力がスイッチング制御回路６１にフィードバック
され、この検出出力に応じて、パルス発生回路６２の出
力パルスＰA 及びＰB のパルス幅が制御される。これに
より、出力端子５５からの出力電圧が所定の電圧に制御
される。
が開かれると、ＦＥＴ５１がオンのときにコイル５２に
エネルギーが蓄えられ、ＦＥＴ５１がオフになると、Ｆ
ＥＴ５９がオンになり、コイル５２に蓄えられたエネル
ギーが入力電源に重畳されて、ＦＥＴ５９を介して、出
力側に出力される。この出力は、コンデンサ５６で平滑
され、出力端子５５から出力される。これと共に、抵抗
５７及び５８により、この出力電圧が検出される。この
検出出力がスイッチング制御回路６１にフィードバック
され、この検出出力に応じて、パルス発生回路６２の出
力パルスＰA 及びＰB のパルス幅が制御される。これに
より、出力端子５５からの出力電圧が所定の電圧に制御
される。
【００４７】このように、この例では、電圧検出回路６
４により出力電源電圧が十分上昇したかどうかが検出さ
れる。そして、出力電源電圧が十分上昇するまでは、Ｆ
ＥＴ５９の動作が停止され、出力電源電圧が十分上昇し
たら、ＦＥＴ５９が動作され、ＦＥＴ５９を介して、入
力電源にコイル５２に蓄えられていたエネルギーが重畳
され、出力側に出力される。これにより、動作開始直後
の動作を安定させると共に、出力電源電圧が安定してか
らは、エネルギーロスの改善が図れる。
４により出力電源電圧が十分上昇したかどうかが検出さ
れる。そして、出力電源電圧が十分上昇するまでは、Ｆ
ＥＴ５９の動作が停止され、出力電源電圧が十分上昇し
たら、ＦＥＴ５９が動作され、ＦＥＴ５９を介して、入
力電源にコイル５２に蓄えられていたエネルギーが重畳
され、出力側に出力される。これにより、動作開始直後
の動作を安定させると共に、出力電源電圧が安定してか
らは、エネルギーロスの改善が図れる。
【００４８】
【発明の効果】この発明によれば、第１のスイッチング
素子をオンさせている間、第２のスイッチング素子をオ
フされ、第１のスイッチング素子をオンさせている間
に、インダクタンス素子にエネルギーが蓄えられる。イ
ンダクタンス素子にエネルギーが蓄えられたら、第２の
スイッチング素子がオンされ、インダクタンス素子のエ
ネルギーが出力側に出力される。このように、第２のス
イッチング素子をオンさせ、インダクタンス素子のエネ
ルギーを出力側に出力させることにより、エネルギー効
率の改善が図れる。
素子をオンさせている間、第２のスイッチング素子をオ
フされ、第１のスイッチング素子をオンさせている間
に、インダクタンス素子にエネルギーが蓄えられる。イ
ンダクタンス素子にエネルギーが蓄えられたら、第２の
スイッチング素子がオンされ、インダクタンス素子のエ
ネルギーが出力側に出力される。このように、第２のス
イッチング素子をオンさせ、インダクタンス素子のエネ
ルギーを出力側に出力させることにより、エネルギー効
率の改善が図れる。
【００４９】また、この発明によれば、出力電源電圧が
安定したかどうかが検出され、出力電源電圧が安定する
までは、第１のスイッチング素子がオンされ、インダク
タンス素子にエネルギーが蓄えられ、ダイオードを介し
て、インダクタンス素子のエネルギーが出力側に出力さ
れる。出力電源電圧が安定したら、第１のスイッチング
素子がオンされ、インダクタンス素子にエネルギーが蓄
えられ、第２のスイッチング素子がオンされ、インダク
タンス素子のエネルギーが出力側に出力される。これに
より、出力電源電圧が安定するまでの間の不安定な動作
が改善され出力電源電圧が安定したら、エネルギー効率
の改善が図れる。
安定したかどうかが検出され、出力電源電圧が安定する
までは、第１のスイッチング素子がオンされ、インダク
タンス素子にエネルギーが蓄えられ、ダイオードを介し
て、インダクタンス素子のエネルギーが出力側に出力さ
れる。出力電源電圧が安定したら、第１のスイッチング
素子がオンされ、インダクタンス素子にエネルギーが蓄
えられ、第２のスイッチング素子がオンされ、インダク
タンス素子のエネルギーが出力側に出力される。これに
より、出力電源電圧が安定するまでの間の不安定な動作
が改善され出力電源電圧が安定したら、エネルギー効率
の改善が図れる。
【図１】この発明の第１の実施の形態の接続図である。
【図２】この発明の第１の実施の形態の説明に用いる波
形図である。
形図である。
【図３】この発明の第２の実施の形態の接続図である。
【図４】この発明の第１の実施の形態の説明に用いる波
形図である。
形図である。
【図５】従来のＤＣ−ＤＣコンバータの一例の接続図で
ある。
ある。
１、９、５１、５９・・・ＦＥＴ、２、５２・・・コイ
ル、１１、６１・・・ＰＷＭ方式のスイッチング制御回
路、６３・・・ゲート回路
ル、１１、６１・・・ＰＷＭ方式のスイッチング制御回
路、６３・・・ゲート回路
Claims (2)
- 【請求項１】 入力電源の電圧に対して出力電源の電圧
を昇圧するような昇圧型のＤＣ−ＤＣコンバータにおい
て、 第１のスイッチング素子と、 上記第１のスイッチング素子を駆動する第１の駆動手段
と、 上記第１のスイッチング素子と上記入力電源との間に設
けられたインダクタンス素子と、 上記第１のスイッチング素子と上記インダクタンス素子
との接続点に接続されたダイオードと、 上記ダイオードをシャントする第２のスイッチング素子
と、 上記第２のスイッチング素子を駆動する第２の駆動手段
と、 上記出力電源の検出レベルに応じて上記第１及び第２の
駆動手段からのパルスを制御する制御手段とを備えるよ
うにしたことを特徴とするＤＣ−ＤＣコンバータ。 - 【請求項２】 入力電源の電圧に対して出力電源の電圧
を昇圧するような昇圧型のＤＣ−ＤＣコンバータにおい
て、 第１のスイッチング素子と、 上記第１のスイッチング素子を駆動する第１の駆動手段
と、 上記第１のスイッチング素子と上記入力電源との間に設
けられたインダクタンス素子と、 上記第１のスイッチング素子と上記インダクタンス素子
との接続点に接続されたダイオードと、 上記ダイオードをシャントする第２のスイッチング素子
と、 上記第２のスイッチング素子を駆動する第２の駆動手段
と、 上記出力電源の検出レベルに応じて上記第１及び第２の
駆動手段からのパルスを制御する制御手段と、 上記出力電源電圧が安定したか否かを検出する出力電圧
検出手段と、 上記出力電圧検出手段の出力により上記第２の駆動手段
から上記第２のスイッチング素子に与えられる信号をゲ
ートするゲート手段とを備えるようにしたことを特徴と
するＤＣ−ＤＣコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2504697A JPH10225104A (ja) | 1997-02-07 | 1997-02-07 | Ｄｃ−ｄｃコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2504697A JPH10225104A (ja) | 1997-02-07 | 1997-02-07 | Ｄｃ−ｄｃコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10225104A true JPH10225104A (ja) | 1998-08-21 |
Family
ID=12154986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2504697A Pending JPH10225104A (ja) | 1997-02-07 | 1997-02-07 | Ｄｃ−ｄｃコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10225104A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008206317A (ja) * | 2007-02-20 | 2008-09-04 | Institute Of National Colleges Of Technology Japan | 高圧電源回路 |
| US7482789B2 (en) | 2005-05-10 | 2009-01-27 | Panasonic Corporation | Step-up converter |
-
1997
- 1997-02-07 JP JP2504697A patent/JPH10225104A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7482789B2 (en) | 2005-05-10 | 2009-01-27 | Panasonic Corporation | Step-up converter |
| JP2008206317A (ja) * | 2007-02-20 | 2008-09-04 | Institute Of National Colleges Of Technology Japan | 高圧電源回路 |
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