JP2000083374A - スイッチングレギュレ―タ - Google Patents
スイッチングレギュレ―タInfo
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- JP2000083374A JP2000083374A JP11290365A JP29036599A JP2000083374A JP 2000083374 A JP2000083374 A JP 2000083374A JP 11290365 A JP11290365 A JP 11290365A JP 29036599 A JP29036599 A JP 29036599A JP 2000083374 A JP2000083374 A JP 2000083374A
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- voltage
- switching elements
- inductances
- turned
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Abstract
(57)【要約】
【課題】 平滑コンデンサの不用を図り、順次駆動する
多並列インダクタンスの磁気エネルギーを連発的に出力
することで大きな出力供給を可能にするとともに、低寿
命を回避し、低入力電圧から高電圧大容量出力を得るス
イッチングレギュレータを提供する点にある。 【解決手段】 １つのクロックパルスが立ち上がる度に
特定の１つのスイッチング素子１０、１１、１２、１３
を順次ＯＮ状態にし、それら順次ＯＮ状態にしたスイッ
チング素子１０、１１、１２、１３が所定の周期を経過
した時点で一旦ＯＦＦ状態にし、次のクロックパルスが
立ち上がる度にＯＦＦ状態にしたスイッチング素子１
３、１０、１１、１２を順次ＯＮ状態にして複数のイン
ダクタンス２，３，４，５に蓄積された磁気エネルギー
を重畳させることを特徴とする。
多並列インダクタンスの磁気エネルギーを連発的に出力
することで大きな出力供給を可能にするとともに、低寿
命を回避し、低入力電圧から高電圧大容量出力を得るス
イッチングレギュレータを提供する点にある。 【解決手段】 １つのクロックパルスが立ち上がる度に
特定の１つのスイッチング素子１０、１１、１２、１３
を順次ＯＮ状態にし、それら順次ＯＮ状態にしたスイッ
チング素子１０、１１、１２、１３が所定の周期を経過
した時点で一旦ＯＦＦ状態にし、次のクロックパルスが
立ち上がる度にＯＦＦ状態にしたスイッチング素子１
３、１０、１１、１２を順次ＯＮ状態にして複数のイン
ダクタンス２，３，４，５に蓄積された磁気エネルギー
を重畳させることを特徴とする。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気車両に搭載さ
れるバッテリの低い電圧（２４Ｖ、４８Ｖ等）を上げて
電動モータを駆動するためのインバータ回路への電力供
給用として、又、高出力用の太陽電池の電源として、
又、スーパーコンデンサ等のエネルギーを最後まで使い
切るために用いられるスイッチングレギュレータに関す
る。
れるバッテリの低い電圧（２４Ｖ、４８Ｖ等）を上げて
電動モータを駆動するためのインバータ回路への電力供
給用として、又、高出力用の太陽電池の電源として、
又、スーパーコンデンサ等のエネルギーを最後まで使い
切るために用いられるスイッチングレギュレータに関す
る。
【０００２】
【従来の技術】従来、入力電圧よりも高い出力電圧を得
るためのスイッチングレギュレータとして、例えば図７
や図８に示すように昇圧型チョッパ回路に構成されたも
のがある。図７では、直流電源１のプラス側にインダク
タンス２を直列に接続し、このインダクタンス２の出力
端に、ダイオート６のアノード側を接続し、このダイオ
ート６のカソード側を平滑用コンデンサ１４と負荷１６
とが並列接続された交点５０に接続している。そして、
負荷１６の電圧を一定に保持するために前記インダクタ
ンス２とダイオート６の間と直流電源１のマイナス側と
を短絡するスイッチング素子（ＦＥＴ）１０をＯＮ−Ｏ
ＦＦ制御するための制御回路１５を設けている。この回
路では、スイッチング素子（ＦＥＴ）１０がＯＮ状態で
は、インダクタンス２に磁気エネルギーを蓄積すると同
時に、直流電源１の電圧ＶＩにより負荷１６を駆動する
のである。そして、スイッチング素子（ＦＥＴ）１０が
ＯＦＦ状態になると、前記蓄積された磁気エネルギーと
直流電源１の電圧ＶＩとを重畳させて負荷を駆動するの
である。又、図８では、図７の回路に、同一構成のイン
ダクタンス２６、ダイオート３０、スイッチング素子
（ＦＥＴ）２２、平滑用コンデンサ３４からなる回路を
直列に接続したものであり、スイッチング素子（ＦＥ
Ｔ）１０及びスイッチング素子（ＦＥＴ）２２がＯＮ状
態では、インダクタンス２及びインダクタンス２６に磁
気エネルギーを蓄積すると同時に、直流電源１の電圧Ｖ
Ｉにより負荷を駆動するのである。そして、スイッチン
グ素子（ＦＥＴ）１０及びスイッチング素子（ＦＥＴ）
２２がＯＦＦ状態になると、前記蓄積された磁気エネル
ギーと直流電源１の電圧ＶＩとを重畳させて負荷を駆動
するのである。
るためのスイッチングレギュレータとして、例えば図７
や図８に示すように昇圧型チョッパ回路に構成されたも
のがある。図７では、直流電源１のプラス側にインダク
タンス２を直列に接続し、このインダクタンス２の出力
端に、ダイオート６のアノード側を接続し、このダイオ
ート６のカソード側を平滑用コンデンサ１４と負荷１６
とが並列接続された交点５０に接続している。そして、
負荷１６の電圧を一定に保持するために前記インダクタ
ンス２とダイオート６の間と直流電源１のマイナス側と
を短絡するスイッチング素子（ＦＥＴ）１０をＯＮ−Ｏ
ＦＦ制御するための制御回路１５を設けている。この回
路では、スイッチング素子（ＦＥＴ）１０がＯＮ状態で
は、インダクタンス２に磁気エネルギーを蓄積すると同
時に、直流電源１の電圧ＶＩにより負荷１６を駆動する
のである。そして、スイッチング素子（ＦＥＴ）１０が
ＯＦＦ状態になると、前記蓄積された磁気エネルギーと
直流電源１の電圧ＶＩとを重畳させて負荷を駆動するの
である。又、図８では、図７の回路に、同一構成のイン
ダクタンス２６、ダイオート３０、スイッチング素子
（ＦＥＴ）２２、平滑用コンデンサ３４からなる回路を
直列に接続したものであり、スイッチング素子（ＦＥ
Ｔ）１０及びスイッチング素子（ＦＥＴ）２２がＯＮ状
態では、インダクタンス２及びインダクタンス２６に磁
気エネルギーを蓄積すると同時に、直流電源１の電圧Ｖ
Ｉにより負荷を駆動するのである。そして、スイッチン
グ素子（ＦＥＴ）１０及びスイッチング素子（ＦＥＴ）
２２がＯＦＦ状態になると、前記蓄積された磁気エネル
ギーと直流電源１の電圧ＶＩとを重畳させて負荷を駆動
するのである。
【０００３】上記２つの回路とも、図９に示すように、
コンデンサ１４又は３４に流れる電流Ｉc1又はＩC2が三
角波の大きなリップル電流となるため、特に容量の大き
な負荷（１ｋＷ以上のもの）では、数１０アンペア以上
のリップル電流が流れるものになり、平滑コンデンサ１
４，３４の発熱が大きくなる。その結果、平滑コンデン
サの大型化を行わなければならないだけでなく、低寿命
となる不都合があった。
コンデンサ１４又は３４に流れる電流Ｉc1又はＩC2が三
角波の大きなリップル電流となるため、特に容量の大き
な負荷（１ｋＷ以上のもの）では、数１０アンペア以上
のリップル電流が流れるものになり、平滑コンデンサ１
４，３４の発熱が大きくなる。その結果、平滑コンデン
サの大型化を行わなければならないだけでなく、低寿命
となる不都合があった。
【０００４】
【発明が解決しようとする課題】そこで、本発明が前述
の状況に鑑み、解決しようとするところは、平滑コンデ
ンサの不用を図り、順次駆動する多並列インダクタンス
の磁気エネルギーを連発的に出力することで大きな出力
供給を可能にするとともに、低寿命を回避し、低入力電
圧から高電圧大容量出力を得るスイッチングレギュレー
タを提供する点にある。
の状況に鑑み、解決しようとするところは、平滑コンデ
ンサの不用を図り、順次駆動する多並列インダクタンス
の磁気エネルギーを連発的に出力することで大きな出力
供給を可能にするとともに、低寿命を回避し、低入力電
圧から高電圧大容量出力を得るスイッチングレギュレー
タを提供する点にある。
【０００５】
【課題を解決するための手段】本発明は、前述の課題解
決のために、直流電源の電圧を昇圧するために該直流電
源に並列接続された複数のインダクタンスと、これらイ
ンダクタンスの出力側にそれぞれ接続された転流用のダ
イオードと、前記各インダクタンスと各ダイオードの間
と前記直流電源とを短絡接続するためのスイッチング素
子の複数と、前記複数のダイオードの合流出力部に直列
接続された平滑コンデンサとからなるブーストチョッパ
回路の複数を直列接続した複数のブーストチョッパ回路
と、これら複数のブーストチョッパ回路の全スイッチン
グ素子をＯＮ−ＯＦＦ制御するための単一の制御回路
と、前記平滑コンデンサに並列接続された負荷とからな
り、１つのクロックパルスが立ち上がる度に特定の１つ
のスイッチング素子を順次ＯＮ状態にし、それら順次Ｏ
Ｎ状態にしたスイッチング素子が所定の周期を経過した
時点で一旦ＯＦＦ状態にし、次のクロックパルスが立ち
上がる度にＯＦＦ状態にしたスイッチング素子を順次Ｏ
Ｎ状態にして複数のインダクタンスに蓄積された磁気エ
ネルギーを重畳させることを特徴とするスイッチングレ
ギュレータを確立した。１つのクロックパルスが立ち上
がる度に特定の１つのスイッチング素子を順次ＯＮ状態
にし、それら順次ＯＮ状態にしたスイッチング素子が所
定の周期を経過した時点で一旦ＯＦＦ状態にし、次のク
ロックパルスが立ち上がる度にＯＦＦ状態にしたスイッ
チング素子を順次ＯＮ状態にして複数のインダクタンス
に蓄積された磁気エネルギーを重畳させることによっ
て、特定のスイッチング素子のＯＮ状態において他のイ
ンダクタンスに蓄積されたエネルギーをスイッチング素
子がＯＦＦ状態に切り替わることにより順次出力して、
単一のスイッチング素子により出力電圧を昇圧するもの
に比べて、大きな出力（エネルギー）を得ることができ
るとともに、平滑コンデンサを流れる電流を平滑にする
ことが可能になるとともに、負荷の消費エネルギーが特
に大きい場合でも、負荷を連続駆動することが可能にな
る。又、複数のブーストチョッパ回路とすることによっ
て、単数のブーストチョッパ回路を駆動するものに比べ
て大きな出力（エネルギー）を得ることができる。しか
も、単一の制御回路で全スイッチング素子をＯＮ−ＯＦ
Ｆ制御することによって、回路の簡素化を図ることがで
きる。尚、インダクタンスの数が多ければ多いほど大き
な出力（エネルギー）を得ることができるのである。
決のために、直流電源の電圧を昇圧するために該直流電
源に並列接続された複数のインダクタンスと、これらイ
ンダクタンスの出力側にそれぞれ接続された転流用のダ
イオードと、前記各インダクタンスと各ダイオードの間
と前記直流電源とを短絡接続するためのスイッチング素
子の複数と、前記複数のダイオードの合流出力部に直列
接続された平滑コンデンサとからなるブーストチョッパ
回路の複数を直列接続した複数のブーストチョッパ回路
と、これら複数のブーストチョッパ回路の全スイッチン
グ素子をＯＮ−ＯＦＦ制御するための単一の制御回路
と、前記平滑コンデンサに並列接続された負荷とからな
り、１つのクロックパルスが立ち上がる度に特定の１つ
のスイッチング素子を順次ＯＮ状態にし、それら順次Ｏ
Ｎ状態にしたスイッチング素子が所定の周期を経過した
時点で一旦ＯＦＦ状態にし、次のクロックパルスが立ち
上がる度にＯＦＦ状態にしたスイッチング素子を順次Ｏ
Ｎ状態にして複数のインダクタンスに蓄積された磁気エ
ネルギーを重畳させることを特徴とするスイッチングレ
ギュレータを確立した。１つのクロックパルスが立ち上
がる度に特定の１つのスイッチング素子を順次ＯＮ状態
にし、それら順次ＯＮ状態にしたスイッチング素子が所
定の周期を経過した時点で一旦ＯＦＦ状態にし、次のク
ロックパルスが立ち上がる度にＯＦＦ状態にしたスイッ
チング素子を順次ＯＮ状態にして複数のインダクタンス
に蓄積された磁気エネルギーを重畳させることによっ
て、特定のスイッチング素子のＯＮ状態において他のイ
ンダクタンスに蓄積されたエネルギーをスイッチング素
子がＯＦＦ状態に切り替わることにより順次出力して、
単一のスイッチング素子により出力電圧を昇圧するもの
に比べて、大きな出力（エネルギー）を得ることができ
るとともに、平滑コンデンサを流れる電流を平滑にする
ことが可能になるとともに、負荷の消費エネルギーが特
に大きい場合でも、負荷を連続駆動することが可能にな
る。又、複数のブーストチョッパ回路とすることによっ
て、単数のブーストチョッパ回路を駆動するものに比べ
て大きな出力（エネルギー）を得ることができる。しか
も、単一の制御回路で全スイッチング素子をＯＮ−ＯＦ
Ｆ制御することによって、回路の簡素化を図ることがで
きる。尚、インダクタンスの数が多ければ多いほど大き
な出力（エネルギー）を得ることができるのである。
【０００６】直流電源の電圧を昇圧するために該直流電
源に並列接続された４個以上のインダクタンスと、これ
らインダクタンスの出力側にそれぞれ接続された４個以
上の転流用のダイオードと、前記各インダクタンスと各
ダイオードの間と前記直流電源とを短絡接続するための
スイッチング素子の４個以上と、前記４個以上のダイオ
ードの合流出力部に直列接続された平滑コンデンサとか
らなる４回路以上のブーストチョッパ回路を前段に設け
ると共にこの前段と同回路数のブーストチョッパ回路を
後段に直列接続してなる直・並列接続ブーストチョッパ
回路と、これら２つのブーストチョッパ回路の全スイッ
チング素子を前・後段同期させてＯＮ−ＯＦＦ制御する
ための単一の制御回路と、前記平滑コンデンサに並列接
続された負荷とからなり、第１のクロックパルスにより
ＯＮ状態にされた第１のスイッチング素子は、第４又は
最終番目のクロックパルスが付与されるまでＯＮ状態が
維持され、第２及び第３のスイッチング素子も第２及び
第３のクロックパルスがＯＮ状態に立ち上がる度に順次
ＯＮ状態にし、それら順次ＯＮ状態にしたスイッチング
素子が所定の周期を経過し、前記各スイッチング素子を
ＯＮ状態にするクロックパルスが来る直前のクロックパ
ルスまでエネルギーを貯留し、該ＯＮ状態にするクロッ
クパルスが来た時点で一旦ＯＦＦ状態にして蓄積エネル
ギーを負荷へ放出し、前記ＯＦＦ状態にしたクロックパ
ルスの次に来るクロックパルスが立ち上がる度にＯＦＦ
状態にしたスイッチング素子を順次ＯＮ状態にして、ｎ
−１個（但し、ｎは４以上の自然数）のスイッチング素
子をＯＮ状態に維持させることを特徴とするスイッチン
グレギュレータを確立した。１つのクロックパルスが立
ち上がる度に特定の１つのスイッチング素子を順次ＯＮ
状態にし、それら順次ＯＮ状態にしたスイッチング素子
が所定の周期を経過した時点で一旦ＯＦＦ状態にし、次
のクロックパルスが立ち上がる度にＯＦＦ状態にしたス
イッチング素子を順次ＯＮ状態にして、少なくとも３個
以上のスイッチング素子をＯＮ状態に維持させることに
よって、特定のスイッチング素子のＯＮ状態において他
のインダクタンスに蓄積されたエネルギーをスイッチン
グ素子がＯＦＦ状態に切り替わることにより順次出力し
て、２個のスイッチング素子により出力電圧を昇圧する
ものは、電流の断続があり、本発明のＯＮ時間が７５％
（４並列式の場合）となる多重方式は、平滑コンデンサ
及び負荷に流れる電流が入力直流電源から連続電流とな
るため、大きな出力（エネルギー）を得ることができる
とともに、平滑コンデンサを流れる電流をより平滑にす
ることが可能になるとともに、負荷の消費エネルギーが
特に大きい場合でも、負荷を連続駆動することが可能に
なる。又、２つのブーストチョッパ回路とすることによ
って、請求項１と同様に単数のブーストチョッパ回路を
駆動するものに比べて大きな出力（エネルギー）を得る
ことができる。しかも、単一の制御回路で全スイッチン
グ素子をＯＮ−ＯＦＦ制御することによって、回路の簡
素化を図ることができる。
源に並列接続された４個以上のインダクタンスと、これ
らインダクタンスの出力側にそれぞれ接続された４個以
上の転流用のダイオードと、前記各インダクタンスと各
ダイオードの間と前記直流電源とを短絡接続するための
スイッチング素子の４個以上と、前記４個以上のダイオ
ードの合流出力部に直列接続された平滑コンデンサとか
らなる４回路以上のブーストチョッパ回路を前段に設け
ると共にこの前段と同回路数のブーストチョッパ回路を
後段に直列接続してなる直・並列接続ブーストチョッパ
回路と、これら２つのブーストチョッパ回路の全スイッ
チング素子を前・後段同期させてＯＮ−ＯＦＦ制御する
ための単一の制御回路と、前記平滑コンデンサに並列接
続された負荷とからなり、第１のクロックパルスにより
ＯＮ状態にされた第１のスイッチング素子は、第４又は
最終番目のクロックパルスが付与されるまでＯＮ状態が
維持され、第２及び第３のスイッチング素子も第２及び
第３のクロックパルスがＯＮ状態に立ち上がる度に順次
ＯＮ状態にし、それら順次ＯＮ状態にしたスイッチング
素子が所定の周期を経過し、前記各スイッチング素子を
ＯＮ状態にするクロックパルスが来る直前のクロックパ
ルスまでエネルギーを貯留し、該ＯＮ状態にするクロッ
クパルスが来た時点で一旦ＯＦＦ状態にして蓄積エネル
ギーを負荷へ放出し、前記ＯＦＦ状態にしたクロックパ
ルスの次に来るクロックパルスが立ち上がる度にＯＦＦ
状態にしたスイッチング素子を順次ＯＮ状態にして、ｎ
−１個（但し、ｎは４以上の自然数）のスイッチング素
子をＯＮ状態に維持させることを特徴とするスイッチン
グレギュレータを確立した。１つのクロックパルスが立
ち上がる度に特定の１つのスイッチング素子を順次ＯＮ
状態にし、それら順次ＯＮ状態にしたスイッチング素子
が所定の周期を経過した時点で一旦ＯＦＦ状態にし、次
のクロックパルスが立ち上がる度にＯＦＦ状態にしたス
イッチング素子を順次ＯＮ状態にして、少なくとも３個
以上のスイッチング素子をＯＮ状態に維持させることに
よって、特定のスイッチング素子のＯＮ状態において他
のインダクタンスに蓄積されたエネルギーをスイッチン
グ素子がＯＦＦ状態に切り替わることにより順次出力し
て、２個のスイッチング素子により出力電圧を昇圧する
ものは、電流の断続があり、本発明のＯＮ時間が７５％
（４並列式の場合）となる多重方式は、平滑コンデンサ
及び負荷に流れる電流が入力直流電源から連続電流とな
るため、大きな出力（エネルギー）を得ることができる
とともに、平滑コンデンサを流れる電流をより平滑にす
ることが可能になるとともに、負荷の消費エネルギーが
特に大きい場合でも、負荷を連続駆動することが可能に
なる。又、２つのブーストチョッパ回路とすることによ
って、請求項１と同様に単数のブーストチョッパ回路を
駆動するものに比べて大きな出力（エネルギー）を得る
ことができる。しかも、単一の制御回路で全スイッチン
グ素子をＯＮ−ＯＦＦ制御することによって、回路の簡
素化を図ることができる。
【０００７】
【発明の実施の形態】図１に、スイッチングレギュレー
タを示している。このスイッチングレギュレータは、直
流電源１の電圧を昇圧するために該直流電源１に並列接
続された４個のインダクタンス２，３，４，５と、これ
らインダクタンス２，３，４，５の出力側にそれぞれ接
続された転流用のダイオード６，７，８，９と、前記各
インダクタンス２，３，４，５と各ダイオード６，７，
８，９の間と前記直流電源１とを短絡接続するためのス
イッチング素子としての電界効果トランジスタ（以下Ｆ
ＥＴと称する）の４個１０，１１，１２，１３と、前記
４個のダイオード６，７，８，９の合流出力部に直列接
続された平滑コンデンサ１４とからなる４回路以上のブ
ーストチョッパ回路Ａと、前記４個のＦＥＴ１０，１
１，１２，１３をＯＮ−ＯＦＦ制御するための制御回路
１５と、前記平滑コンデンサ１４に並列接続された負荷
１６とから構成している。前記ブーストチョッパ回路Ａ
の並列回路数は、２回路又は３回路又は５回路以上設け
て実施してもよい。前記スイッチング素子としては、Ｆ
ＥＴの他、トランジスタや絶縁ゲートバイポーラモード
トランジスタ（ＩＧＢＴ）等の各種素子を用いてもよ
い。
タを示している。このスイッチングレギュレータは、直
流電源１の電圧を昇圧するために該直流電源１に並列接
続された４個のインダクタンス２，３，４，５と、これ
らインダクタンス２，３，４，５の出力側にそれぞれ接
続された転流用のダイオード６，７，８，９と、前記各
インダクタンス２，３，４，５と各ダイオード６，７，
８，９の間と前記直流電源１とを短絡接続するためのス
イッチング素子としての電界効果トランジスタ（以下Ｆ
ＥＴと称する）の４個１０，１１，１２，１３と、前記
４個のダイオード６，７，８，９の合流出力部に直列接
続された平滑コンデンサ１４とからなる４回路以上のブ
ーストチョッパ回路Ａと、前記４個のＦＥＴ１０，１
１，１２，１３をＯＮ−ＯＦＦ制御するための制御回路
１５と、前記平滑コンデンサ１４に並列接続された負荷
１６とから構成している。前記ブーストチョッパ回路Ａ
の並列回路数は、２回路又は３回路又は５回路以上設け
て実施してもよい。前記スイッチング素子としては、Ｆ
ＥＴの他、トランジスタや絶縁ゲートバイポーラモード
トランジスタ（ＩＧＢＴ）等の各種素子を用いてもよ
い。
【０００８】そして、前記制御回路１５は、負荷１６の
端子電圧の変化に基づいて４個のＦＥＴ１０，１１，１
２，１３をＯＮ−ＯＦＦ制御するものであり、具体的に
は、周波数を一定とし、前記ＦＥＴ１０，１１，１２，
１３のＯＮ時間（パルス幅）を制御することにより出力
電圧を一定に保持するＰＷＭ制御回路として構成してい
る。つまり、負荷１６の電圧が所定電圧よりも低くなっ
た場合には、ＦＥＴ１０，１１，１２，１３のＯＮ時間
を長くすることにより、インダクタンス２，３，４，５
のエネルギー蓄積時間を長くして、高い出力電圧を得る
ようにし、負荷１６の電圧が所定電圧よりも高くなった
ときは、ＦＥＴ１０，１１，１２，１３のＯＮ時間を短
くすることにより、ＦＥＴ１０，１１，１２，１３のＯ
Ｎ時間を短くして、低い出力電圧を得るようにすること
によって、負荷１６の変動に係わらず、常に出力電圧を
一定に保持することができるようにしている。そして、
前記４個のインダクタンス２，３，４，５を励磁するＯ
Ｎ期間において所定周期で順次遅らせて互いに重複する
ＯＮ期間を設けるために、該インダクタンス２，３，
４，５を繰り返し作動させることにより、入力電圧ＶＩ
にインダクタンス２，３，４，５に蓄積された磁気エネ
ルギーを重畳させて負荷１６を駆動することで、リップ
ル電流の発生を回避することができるだけでなく、出力
容量を飛躍的に増大させることができるようにしてい
る。しかも、平滑コンデンサ１４としては容量の小さな
ものを使用することができる。
端子電圧の変化に基づいて４個のＦＥＴ１０，１１，１
２，１３をＯＮ−ＯＦＦ制御するものであり、具体的に
は、周波数を一定とし、前記ＦＥＴ１０，１１，１２，
１３のＯＮ時間（パルス幅）を制御することにより出力
電圧を一定に保持するＰＷＭ制御回路として構成してい
る。つまり、負荷１６の電圧が所定電圧よりも低くなっ
た場合には、ＦＥＴ１０，１１，１２，１３のＯＮ時間
を長くすることにより、インダクタンス２，３，４，５
のエネルギー蓄積時間を長くして、高い出力電圧を得る
ようにし、負荷１６の電圧が所定電圧よりも高くなった
ときは、ＦＥＴ１０，１１，１２，１３のＯＮ時間を短
くすることにより、ＦＥＴ１０，１１，１２，１３のＯ
Ｎ時間を短くして、低い出力電圧を得るようにすること
によって、負荷１６の変動に係わらず、常に出力電圧を
一定に保持することができるようにしている。そして、
前記４個のインダクタンス２，３，４，５を励磁するＯ
Ｎ期間において所定周期で順次遅らせて互いに重複する
ＯＮ期間を設けるために、該インダクタンス２，３，
４，５を繰り返し作動させることにより、入力電圧ＶＩ
にインダクタンス２，３，４，５に蓄積された磁気エネ
ルギーを重畳させて負荷１６を駆動することで、リップ
ル電流の発生を回避することができるだけでなく、出力
容量を飛躍的に増大させることができるようにしてい
る。しかも、平滑コンデンサ１４としては容量の小さな
ものを使用することができる。
【０００９】前記ＰＷＭ制御回路１５は、図４に示すよ
うに、クロックパルスを発生させるための発振回路１７
と、この発振回路１７からのクロックパルスを計数する
ためのカウンタ１８と、カウンタ１８からの情報により
適宜三角波を発生させる三角波発生回路１９…と、これ
ら三角波発生回路１９からの電圧と検出された出力電圧
（負荷検出電圧）とを比較して出力するための差動増幅
器２０…と、これら差動増幅器２０…からの出力を前記
ＦＥＴ１０，１１，１２，１３のゲートを駆動するため
のゲートドライバー２１…とから構成しているが、この
構成に限定されるものではなく、例えばマイコンにより
ＦＥＴ１０，１１，１２，１３のＯＮ時間（パルス幅）
を制御するように構成してもよい。
うに、クロックパルスを発生させるための発振回路１７
と、この発振回路１７からのクロックパルスを計数する
ためのカウンタ１８と、カウンタ１８からの情報により
適宜三角波を発生させる三角波発生回路１９…と、これ
ら三角波発生回路１９からの電圧と検出された出力電圧
（負荷検出電圧）とを比較して出力するための差動増幅
器２０…と、これら差動増幅器２０…からの出力を前記
ＦＥＴ１０，１１，１２，１３のゲートを駆動するため
のゲートドライバー２１…とから構成しているが、この
構成に限定されるものではなく、例えばマイコンにより
ＦＥＴ１０，１１，１２，１３のＯＮ時間（パルス幅）
を制御するように構成してもよい。
【００１０】上記構成のスイッチングレギュレータの動
作について説明すれば、図３に示すように、前記発振回
路１７から発生するクロックパルスのうちの所定番目
（図では第１番目）のクロックパルスが立ち上がった時
点で、第１のＦＥＴ１０のゲートに電圧が掛かり第１の
ＦＥＴ１０をＯＮ状態にする。このとき、直流電源１よ
りｉ1 なる電流、つまり図２に示すインダクタンス２を
励磁するための三角波電流Ａで示す電流が流れる。これ
と同時にＯＮ状態の第２のＦＥＴ１１のゲートへの電圧
を断つことにより第２のＦＥＴ１１をＯＦＦ状態にす
る。このとき、インダクタンス３に蓄積された磁気エネ
ルギーがフライバック電圧として、図３に示すＢ1 なる
電圧がダイオード７の順方向を通じて平滑コンデンサ１
４に移動する。このときの電流は、図２のＢ1 の通りで
ある。前記インダクタンス３に蓄えられるエネルギーＢ
の面積とフライバック電圧として放出されるエネルギー
Ｂ1 の面積とは同じになる関係があり、後述のＦＥＴ１
０，１２，１３により発生するＡ，Ａ1 、Ｃ，Ｃ 1，
Ｄ，Ｄ1 も同じ関係で理屈の上では同じ関係になる。次
に、図において第２番目のクロックパルスが立ち上がっ
た時点で、前記ＯＦＦ状態にした第２のＦＥＴ１１のゲ
ートに電圧が掛かり第２のＦＥＴ１１をＯＮ状態にす
る。このとき、直流電源１よりｉ2 なる電流、つまり図
２に示すインダクタンス３を励磁するための三角波電流
Ｂで示す電流が流れる。これと同時にＯＮ状態の第３の
ＦＥＴ１２のゲートへの電圧を断つことにより第３のＦ
ＥＴ１２をＯＦＦ状態にする。このとき、インダクタン
ス４に蓄積された磁気エネルギーがフライバック電圧と
して、図３に示すＣ1 なる電圧がダイオード８の順方向
を通じて平滑コンデンサ１４に移動する。続いて、図に
おいて第３番目のクロックパルスが立ち上がった時点
で、前記ＯＦＦ状態にした第３のＦＥＴ１２のゲートに
電圧が掛かり第３のＦＥＴ１２をＯＮ状態にする。この
とき、直流電源１よりｉ3 なる電流、つまり図２に示す
インダクタンス３を励磁するための三角波電流Ｃで示す
電流が流れる。これと同時にＯＮ状態の第４のＦＥＴ１
３のゲートへの電圧を断つことにより第４のＦＥＴ１３
をＯＦＦ状態にする。このとき、インダクタンス５に蓄
積された磁気エネルギーがフライバック電圧として、図
３に示すＤ1 なる電圧がダイオード９の順方向を通じて
平滑コンデンサ１４に移動する。次に、図において第４
番目のクロックパルスが立ち上がった時点で、前記ＯＦ
Ｆ状態にした第４のＦＥＴ１３のゲートに電圧が掛かり
第４のＦＥＴ１３をＯＮ状態にする。このとき、直流電
源１よりｉ3 なる電流、つまり図２に示すインダクタン
ス５を励磁するための三角波電流Ｃで示す電流が流れ
る。これと同時にＯＮ状態の第１のＦＥＴ１０のゲート
への電圧を断つことにより第１のＦＥＴ１０をＯＦＦ状
態にする。このとき、インダクタンス２に蓄積された磁
気エネルギーがフライバック電圧として、図３に示すＡ
1 なる電圧がダイオード６の順方向を通じて平滑コンデ
ンサ１４に移動して、１サイクルを終了する。即ち、４
つのクロックパルスを１周期とし、１つのクロックパル
スが立ち上がる度に特定の１つのＦＥＴ１０又は１１又
は１２又は１３を順次ＯＮ状態にし、それら順次ＯＮ状
態にしたＦＥＴ１０又は１１又は１２又は１３が所定の
周期（１周期）を経過した時点で一旦ＯＦＦ状態にし、
次のクロックパルスが立ち上がる度にＯＦＦ状態にした
ＦＥＴ１０又は１１又は１２又は１３を順次ＯＮ状態に
していき、これを繰り返し行うようにしている。従っ
て、図３に示すように３つのＦＥＴを常にＯＮ状態に維
持させることができる。
作について説明すれば、図３に示すように、前記発振回
路１７から発生するクロックパルスのうちの所定番目
（図では第１番目）のクロックパルスが立ち上がった時
点で、第１のＦＥＴ１０のゲートに電圧が掛かり第１の
ＦＥＴ１０をＯＮ状態にする。このとき、直流電源１よ
りｉ1 なる電流、つまり図２に示すインダクタンス２を
励磁するための三角波電流Ａで示す電流が流れる。これ
と同時にＯＮ状態の第２のＦＥＴ１１のゲートへの電圧
を断つことにより第２のＦＥＴ１１をＯＦＦ状態にす
る。このとき、インダクタンス３に蓄積された磁気エネ
ルギーがフライバック電圧として、図３に示すＢ1 なる
電圧がダイオード７の順方向を通じて平滑コンデンサ１
４に移動する。このときの電流は、図２のＢ1 の通りで
ある。前記インダクタンス３に蓄えられるエネルギーＢ
の面積とフライバック電圧として放出されるエネルギー
Ｂ1 の面積とは同じになる関係があり、後述のＦＥＴ１
０，１２，１３により発生するＡ，Ａ1 、Ｃ，Ｃ 1，
Ｄ，Ｄ1 も同じ関係で理屈の上では同じ関係になる。次
に、図において第２番目のクロックパルスが立ち上がっ
た時点で、前記ＯＦＦ状態にした第２のＦＥＴ１１のゲ
ートに電圧が掛かり第２のＦＥＴ１１をＯＮ状態にす
る。このとき、直流電源１よりｉ2 なる電流、つまり図
２に示すインダクタンス３を励磁するための三角波電流
Ｂで示す電流が流れる。これと同時にＯＮ状態の第３の
ＦＥＴ１２のゲートへの電圧を断つことにより第３のＦ
ＥＴ１２をＯＦＦ状態にする。このとき、インダクタン
ス４に蓄積された磁気エネルギーがフライバック電圧と
して、図３に示すＣ1 なる電圧がダイオード８の順方向
を通じて平滑コンデンサ１４に移動する。続いて、図に
おいて第３番目のクロックパルスが立ち上がった時点
で、前記ＯＦＦ状態にした第３のＦＥＴ１２のゲートに
電圧が掛かり第３のＦＥＴ１２をＯＮ状態にする。この
とき、直流電源１よりｉ3 なる電流、つまり図２に示す
インダクタンス３を励磁するための三角波電流Ｃで示す
電流が流れる。これと同時にＯＮ状態の第４のＦＥＴ１
３のゲートへの電圧を断つことにより第４のＦＥＴ１３
をＯＦＦ状態にする。このとき、インダクタンス５に蓄
積された磁気エネルギーがフライバック電圧として、図
３に示すＤ1 なる電圧がダイオード９の順方向を通じて
平滑コンデンサ１４に移動する。次に、図において第４
番目のクロックパルスが立ち上がった時点で、前記ＯＦ
Ｆ状態にした第４のＦＥＴ１３のゲートに電圧が掛かり
第４のＦＥＴ１３をＯＮ状態にする。このとき、直流電
源１よりｉ3 なる電流、つまり図２に示すインダクタン
ス５を励磁するための三角波電流Ｃで示す電流が流れ
る。これと同時にＯＮ状態の第１のＦＥＴ１０のゲート
への電圧を断つことにより第１のＦＥＴ１０をＯＦＦ状
態にする。このとき、インダクタンス２に蓄積された磁
気エネルギーがフライバック電圧として、図３に示すＡ
1 なる電圧がダイオード６の順方向を通じて平滑コンデ
ンサ１４に移動して、１サイクルを終了する。即ち、４
つのクロックパルスを１周期とし、１つのクロックパル
スが立ち上がる度に特定の１つのＦＥＴ１０又は１１又
は１２又は１３を順次ＯＮ状態にし、それら順次ＯＮ状
態にしたＦＥＴ１０又は１１又は１２又は１３が所定の
周期（１周期）を経過した時点で一旦ＯＦＦ状態にし、
次のクロックパルスが立ち上がる度にＯＦＦ状態にした
ＦＥＴ１０又は１１又は１２又は１３を順次ＯＮ状態に
していき、これを繰り返し行うようにしている。従っ
て、図３に示すように３つのＦＥＴを常にＯＮ状態に維
持させることができる。
【００１１】この実施例では、インダクタンスの過励磁
防止のために各ＦＥＴ１０，１１，１２，１３のＯＮ時
間を７５％ＭＡＸ、ＯＦＦ時間を２５％ＭＩＮとして、
動作の安定化を図る方式としているが、出力電圧の変動
により各ＦＥＴ１０，１１，１２，１３のＯＮ時間及び
ＯＦＦ時間を変更調節するようにしている。つまり、 出力電圧ＶO ＝（ＦＥＴON＋ＦＥＴOFF ）／ＦＥＴOFF
×ＶＩ の関係になるようにＰＷＭ制御回路１５により各ＦＥＴ
１０，１１，１２，１３を制御するのである。尚、損失
を無視すれば、ＯＮ時間を７５％に設定した場合は、Ｖ
O ＝４ＶＩとなる。図３では、ＯＮ時間を７５％に設定
した場合を示している。前記各ＦＥＴ１０，１１，１
２，１３のＯＮ時間をインダクタンスの過励磁防止のた
めに７５％ＭＡＸ、ＯＦＦ時間を２５％ＭＩＮとした
が、この数値に限定されるものではない。尚、前記クロ
ックパルスのパルス幅を全て同一幅に設定したが、クロ
ックパルス毎にパルス幅を変更するようにしてもよい
し、特定のクロックパルスのパルス幅のみ変更して実施
することもできる。又、前記各電圧Ａ1,Ｂ1,Ｃ1,Ｄ1 の
大きさを同一にしたものを示したが、これら各電圧Ａ1,
Ｂ1,Ｃ1,Ｄ1 の大きさを全て異なる又は一部が異なるよ
うにしてもよい。又、各電圧Ａ1,Ｂ1,Ｃ1,Ｄ1 同士間に
隙間が発生しないようにすることが理想であるが、支障
のない範囲において隙間が発生する状態で実施してもよ
い。
防止のために各ＦＥＴ１０，１１，１２，１３のＯＮ時
間を７５％ＭＡＸ、ＯＦＦ時間を２５％ＭＩＮとして、
動作の安定化を図る方式としているが、出力電圧の変動
により各ＦＥＴ１０，１１，１２，１３のＯＮ時間及び
ＯＦＦ時間を変更調節するようにしている。つまり、 出力電圧ＶO ＝（ＦＥＴON＋ＦＥＴOFF ）／ＦＥＴOFF
×ＶＩ の関係になるようにＰＷＭ制御回路１５により各ＦＥＴ
１０，１１，１２，１３を制御するのである。尚、損失
を無視すれば、ＯＮ時間を７５％に設定した場合は、Ｖ
O ＝４ＶＩとなる。図３では、ＯＮ時間を７５％に設定
した場合を示している。前記各ＦＥＴ１０，１１，１
２，１３のＯＮ時間をインダクタンスの過励磁防止のた
めに７５％ＭＡＸ、ＯＦＦ時間を２５％ＭＩＮとした
が、この数値に限定されるものではない。尚、前記クロ
ックパルスのパルス幅を全て同一幅に設定したが、クロ
ックパルス毎にパルス幅を変更するようにしてもよい
し、特定のクロックパルスのパルス幅のみ変更して実施
することもできる。又、前記各電圧Ａ1,Ｂ1,Ｃ1,Ｄ1 の
大きさを同一にしたものを示したが、これら各電圧Ａ1,
Ｂ1,Ｃ1,Ｄ1 の大きさを全て異なる又は一部が異なるよ
うにしてもよい。又、各電圧Ａ1,Ｂ1,Ｃ1,Ｄ1 同士間に
隙間が発生しないようにすることが理想であるが、支障
のない範囲において隙間が発生する状態で実施してもよ
い。
【００１２】従って、上記のように４つのＦＥＴ１０，
１１，１２，１３のＯＮ時間及びＯＦＦ時間を変更調節
することによって、図３に示すように、出力電圧Ｖo が
各インダクタンス２，３，４，５に蓄えられるエネルギ
ーＡ，Ｂ，Ｃ，Ｄの面積と各インダクタンス２，３，
４，５が放出するエネルギーＡ1,Ｂ1,Ｃ1,Ｄ1 の面積の
総和となり、一定の出力電圧を常に確保することができ
るのである。そして、直流電源１を流れる入力電流ｉ0
は、図２に示すように、ｉ0 ＝ｉ1＋ｉ2 ＋ｉ3 ＋ｉ4
となり、リップル分のないフラットな直流電流にするこ
とができる。図では、各インダクタンス２，３，４，５
に流れる電流ｉ1,ｉ2,ｉ3,ｉ 4 の平均値ｉ10, ｉ20, ｉ
30, ｉ40を示し、これら平均値ｉ10, ｉ20, ｉ30, ｉ 40
の総和を入力電流ｉ0 としている。
１１，１２，１３のＯＮ時間及びＯＦＦ時間を変更調節
することによって、図３に示すように、出力電圧Ｖo が
各インダクタンス２，３，４，５に蓄えられるエネルギ
ーＡ，Ｂ，Ｃ，Ｄの面積と各インダクタンス２，３，
４，５が放出するエネルギーＡ1,Ｂ1,Ｃ1,Ｄ1 の面積の
総和となり、一定の出力電圧を常に確保することができ
るのである。そして、直流電源１を流れる入力電流ｉ0
は、図２に示すように、ｉ0 ＝ｉ1＋ｉ2 ＋ｉ3 ＋ｉ4
となり、リップル分のないフラットな直流電流にするこ
とができる。図では、各インダクタンス２，３，４，５
に流れる電流ｉ1,ｉ2,ｉ3,ｉ 4 の平均値ｉ10, ｉ20, ｉ
30, ｉ40を示し、これら平均値ｉ10, ｉ20, ｉ30, ｉ 40
の総和を入力電流ｉ0 としている。
【００１３】前記スイッチングレギュレータを、図５に
示すように構成してもよい。つまり、前段に設けた前記
４回路のブーストチョッパ回路Ａに対して前記と同回路
数のブーストチョッパ回路Ａを後段に直列接続するとと
もに、これらブーストチョッパ回路Ａの全スイッチング
素子１０〜１３、２２〜２５をＯＮ−ＯＦＦ制御するた
めの前記ＰＷＭ制御回路１５に接続している。前記２つ
のブーストチョッパ回路Ａを前・後段に直列接続したも
のを直・並列接続ブーストチョッパ回路と称するものと
する。
示すように構成してもよい。つまり、前段に設けた前記
４回路のブーストチョッパ回路Ａに対して前記と同回路
数のブーストチョッパ回路Ａを後段に直列接続するとと
もに、これらブーストチョッパ回路Ａの全スイッチング
素子１０〜１３、２２〜２５をＯＮ−ＯＦＦ制御するた
めの前記ＰＷＭ制御回路１５に接続している。前記２つ
のブーストチョッパ回路Ａを前・後段に直列接続したも
のを直・並列接続ブーストチョッパ回路と称するものと
する。
【００１４】前記両ブーストチョッパ回路Ａ，Ａの左側
のブーストチョッパ回路Ａは、４個のインダクタンス
２，３，４，５と、これらインダクタンス２，３，４，
５の出力側にそれぞれ接続された転流用のダイオード
６，７，８，９と、前記各インダクタンス２，３，４，
５と各ダイオード６，７，８，９の間と前記直流電源１
とを短絡接続するためのスイッチング素子１０，１１，
１２，１３と、前記ダイオード６，７，８，９の出力側
に直列接続された平滑コンデンサ１４とからなり、右側
のブーストチョッパ回路Ａは、４個のインダクタンス２
６，２７，２８，２９と、これらインダクタンス２６，
２７，２８，２９の出力側にそれぞれ接続された転流用
のダイオード３０，３１，３２，３３と、前記各インダ
クタンス２６，２７，２８，２９と各ダイオード３０，
３１，３２，３３の間と前記直流電源１とを短絡接続す
るためのスイッチング素子２２，２３，２４，２５と、
前記ダイオード３０，３１，３２，３３の出力側に直列
接続された平滑コンデンサ３４とからなっている。
のブーストチョッパ回路Ａは、４個のインダクタンス
２，３，４，５と、これらインダクタンス２，３，４，
５の出力側にそれぞれ接続された転流用のダイオード
６，７，８，９と、前記各インダクタンス２，３，４，
５と各ダイオード６，７，８，９の間と前記直流電源１
とを短絡接続するためのスイッチング素子１０，１１，
１２，１３と、前記ダイオード６，７，８，９の出力側
に直列接続された平滑コンデンサ１４とからなり、右側
のブーストチョッパ回路Ａは、４個のインダクタンス２
６，２７，２８，２９と、これらインダクタンス２６，
２７，２８，２９の出力側にそれぞれ接続された転流用
のダイオード３０，３１，３２，３３と、前記各インダ
クタンス２６，２７，２８，２９と各ダイオード３０，
３１，３２，３３の間と前記直流電源１とを短絡接続す
るためのスイッチング素子２２，２３，２４，２５と、
前記ダイオード３０，３１，３２，３３の出力側に直列
接続された平滑コンデンサ３４とからなっている。
【００１５】前記のように構成されたスイッチングレギ
ュレータは、図１に示したものに比べて直列接続となっ
ているため、図１に比べて２倍の出力電圧を得ることが
できるようになっている。尚、図に示した平滑コンデン
サ１４は、ノイズを取るために設けられたものであり、
省略して実施することもできる。即ち、平滑コンデンサ
１４が不用となることである。図５の動作について簡単
に説明すれば、インダクタンスの数が２倍になっている
関係上、例えば特定番目のクロックパルスの信号により
一対のインダクタンス２，２６がＯＦＦの状態では、他
の三対のインダクタンス３，２７、４，２８、５，２９
がＯＮ状態であるように、前述同様に４つのクロックパ
ルスにより四対のインダクタンス２，２６、３，２７、
４，２８、５，２９をＯＮ−ＯＦＦ制御することによっ
て、出力電圧Ｖo を常に一定に維持できるようにしてい
る。
ュレータは、図１に示したものに比べて直列接続となっ
ているため、図１に比べて２倍の出力電圧を得ることが
できるようになっている。尚、図に示した平滑コンデン
サ１４は、ノイズを取るために設けられたものであり、
省略して実施することもできる。即ち、平滑コンデンサ
１４が不用となることである。図５の動作について簡単
に説明すれば、インダクタンスの数が２倍になっている
関係上、例えば特定番目のクロックパルスの信号により
一対のインダクタンス２，２６がＯＦＦの状態では、他
の三対のインダクタンス３，２７、４，２８、５，２９
がＯＮ状態であるように、前述同様に４つのクロックパ
ルスにより四対のインダクタンス２，２６、３，２７、
４，２８、５，２９をＯＮ−ＯＦＦ制御することによっ
て、出力電圧Ｖo を常に一定に維持できるようにしてい
る。
【００１６】前記スイッチングレギュレータを、図６に
示すように構成してもよい。つまり、前記インダクタン
ス２，３，４，５を一次側巻線と二次側巻線とからなる
絶縁形フライバックトランスから構成することによっ
て、一次側巻線の巻数を二次側巻線の巻数よりも少なく
設定して入力電圧に対して出力電圧を上昇させることが
でき、又、これとは逆に一次側巻線の巻数を二次側巻線
の巻数よりも多く設定して入力電圧に対して出力電圧を
下降させることができるようにしている。つまり、一次
側巻線の巻数と二次側巻線の巻数とを変更すれば、一次
側のインダクタンスに流れる電流ｉ1,ｉ2,ｉ3,ｉ4 に対
して二次側のインダクタンスに流れる電流ｉ11, ｉ12,
ｉ13, ｉ14を変更させることができ、出力電圧を入力電
圧に対して上昇又は下降させることができるようにして
いる。
示すように構成してもよい。つまり、前記インダクタン
ス２，３，４，５を一次側巻線と二次側巻線とからなる
絶縁形フライバックトランスから構成することによっ
て、一次側巻線の巻数を二次側巻線の巻数よりも少なく
設定して入力電圧に対して出力電圧を上昇させることが
でき、又、これとは逆に一次側巻線の巻数を二次側巻線
の巻数よりも多く設定して入力電圧に対して出力電圧を
下降させることができるようにしている。つまり、一次
側巻線の巻数と二次側巻線の巻数とを変更すれば、一次
側のインダクタンスに流れる電流ｉ1,ｉ2,ｉ3,ｉ4 に対
して二次側のインダクタンスに流れる電流ｉ11, ｉ12,
ｉ13, ｉ14を変更させることができ、出力電圧を入力電
圧に対して上昇又は下降させることができるようにして
いる。
【００１７】
【発明の効果】請求項１によれば、少なくとも２つ以上
のスイッチング素子をＯＮ状態に維持させることによっ
て、平滑コンデンサに流れる電流がリップルを含まない
フラットなものにすることができるから、平滑コンデン
サの発熱による低寿命及び大型化・低効率を回避するこ
とができる。又、複数のインダクタンスに蓄えられたエ
ネルギーを順次放出することによって、リップル分の少
ない出力電圧を得ることができるだけでなく、高電圧大
容量出力を得ることが可能になる。即ち、高効率に改善
することができ、省エネルギー化を実現できると共に入
力電源となる電池の容量を効率的に使うことが可能とな
る。又、複数のブーストチョッパ回路を直列接続するこ
とによって、単数のブーストチョッパ回路を駆動するも
のに比べて高電圧大容量出力（エネルギー）を得ること
ができ、使用出力範囲の拡大を図ることができ、しか
も、単一の制御回路で全スイッチング素子をＯＮ−ＯＦ
Ｆ制御することによって、回路の簡素化を図ることがで
き、コストの低減化を図ることができる。尚、ブースト
チョッパ回路の並列回路数及び同ブロックの直列段数が
多ければ多いほど高い出力を得ることができる。
のスイッチング素子をＯＮ状態に維持させることによっ
て、平滑コンデンサに流れる電流がリップルを含まない
フラットなものにすることができるから、平滑コンデン
サの発熱による低寿命及び大型化・低効率を回避するこ
とができる。又、複数のインダクタンスに蓄えられたエ
ネルギーを順次放出することによって、リップル分の少
ない出力電圧を得ることができるだけでなく、高電圧大
容量出力を得ることが可能になる。即ち、高効率に改善
することができ、省エネルギー化を実現できると共に入
力電源となる電池の容量を効率的に使うことが可能とな
る。又、複数のブーストチョッパ回路を直列接続するこ
とによって、単数のブーストチョッパ回路を駆動するも
のに比べて高電圧大容量出力（エネルギー）を得ること
ができ、使用出力範囲の拡大を図ることができ、しか
も、単一の制御回路で全スイッチング素子をＯＮ−ＯＦ
Ｆ制御することによって、回路の簡素化を図ることがで
き、コストの低減化を図ることができる。尚、ブースト
チョッパ回路の並列回路数及び同ブロックの直列段数が
多ければ多いほど高い出力を得ることができる。
【００１８】請求項２によれば、４個以上のスイッチン
グ素子をＯＮ状態に維持させることによって、２個のス
イッチング素子を交互にＯＮ状態に切り替えるものに比
べて極めて平滑コンデンサに流れる電流がリップルを含
まないフラットなものにすることができるから、平滑コ
ンデンサの発熱による低寿命を確実に回避することがで
きる。又、４個以上のインダクタンスに蓄えられたエネ
ルギーを順次放出することによって、３個以下のインダ
クタンスのものと比べて、出力電圧を常に一定に保つこ
とができるだけでなく、高出力形に構成することが可能
になり、平滑コンデンサの小型化をより一層図ることが
できる。しかも、負荷の消費エネルギーが大きい場合で
も、負荷を連続駆動することが可能になり、信頼性の高
いスイッチングレギュレータを提供することができる。
請求項１と同様に２つのブーストチョッパ回路を直列接
続することによって、単数のブーストチョッパ回路を駆
動するものに比べて高電圧大容量出力（エネルギー）を
得ることができ、使用出力範囲の拡大を図ることがで
き、しかも、単一の制御回路で全スイッチング素子をＯ
Ｎ−ＯＦＦ制御することによって、回路の簡素化を図る
ことができ、コストの低減化を図ることができる。
グ素子をＯＮ状態に維持させることによって、２個のス
イッチング素子を交互にＯＮ状態に切り替えるものに比
べて極めて平滑コンデンサに流れる電流がリップルを含
まないフラットなものにすることができるから、平滑コ
ンデンサの発熱による低寿命を確実に回避することがで
きる。又、４個以上のインダクタンスに蓄えられたエネ
ルギーを順次放出することによって、３個以下のインダ
クタンスのものと比べて、出力電圧を常に一定に保つこ
とができるだけでなく、高出力形に構成することが可能
になり、平滑コンデンサの小型化をより一層図ることが
できる。しかも、負荷の消費エネルギーが大きい場合で
も、負荷を連続駆動することが可能になり、信頼性の高
いスイッチングレギュレータを提供することができる。
請求項１と同様に２つのブーストチョッパ回路を直列接
続することによって、単数のブーストチョッパ回路を駆
動するものに比べて高電圧大容量出力（エネルギー）を
得ることができ、使用出力範囲の拡大を図ることがで
き、しかも、単一の制御回路で全スイッチング素子をＯ
Ｎ−ＯＦＦ制御することによって、回路の簡素化を図る
ことができ、コストの低減化を図ることができる。
【図１】スイッチングレギュレータの第１の具体構成を
示す回路図
示す回路図
【図２】インダクタンスを流れる電流波形図及び入力電
流波形図
流波形図
【図３】スイッチングレギュレータのタイムチャートを
示す図
示す図
【図４】ＰＷＭ制御回路の具体構成を示す回路図
【図５】スイッチングレギュレータの第２の具体構成を
示す回路図
示す回路図
【図６】スイッチングレギュレータの第３の具体構成を
示す回路図
示す回路図
【図７】スイッチングレギュレータの第１の従来の具体
構成を示す回路図
構成を示す回路図
【図８】スイッチングレギュレータの第２の従来の具体
構成を示す回路図
構成を示す回路図
【図９】インダクタンスに蓄えられるエネルギー及び平
滑コンデンサに流れる電流を示すグラフ
滑コンデンサに流れる電流を示すグラフ
１ 直流電源 2 〜5 インダクタンス 6 〜9 ダイオード 10〜13 ＦＥＴ（スイッチング素子） 14 平滑コンデンサ 15 制御回路 16 負荷 17 発振回路 18 カウンタ 19 三角波発生回路 20差動増幅器 21 ゲートドライバー 22〜25 ＦＥＴ（スイッチング素子） 26〜29 インダクタンス 30〜33 ダイオード 34 平滑コンデンサ
Claims (2)
- 【請求項１】 直流電源の電圧を昇圧するために該直流
電源に並列接続された複数のインダクタンスと、これら
インダクタンスの出力側にそれぞれ接続された転流用の
ダイオードと、前記各インダクタンスと各ダイオードの
間と前記直流電源とを短絡接続するためのスイッチング
素子の複数と、前記複数のダイオードの合流出力部に直
列接続された平滑コンデンサとからなるブーストチョッ
パ回路の複数を直列接続した複数のブーストチョッパ回
路と、これら複数のブーストチョッパ回路の全スイッチ
ング素子をＯＮ−ＯＦＦ制御するための単一の制御回路
と、前記平滑コンデンサに並列接続された負荷とからな
り、１つのクロックパルスが立ち上がる度に特定の１つ
のスイッチング素子を順次ＯＮ状態にし、それら順次Ｏ
Ｎ状態にしたスイッチング素子が所定の周期を経過した
時点で一旦ＯＦＦ状態にし、次のクロックパルスが立ち
上がる度にＯＦＦ状態にしたスイッチング素子を順次Ｏ
Ｎ状態にして複数のインダクタンスに蓄積された磁気エ
ネルギーを重畳させることを特徴とするスイッチングレ
ギュレータ。 - 【請求項２】 直流電源の電圧を昇圧するために該直流
電源に並列接続された４個以上のインダクタンスと、こ
れらインダクタンスの出力側にそれぞれ接続された４個
以上の転流用のダイオードと、前記各インダクタンスと
各ダイオードの間と前記直流電源とを短絡接続するため
のスイッチング素子の４個以上と、前記４個以上のダイ
オードの合流出力部に直列接続された平滑コンデンサと
からなる４回路以上のブーストチョッパ回路を前段に設
けると共にこの前段と同回路数のブーストチョッパ回路
を後段に直列接続してなる直・並列接続ブーストチョッ
パ回路と、これら２つのブーストチョッパ回路の全スイ
ッチング素子を前・後段同期させてＯＮ−ＯＦＦ制御す
るための単一の制御回路と、前記平滑コンデンサに並列
接続された負荷とからなり、第１のクロックパルスによ
りＯＮ状態にされた第１のスイッチング素子は、第４又
は最終番目のクロックパルスが付与されるまでＯＮ状態
が維持され、第２及び第３のスイッチング素子も第２及
び第３のクロックパルスがＯＮ状態に立ち上がる度に順
次ＯＮ状態にし、それら順次ＯＮ状態にしたスイッチン
グ素子が所定の周期を経過し、前記各スイッチング素子
をＯＮ状態にするクロックパルスが来る直前のクロック
パルスまでエネルギーを貯留し、該ＯＮ状態にするクロ
ックパルスが来た時点で一旦ＯＦＦ状態にして蓄積エネ
ルギーを負荷へ放出し、前記ＯＦＦ状態にしたクロック
パルスの次に来るクロックパルスが立ち上がる度にＯＦ
Ｆ状態にしたスイッチング素子を順次ＯＮ状態にして、
ｎ−１個（但し、ｎは４以上の自然数）のスイッチング
素子をＯＮ状態に維持させることを特徴とするスイッチ
ングレギュレータ。
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