JPH07245940A - 切り替え型電力供給装置 - Google Patents
切り替え型電力供給装置Info
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- JPH07245940A JPH07245940A JP6319368A JP31936894A JPH07245940A JP H07245940 A JPH07245940 A JP H07245940A JP 6319368 A JP6319368 A JP 6319368A JP 31936894 A JP31936894 A JP 31936894A JP H07245940 A JPH07245940 A JP H07245940A
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- voltage
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- auxiliary switch
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
- H03K17/08142—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
- H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Power Conversion In General (AREA)
- Rectifiers (AREA)
Abstract
(57)【要約】
【目的】 スイッチの切り替え時に電力消費を減少させ
るような切り替え型の電力供給装置を提供すること。 【構成】 本発明の電圧調整器は、共鳴スナバ回路を有
する。ＦＥＴ補助スイッチＱ２を有する共鳴スナバ回路
は、ＦＥＴパワースイッチＱ１に並列に接続される。共
鳴電圧スナバ駆動回路が、スイッチＱ１とスイッチＱ２
のゲート電圧を制御する。このスイッチＱ１にかかる電
圧をゼロレベルまで落とすために、ターンオン遷移時に
おいて、このスイッチＱ２がターンオンする。電圧調整
のパルス幅変調（ＰＷＭ）により駆動される駆動回路
は、まず、スイッチＱ２をオンして、スイッチＱ１にか
かる電圧を減少し、その後、この電圧がしきいレベル以
下になったときに、スイッチＱ１をオンする。このスイ
ッチＱ２は、スイッチＱ１がオンした後にオフする。ラ
ッチ回路が、この２つのスイッチの相補状態を確実にす
る。このスイッチＱ２は、ゼロ電圧近傍でディスエーブ
ルされ、スナバ回路内の電力消費を押さえる。
るような切り替え型の電力供給装置を提供すること。 【構成】 本発明の電圧調整器は、共鳴スナバ回路を有
する。ＦＥＴ補助スイッチＱ２を有する共鳴スナバ回路
は、ＦＥＴパワースイッチＱ１に並列に接続される。共
鳴電圧スナバ駆動回路が、スイッチＱ１とスイッチＱ２
のゲート電圧を制御する。このスイッチＱ１にかかる電
圧をゼロレベルまで落とすために、ターンオン遷移時に
おいて、このスイッチＱ２がターンオンする。電圧調整
のパルス幅変調（ＰＷＭ）により駆動される駆動回路
は、まず、スイッチＱ２をオンして、スイッチＱ１にか
かる電圧を減少し、その後、この電圧がしきいレベル以
下になったときに、スイッチＱ１をオンする。このスイ
ッチＱ２は、スイッチＱ１がオンした後にオフする。ラ
ッチ回路が、この２つのスイッチの相補状態を確実にす
る。このスイッチＱ２は、ゼロ電圧近傍でディスエーブ
ルされ、スナバ回路内の電力消費を押さえる。
Description
【０００１】
【産業上の利用分野】本発明は、電力回路に関し、特
に、切り替え遷移期間の間、電力スイッチにかかる電圧
を減少させる構成に関する。
に、切り替え遷移期間の間、電力スイッチにかかる電圧
を減少させる構成に関する。
【０００２】
【従来技術の説明】電力供給用の現在の装置は、従来装
置以上に動作効率を高くすることが要求されている。そ
の理由の一つは、現在の電力供給装置が動作するような
厳しい環境にある。これらの作動環境においては、より
高い電力供給密度が必要とされ、さらに、従来の装置で
は許容されていた程度の熱放散量さえも許容されない。
従って、個別の素子と全体の電力供給装置がより効率的
に動作しなければならない。
置以上に動作効率を高くすることが要求されている。そ
の理由の一つは、現在の電力供給装置が動作するような
厳しい環境にある。これらの作動環境においては、より
高い電力供給密度が必要とされ、さらに、従来の装置で
は許容されていた程度の熱放散量さえも許容されない。
従って、個別の素子と全体の電力供給装置がより効率的
に動作しなければならない。
【０００３】切り替え型の電力供給装置の電力損失の主
要原因は、電力供給装置の個別の素子内で発生する電力
消費である。電力消費の主要原因となる素子は、半導体
パワースイッチである。電力消費の原因は、ターンオフ
からターンオンへの遷移時に、電圧と電流が同時にスイ
ッチにかかることである。ターンオンの遷移時にスイッ
チにかかる電圧の減少時間は、スイッチを流れる電流と
同じであり、それにより電力消費が発生する。この電力
消費は、電力スイッチを流れる電流レベルに直接左右さ
れる。電力供給装置に要求されるより高い出力電流を求
める最近の傾向において、このようなことは電力供給装
置の設計に際し、重要な問題となっている。
要原因は、電力供給装置の個別の素子内で発生する電力
消費である。電力消費の主要原因となる素子は、半導体
パワースイッチである。電力消費の原因は、ターンオフ
からターンオンへの遷移時に、電圧と電流が同時にスイ
ッチにかかることである。ターンオンの遷移時にスイッ
チにかかる電圧の減少時間は、スイッチを流れる電流と
同じであり、それにより電力消費が発生する。この電力
消費は、電力スイッチを流れる電流レベルに直接左右さ
れる。電力供給装置に要求されるより高い出力電流を求
める最近の傾向において、このようなことは電力供給装
置の設計に際し、重要な問題となっている。
【０００４】このターンオン遷移時の電力消費を減少さ
せる一つの方法としては、スナバ回路を用いて切り替え
遷移時に電力スイッチ装置の電圧と電流を制御すること
である。このスナバ回路は、従来、高出力の電力供給装
置では充分効率よく用いられていた。従来のスナバ回路
の特徴は、電圧減少時間の選択であり、これは、スナバ
回路を流れる電流値に依存する。スナバ回路の設計にお
いては、電流減少時間を選択することが必要であり、こ
れは、ラインと負荷の最悪の場合を予測して行われる。
ＡＣラインを回路に接合する際に、力率を向上するのに
用いられる切り替え型の電力供給装置の場合には、電流
減少時間に関連して常時変化する電流は、このスナバ回
路内に不必要な導電損失を引き起こす。
せる一つの方法としては、スナバ回路を用いて切り替え
遷移時に電力スイッチ装置の電圧と電流を制御すること
である。このスナバ回路は、従来、高出力の電力供給装
置では充分効率よく用いられていた。従来のスナバ回路
の特徴は、電圧減少時間の選択であり、これは、スナバ
回路を流れる電流値に依存する。スナバ回路の設計にお
いては、電流減少時間を選択することが必要であり、こ
れは、ラインと負荷の最悪の場合を予測して行われる。
ＡＣラインを回路に接合する際に、力率を向上するのに
用いられる切り替え型の電力供給装置の場合には、電流
減少時間に関連して常時変化する電流は、このスナバ回
路内に不必要な導電損失を引き起こす。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
は、スイッチの切り替え時に電力消費を減少させるよう
な切り替え型の電力供給装置を提供することであり、こ
のような回路切り替え要素におけるターンオン遷移時に
導入される損失を減少することにより、切り替え型の電
力供給装置の効率を高めることである。
は、スイッチの切り替え時に電力消費を減少させるよう
な切り替え型の電力供給装置を提供することであり、こ
のような回路切り替え要素におけるターンオン遷移時に
導入される損失を減少することにより、切り替え型の電
力供給装置の効率を高めることである。
【０００６】
【課題を解決するための手段】本発明の一実施例によれ
ば、切り替え型のブースト型電圧調整器は、共鳴スナバ
回路を有する。この共鳴スナバ回路は、ＦＥＴパワース
イッチＱ１と並列に接続される。駆動回路が、ＦＥＴパ
ワースイッチＱ１とＦＥＴ補助スイッチＱ２とのゲート
電圧を制御する。このＦＥＴパワースイッチＱ１にかか
る電圧をゼロレベルまで落とすために、ターンオン遷移
時において、この補助スイッチＱ２がターンオンする。
電圧調整のパルス幅変調（Pulse Width Modulation：Ｐ
ＷＭ）により駆動される駆動回路は、まず、ＦＥＴの補
助スイッチＱ２をターンオンして、ＦＥＴのパワースイ
ッチＱ１にかかる電圧を減少し、その後、この電圧がし
きいレベル以下になったときに、ＦＥＴパワースイッチ
Ｑ１をターンオンする。このＦＥＴ補助スイッチＱ２
は、ＦＥＴパワースイッチＱ１がターンオンした後にタ
ーンオフする。ラッチ回路が、この２つのスイッチの相
補状態を確実にする。この補助スイッチＱ２は、ゼロ電
圧近傍でディスエーブルされ、スナバ回路内の電力消費
を押さえる。
ば、切り替え型のブースト型電圧調整器は、共鳴スナバ
回路を有する。この共鳴スナバ回路は、ＦＥＴパワース
イッチＱ１と並列に接続される。駆動回路が、ＦＥＴパ
ワースイッチＱ１とＦＥＴ補助スイッチＱ２とのゲート
電圧を制御する。このＦＥＴパワースイッチＱ１にかか
る電圧をゼロレベルまで落とすために、ターンオン遷移
時において、この補助スイッチＱ２がターンオンする。
電圧調整のパルス幅変調（Pulse Width Modulation：Ｐ
ＷＭ）により駆動される駆動回路は、まず、ＦＥＴの補
助スイッチＱ２をターンオンして、ＦＥＴのパワースイ
ッチＱ１にかかる電圧を減少し、その後、この電圧がし
きいレベル以下になったときに、ＦＥＴパワースイッチ
Ｑ１をターンオンする。このＦＥＴ補助スイッチＱ２
は、ＦＥＴパワースイッチＱ１がターンオンした後にタ
ーンオフする。ラッチ回路が、この２つのスイッチの相
補状態を確実にする。この補助スイッチＱ２は、ゼロ電
圧近傍でディスエーブルされ、スナバ回路内の電力消費
を押さえる。
【０００７】
【実施例】図１に示すように、ブースト型の切り替え電
圧調整器は、ＤＣ電圧をその入力点で受け入れ、ＦＥＴ
パワースイッチＱ１にバイアスをかけ導通状態にし、エ
ネルギー蓄積用インダクタＬ１内に電流を流す。このエ
ネルギー蓄積用インダクタＬ１の電圧極性とＦＥＴパワ
ースイッチＱ１の低ドレイン−ソース電圧が、ＦＥＴパ
ワースイッチＱ１の導通期間の間、整流用ダイオードＣ
Ｒ１に逆方向バイアスをかける。ＦＥＴパワースイッチ
Ｑ１の非導通期間、整流用ダイオードＣＲ１は、順方向
バイアスされ、エネルギー蓄積用インダクタＬ１内に蓄
積されたエネルギーに起因する電流が出力点に流れる。
圧調整器は、ＤＣ電圧をその入力点で受け入れ、ＦＥＴ
パワースイッチＱ１にバイアスをかけ導通状態にし、エ
ネルギー蓄積用インダクタＬ１内に電流を流す。このエ
ネルギー蓄積用インダクタＬ１の電圧極性とＦＥＴパワ
ースイッチＱ１の低ドレイン−ソース電圧が、ＦＥＴパ
ワースイッチＱ１の導通期間の間、整流用ダイオードＣ
Ｒ１に逆方向バイアスをかける。ＦＥＴパワースイッチ
Ｑ１の非導通期間、整流用ダイオードＣＲ１は、順方向
バイアスされ、エネルギー蓄積用インダクタＬ１内に蓄
積されたエネルギーに起因する電流が出力点に流れる。
【０００８】このＦＥＴパワースイッチＱ１内の電力消
費を押さえるために、ＦＥＴパワースイッチＱ１のター
ンオン遷移時にスナバ回路は、ＦＥＴパワースイッチＱ
１のドレイン−ソース間パスに並列に接続される。この
スナバ回路は、ドレイン−ソース間パスに並列に接続さ
れたＦＥＴパワースイッチＱ１の固有のキャパシタＣ１
を有する。インダクタＬ２とダイオードＣＲ２とＦＥＴ
補助スイッチＱ２からなる直列回路が、ＦＥＴパワース
イッチＱ１のドレイン−ソース間パスに並列に接続され
る。ＦＥＴパワースイッチＱ１をそのドレイン−ソース
間パスにかかる低電圧（あるいは、ゼロ電圧）でもって
切り替えるために、ＦＥＴ補助スイッチＱ２は、各動作
サイクルの第１サイクルでターンオンされる。則ち、Ｆ
ＥＴパワースイッチＱ１がターンオン遷移する前に、バ
イアスされて導通する。キャパシタＣ１とインダクタＬ
２が共鳴（共振）すると、ＦＥＴパワースイッチＱ１の
ドレイン電圧をゼロレベルにする。このゼロレベルの電
圧が達成されると、ＦＥＴパワースイッチＱ１は導通状
態になるようバイアスされて、その直後にＦＥＴ補助ス
イッチＱ２はターンオフされる。インダクタＬ２内に蓄
積されたエネルギーは、出力点にダイオードＣＲ２とダ
イオードＣＲ３を介して放出される。このＦＥＴパワー
スイッチＱ１は、周期動作のデューティサイクルの間導
通し、これにより、出力点の電圧を調整された電圧レベ
ルに維持する。このデューティサイクルは、フィードバ
ック回路により生成されたパルス幅変調パルスにより制
御される。このフィードバック回路は、出力電圧を検知
し、この出力電圧を基準電圧と比較して、エラー電圧を
生成する。このエラー電圧を用いて、パルス生成装置が
パルス幅変調パルスを生成するよう制御して、このパル
スを用いて、デューティサイクルを制御する。このフィ
ードバック回路は、従来技術で公知であるので、これ以
上触れない。
費を押さえるために、ＦＥＴパワースイッチＱ１のター
ンオン遷移時にスナバ回路は、ＦＥＴパワースイッチＱ
１のドレイン−ソース間パスに並列に接続される。この
スナバ回路は、ドレイン−ソース間パスに並列に接続さ
れたＦＥＴパワースイッチＱ１の固有のキャパシタＣ１
を有する。インダクタＬ２とダイオードＣＲ２とＦＥＴ
補助スイッチＱ２からなる直列回路が、ＦＥＴパワース
イッチＱ１のドレイン−ソース間パスに並列に接続され
る。ＦＥＴパワースイッチＱ１をそのドレイン−ソース
間パスにかかる低電圧（あるいは、ゼロ電圧）でもって
切り替えるために、ＦＥＴ補助スイッチＱ２は、各動作
サイクルの第１サイクルでターンオンされる。則ち、Ｆ
ＥＴパワースイッチＱ１がターンオン遷移する前に、バ
イアスされて導通する。キャパシタＣ１とインダクタＬ
２が共鳴（共振）すると、ＦＥＴパワースイッチＱ１の
ドレイン電圧をゼロレベルにする。このゼロレベルの電
圧が達成されると、ＦＥＴパワースイッチＱ１は導通状
態になるようバイアスされて、その直後にＦＥＴ補助ス
イッチＱ２はターンオフされる。インダクタＬ２内に蓄
積されたエネルギーは、出力点にダイオードＣＲ２とダ
イオードＣＲ３を介して放出される。このＦＥＴパワー
スイッチＱ１は、周期動作のデューティサイクルの間導
通し、これにより、出力点の電圧を調整された電圧レベ
ルに維持する。このデューティサイクルは、フィードバ
ック回路により生成されたパルス幅変調パルスにより制
御される。このフィードバック回路は、出力電圧を検知
し、この出力電圧を基準電圧と比較して、エラー電圧を
生成する。このエラー電圧を用いて、パルス生成装置が
パルス幅変調パルスを生成するよう制御して、このパル
スを用いて、デューティサイクルを制御する。このフィ
ードバック回路は、従来技術で公知であるので、これ以
上触れない。
【０００９】このＰＷＭパルスは、共鳴電圧スナバ駆動
回路（図１の点線で囲まれた部分）のＰＷＭ入力に入力
される。そして、このスナバ駆動回路は、ＦＥＴパワー
スイッチＱ１とＦＥＴ補助スイッチＱ２用に駆動パルス
のシーケンスを生成し制御する。この駆動パルスは、ダ
イオードＣＲ４によりＦＥＴパワースイッチＱ１のドレ
イン端末に接続される。ダイオードＣＲ４は、このＦＥ
ＴパワースイッチＱ１のドレイン端末をＦＥＴスイッチ
Ｑ３のゲート端末に接続する。ＦＥＴスイッチＱ３のド
レイン端末は、電圧Ｖbiasに接続される。この共鳴電圧
スナバ駆動回路は、ＦＥＴスイッチＱ４とＦＥＴスイッ
チＱ５とを有する。動作サイクルの間、ＦＥＴ補助スイ
ッチＱ２が最初にターンオンする直前に、このＰＷＭ入
力は低となり、ダイオードＣＲ４はＦＥＴパワースイッ
チＱ１のドレインにおける高電圧で逆バイアスされ、そ
して、ＦＥＴスイッチＱ３、ＦＥＴスイッチＱ４、ＦＥ
ＴスイッチＱ５は全て非導通状態にバイアスされる。２
個のバッファ回路Ｕ１とバッファ回路Ｕ２は、このスナ
バ駆動回路をＦＥＴパワースイッチＱ１とＦＥＴ補助ス
イッチＱ２のゲートにそれぞれ接続する。
回路（図１の点線で囲まれた部分）のＰＷＭ入力に入力
される。そして、このスナバ駆動回路は、ＦＥＴパワー
スイッチＱ１とＦＥＴ補助スイッチＱ２用に駆動パルス
のシーケンスを生成し制御する。この駆動パルスは、ダ
イオードＣＲ４によりＦＥＴパワースイッチＱ１のドレ
イン端末に接続される。ダイオードＣＲ４は、このＦＥ
ＴパワースイッチＱ１のドレイン端末をＦＥＴスイッチ
Ｑ３のゲート端末に接続する。ＦＥＴスイッチＱ３のド
レイン端末は、電圧Ｖbiasに接続される。この共鳴電圧
スナバ駆動回路は、ＦＥＴスイッチＱ４とＦＥＴスイッ
チＱ５とを有する。動作サイクルの間、ＦＥＴ補助スイ
ッチＱ２が最初にターンオンする直前に、このＰＷＭ入
力は低となり、ダイオードＣＲ４はＦＥＴパワースイッ
チＱ１のドレインにおける高電圧で逆バイアスされ、そ
して、ＦＥＴスイッチＱ３、ＦＥＴスイッチＱ４、ＦＥ
ＴスイッチＱ５は全て非導通状態にバイアスされる。２
個のバッファ回路Ｕ１とバッファ回路Ｕ２は、このスナ
バ駆動回路をＦＥＴパワースイッチＱ１とＦＥＴ補助ス
イッチＱ２のゲートにそれぞれ接続する。
【００１０】このＰＷＭパルスの開始の前には、２個の
バッファ回路Ｕ１とＵ２は、ダイオードＣＲ６とダイオ
ードＣＲ７により低電圧にプルダウンされる。このＰＷ
Ｍパルスの開始点において、ＰＷＭ電圧がハイとなる
と、バッファ回路Ｕ２の電圧入力はプルアップされが、
それは、ＦＥＴスイッチＱ５が非導通状態だからであ
る。バッファ回路Ｕ１がハイとなり、バッファ回路Ｕ２
がローとなると、ＦＥＴ補助スイッチＱ２は導通状態に
なり、これは、ＰＷＭのパルスの先端と一致する。そし
て、ＦＥＴパワースイッチＱ１は非導通状態に保持され
る。ＦＥＴ補助スイッチＱ２が導通状態であると、ＦＥ
ＴパワースイッチＱ１のドレイン電圧とダイオードＣＲ
４のカソード電圧は、基準電圧Ｖbias以下に落ちる。す
ると、ダイオードＣＲ４は、順方向バイアスされて、Ｆ
ＥＴスイッチＱ３のゲート電圧を低下させ、それを導通
状態にバイアスする。ＦＥＴスイッチＱ４のゲート電圧
は、ＦＥＴスイッチＱ３の導通状態に応答して上昇し、
そして、ＦＥＴスイッチＱ４はターンオンして、ＦＥＴ
スイッチＱ３のゲート電圧を減少させる。この動作によ
り、ＦＥＴスイッチＱ３とＦＥＴスイッチＱ４を導通状
態にラッチする。抵抗Ｒ１と抵抗Ｒ２とを有する電圧駆
動回路は、ＦＥＴスイッチＱ３のターンオンしきい値を
セットする。ＦＥＴスイッチＱ４のゲート電圧は、抵抗
Ｒ４と抵抗Ｒ５からなる抵抗回路（電圧分割器）により
決定される。
バッファ回路Ｕ１とＵ２は、ダイオードＣＲ６とダイオ
ードＣＲ７により低電圧にプルダウンされる。このＰＷ
Ｍパルスの開始点において、ＰＷＭ電圧がハイとなる
と、バッファ回路Ｕ２の電圧入力はプルアップされが、
それは、ＦＥＴスイッチＱ５が非導通状態だからであ
る。バッファ回路Ｕ１がハイとなり、バッファ回路Ｕ２
がローとなると、ＦＥＴ補助スイッチＱ２は導通状態に
なり、これは、ＰＷＭのパルスの先端と一致する。そし
て、ＦＥＴパワースイッチＱ１は非導通状態に保持され
る。ＦＥＴ補助スイッチＱ２が導通状態であると、ＦＥ
ＴパワースイッチＱ１のドレイン電圧とダイオードＣＲ
４のカソード電圧は、基準電圧Ｖbias以下に落ちる。す
ると、ダイオードＣＲ４は、順方向バイアスされて、Ｆ
ＥＴスイッチＱ３のゲート電圧を低下させ、それを導通
状態にバイアスする。ＦＥＴスイッチＱ４のゲート電圧
は、ＦＥＴスイッチＱ３の導通状態に応答して上昇し、
そして、ＦＥＴスイッチＱ４はターンオンして、ＦＥＴ
スイッチＱ３のゲート電圧を減少させる。この動作によ
り、ＦＥＴスイッチＱ３とＦＥＴスイッチＱ４を導通状
態にラッチする。抵抗Ｒ１と抵抗Ｒ２とを有する電圧駆
動回路は、ＦＥＴスイッチＱ３のターンオンしきい値を
セットする。ＦＥＴスイッチＱ４のゲート電圧は、抵抗
Ｒ４と抵抗Ｒ５からなる抵抗回路（電圧分割器）により
決定される。
【００１１】このラッチがＦＥＴパワースイッチＱ１の
ドレイン電圧を低下させることにより、導通状態にトリ
ガーされると、ＦＥＴスイッチＱ５のゲートとバッファ
回路Ｕ２への入力はハイ状態に駆動されて、バッファ回
路Ｕ２はハイ状態になり、ＦＥＴパワースイッチＱ１に
バイアスをかけ、導通状態にする。ＦＥＴスイッチＱ５
のドレイン電圧がローに移行すると、バッファ回路Ｕ１
の出力はローに移行して、ＦＥＴ補助スイッチＱ２をタ
ーンオフさせる。
ドレイン電圧を低下させることにより、導通状態にトリ
ガーされると、ＦＥＴスイッチＱ５のゲートとバッファ
回路Ｕ２への入力はハイ状態に駆動されて、バッファ回
路Ｕ２はハイ状態になり、ＦＥＴパワースイッチＱ１に
バイアスをかけ、導通状態にする。ＦＥＴスイッチＱ５
のドレイン電圧がローに移行すると、バッファ回路Ｕ１
の出力はローに移行して、ＦＥＴ補助スイッチＱ２をタ
ーンオフさせる。
【００１２】しかし、このＦＥＴパワースイッチＱ１は
導通し続け、デューティサイクルを規定するＰＷＭパル
ス端まで導通状態を維持する。このＰＷＭパルス電圧が
ローに移行すると、バッファ回路Ｕ２とＦＥＴスイッチ
Ｑ４のドレインは、ダイオードＣＲ７を介してロー状態
になり、ＦＥＴパワースイッチＱ１はターンオフされ
る。ダイオードＣＲ４のカソード電圧は、電圧Ｖbias以
上に上昇し、このスナバ駆動回路は、後続の周期動作サ
イクルに備える。
導通し続け、デューティサイクルを規定するＰＷＭパル
ス端まで導通状態を維持する。このＰＷＭパルス電圧が
ローに移行すると、バッファ回路Ｕ２とＦＥＴスイッチ
Ｑ４のドレインは、ダイオードＣＲ７を介してロー状態
になり、ＦＥＴパワースイッチＱ１はターンオフされ
る。ダイオードＣＲ４のカソード電圧は、電圧Ｖbias以
上に上昇し、このスナバ駆動回路は、後続の周期動作サ
イクルに備える。
【００１３】このスナバ回路の動作により、ダイオード
ＣＲ２とダイオードＣＲ３の反転状態に応答して電流が
生成され、このダイオードＣＲ２とダイオードＣＲ３
は、これらのダイオードがない場合に、スナバ回路にか
なりの電力消費を発生させる。ダイオードＣＲ８と抵抗
Ｒ７とは、この逆再生電流特性を押さえる為に加えられ
る。ＦＥＴ補助スイッチＱ２がターンオフすると、イン
ダクタＬ２に蓄積されたエネルギーは、電流を生成し、
この電流は、ダイオードＣＲ２、ダイオードＣＲ３を介
して放電される。その結果、ダイオードＣＲ２のアノー
ド電圧とＦＥＴ補助スイッチＱ２のドレイン電圧は、そ
の出力点の電圧に等しい電圧まで上昇する。インダクタ
Ｌ２のエネルギーに応答した電流がゼロに減少すると、
ダイオードＣＲ２のアノード電圧はゼロに落ちる。この
電圧ドロップが発生している間、ＦＥＴパワースイッチ
Ｑ１は導通状態であり、ダイオードＣＲ２にかかる電圧
を反転させて、この逆再生電流をインダクタＬ２を介し
て流すようにする。この電流は、ダイオードＣＲ２に再
生電流が流れ、ダイオードＣＲ２のアノードに負電圧を
発生させた後でも、インダクタＬ２内を流れ続ける。こ
の電圧は、ダイオードＣＲ２の破壊を引き起こすほど充
分大きいものである。ダイオードＣＲ８を追加すること
により、インダクタＬ２のこの逆電流に対するシャント
パスが形成され、逆電圧レベルをゼロ値にクランプする
ことが出来る。
ＣＲ２とダイオードＣＲ３の反転状態に応答して電流が
生成され、このダイオードＣＲ２とダイオードＣＲ３
は、これらのダイオードがない場合に、スナバ回路にか
なりの電力消費を発生させる。ダイオードＣＲ８と抵抗
Ｒ７とは、この逆再生電流特性を押さえる為に加えられ
る。ＦＥＴ補助スイッチＱ２がターンオフすると、イン
ダクタＬ２に蓄積されたエネルギーは、電流を生成し、
この電流は、ダイオードＣＲ２、ダイオードＣＲ３を介
して放電される。その結果、ダイオードＣＲ２のアノー
ド電圧とＦＥＴ補助スイッチＱ２のドレイン電圧は、そ
の出力点の電圧に等しい電圧まで上昇する。インダクタ
Ｌ２のエネルギーに応答した電流がゼロに減少すると、
ダイオードＣＲ２のアノード電圧はゼロに落ちる。この
電圧ドロップが発生している間、ＦＥＴパワースイッチ
Ｑ１は導通状態であり、ダイオードＣＲ２にかかる電圧
を反転させて、この逆再生電流をインダクタＬ２を介し
て流すようにする。この電流は、ダイオードＣＲ２に再
生電流が流れ、ダイオードＣＲ２のアノードに負電圧を
発生させた後でも、インダクタＬ２内を流れ続ける。こ
の電圧は、ダイオードＣＲ２の破壊を引き起こすほど充
分大きいものである。ダイオードＣＲ８を追加すること
により、インダクタＬ２のこの逆電流に対するシャント
パスが形成され、逆電圧レベルをゼロ値にクランプする
ことが出来る。
【００１４】ダイオードＣＲ２がもとに戻る間、ＦＥＴ
補助スイッチＱ２の本体キャパシタンスの放電に起因す
る電流は放電され、一方、ＦＥＴパワースイッチＱ１は
依然導通状態である。このＦＥＴパワースイッチＱ１が
非導通状態にバイアスされると、そのドレイン電圧は上
昇し、インダクタＬ２を介して流れる逆電流を生成し、
ＦＥＴ補助スイッチＱ２の本体キャパシタンスをチャー
ジする。この電流は、ＦＥＴ補助スイッチＱ２がターン
オンした後も流れ続け、ダイオードＣＲ３とＦＥＴ補助
スイッチＱ２を介して逆電流を流し、その結果、これら
の素子の高損失を引き起こし、過剰なノイズを生成す
る。ダイオードＣＲ３に並列に接続された抵抗Ｒ７は、
ＦＥＴ補助スイッチＱ２の本体キャパシタンスをダイオ
ードＣＲ２の逆にもとに戻る直後の出力電圧レベルまで
再度チャージするが、ＦＥＴ補助スイッチＱ２は依然と
してターンオフしたままである。出力電圧における本体
キャパシタンスでもってインダクタＬ２内に電流は再生
されず、ダイオードＣＲ３の逆再生は発生しない。
補助スイッチＱ２の本体キャパシタンスの放電に起因す
る電流は放電され、一方、ＦＥＴパワースイッチＱ１は
依然導通状態である。このＦＥＴパワースイッチＱ１が
非導通状態にバイアスされると、そのドレイン電圧は上
昇し、インダクタＬ２を介して流れる逆電流を生成し、
ＦＥＴ補助スイッチＱ２の本体キャパシタンスをチャー
ジする。この電流は、ＦＥＴ補助スイッチＱ２がターン
オンした後も流れ続け、ダイオードＣＲ３とＦＥＴ補助
スイッチＱ２を介して逆電流を流し、その結果、これら
の素子の高損失を引き起こし、過剰なノイズを生成す
る。ダイオードＣＲ３に並列に接続された抵抗Ｒ７は、
ＦＥＴ補助スイッチＱ２の本体キャパシタンスをダイオ
ードＣＲ２の逆にもとに戻る直後の出力電圧レベルまで
再度チャージするが、ＦＥＴ補助スイッチＱ２は依然と
してターンオフしたままである。出力電圧における本体
キャパシタンスでもってインダクタＬ２内に電流は再生
されず、ダイオードＣＲ３の逆再生は発生しない。
【００１５】
【発明の効果】以上述べたように、本発明は、ＦＥＴパ
ワースイッチＱ１と並列に、ＦＥＴ補助スイッチＱ２を
有するスナバ回路を有し、更に、共鳴電圧スナバ回路駆
動回路でこのスイッチＱ１，Ｑ２を相補的にオン−オフ
することにより、電力消費を削減することができる。
ワースイッチＱ１と並列に、ＦＥＴ補助スイッチＱ２を
有するスナバ回路を有し、更に、共鳴電圧スナバ回路駆
動回路でこのスイッチＱ１，Ｑ２を相補的にオン−オフ
することにより、電力消費を削減することができる。
【図１】本発明に係る切り替え電力供給装置を表すブロ
ック図。
ック図。
Ｑ１ ＦＥＴパワースイッチ Ｑ２ ＦＥＴ補助スイッチ Ｑ３、Ｑ４、Ｑ５ ＦＥＴスイッチ Ｌ１ エネルギー蓄積用インダクタ Ｌ２ インダクタ ＣＲ１ 整流用ダイオード ＣＲ２〜ＣＲ８ ダイオード Ｕ１、Ｕ２ バッファ回路 Ｒ１〜Ｒ７ 抵抗 Ｃ１ キャパシタ
Claims (4)
- 【請求項１】 入力点と出力点と、 前記入力点と出力点との間でエネルギーの転送を制御す
るよう接続され、導通状態を周期的に切り替えるＦＥＴ
パワースイッチ（Ｑ１）と、 前記ＦＥＴパワースイッチ（Ｑ１）に並列に接続され、
ターンオン遷移時にＦＥＴパワースイッチ（Ｑ１）にか
かる電圧を制御するために、直列に接続されたＦＥＴ補
助スイッチ（Ｑ２）とインダクタ（Ｌ２）とクランプダ
イオード（ＣＲ３）とを有する共鳴スナバ回路と、 前記ＦＥＴパワースイッチ（Ｑ１）とＦＥＴ補助スイッ
チ（Ｑ２）の状態を制御する共鳴電圧スナバ駆動回路
と、からなる切り替え型電力供給装置において、 前記共鳴電圧スナバ駆動回路は、 パルス幅変調制御信号（ＰＷＭ）を受信する制御電圧入
力と、 前記パルス幅変調制御信号がハイになるときに、ＦＥＴ
補助スイッチ（Ｑ２）を導通状態に駆動する回路と、 しきい値電圧レベルを超えるＦＥＴ補助スイッチ（Ｑ
２）の電圧に応答する電圧検知器と、 前記電圧検知器に応答して、ＦＥＴ補助スイッチ（Ｑ
２）をターンオフする第１駆動信号と、ＦＥＴ補助スイ
ッチ（Ｑ２）をターンオンする第２駆動信号を同時に生
成し、前記ＦＥＴパワースイッチ（Ｑ１）の導通状態の
残りの間、ＦＥＴ補助スイッチ（Ｑ２）をオフ状態に維
持するよう動作するラッチ回路と、 前記パルス幅制御信号がローに移行したときに、前記ラ
ッチ回路をリセットする回路とを有することを特徴とす
る切り替え型電力供給装置。 - 【請求項２】 前記クランプダイオード（ＣＲ３）に並
列に接続された抵抗（Ｒ７）をさらに有することを特徴
とする請求項１の装置。 - 【請求項３】 インダクタからの電流放電を容易にする
よう接続された放電用ダイオード（ＣＲ２）をさらに有
することを特徴とする請求項１の装置。 - 【請求項４】 前記ラッチ回路は、第１ＦＥＴスイッチ
（Ｑ３）と第２ＦＥＴスイッチ（Ｑ４）とを有し、 前記第１ＦＥＴスイッチ（Ｑ３）のゲート端末と第２Ｆ
ＥＴスイッチ（Ｑ４）のソース端末は接続され、 前記第１ＦＥＴスイッチ（Ｑ３）のドレイン端末はバイ
アス電圧（Ｖbi as）により活性化され、 前記第１ＦＥＴスイッチ（Ｑ３）のソース端末と第２Ｆ
ＥＴスイッチ（Ｑ４）のゲート端末とは接続され、 前記第１ＦＥＴスイッチ（Ｑ３）のゲート端末とＦＥＴ
パワースイッチ（Ｑ１）のドレイン端末とが接続される
ことを特徴とする請求項１の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US160982 | 1993-11-30 | ||
| US08/160,982 US5461302A (en) | 1993-11-30 | 1993-11-30 | Modulated snubber driver for active snubber network |
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| Publication Number | Publication Date |
|---|---|
| JPH07245940A true JPH07245940A (ja) | 1995-09-19 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6319368A Pending JPH07245940A (ja) | 1993-11-30 | 1994-11-30 | 切り替え型電力供給装置 |
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| Country | Link |
|---|---|
| US (1) | US5461302A (ja) |
| EP (1) | EP0655828A1 (ja) |
| JP (1) | JPH07245940A (ja) |
| CA (1) | CA2136476A1 (ja) |
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-
1994
- 1994-11-23 CA CA002136476A patent/CA2136476A1/en not_active Abandoned
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- 1994-11-30 JP JP6319368A patent/JPH07245940A/ja active Pending
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