CN102043078B - 具有超低电压供应的精确电流检测电路 - Google Patents

Abstract

一种集成电路包括DC-DC转换器，其包括：电感器；第一晶体管，其耦合到电感器并配置成将电感器电流传递给电感器；以及第二晶体管，其与第一晶体管形成电流镜。该集成电路还包括运算放大器。该运算放大器包括第一输入节点和第二输入节点。第一输入节点被配置成在第一晶体管被导通时耦合到第一晶体管的漏极，并且在第一晶体管被截止时与第一晶体管的漏极解耦合。该第二输入节点被耦合到第二晶体管的漏极。

Description

具有超低电压供应的精确电流检测电路

技术领域

本发明一般涉及集成电路，并且特别涉及DC-DC转换器，并且更为特别地涉及用于DC-DC转换器的电流检测电路。

背景技术

DC-DC转换器通常被用在集成电路中提供稳定的电压。存在许多各种各样的DC-DC转换器。图1图示在电流编程模式(CPM)的DC-DC转换器中的常规片载(on-chip)电流检测电路的电路图。

在图1中示出的电流检测电路中，检测出电流IL”，其也是DC-DC转换器的导通状态期间的充电电流。晶体管M1”当被导通时可以传导电感器电流IL”给电感器L”和电容器CL”。电感器电流IL”流经检测电阻器Rsense”以在运算放大器OP的正输入与负输入之间生成电压。因此，节点OPout处的输出电压反映检测电阻器Rsense”上的电压，并且反映电感电流IL”。节点OPout处的电压和锯齿电压通过加法电路(未示出)求和并被馈送到控制逻辑生成器，其包括比较器U1”、触发器U2”和预驱动器U3”。控制逻辑生成器生成用于控制晶体管M1”的操作的信号。

电感器电流IL”被实现成具有相对较大的幅度。另一方面，为了保持精度并减小检测电阻器Rsense”的处理变化，检测电阻器Rsense”不能太小。这意味着相当大的功率量被检测电阻器Rsense”浪费了，在高负载应用中尤其如此。

图2图示另一常规电流检测电路的电路图，该电流检测电路包括晶体管M1’和M2’，它们在相应的DC-DC转换器的导通(ON)状态期间可以形成电流镜。如果晶体管M1’比晶体管M2’具有更大的长宽比(栅极宽度与栅极长度的比)，则流经晶体管M1’的电感器电流IL’被镜像成流经晶体管M2’的较小的电流IM2’。检测电流流经电阻器Rsense’，在节点C’处生成检测电压。检测电流Isense’的值等于电流IM2’与恒流源的电流I2之间的差值。开关S1和S2、比较器U1’、触发器U2’以及预驱动器U3’被用于控制所述控制逻辑生成器的操作。

如果晶体管M1’的长宽比与晶体管M2’的长宽比的比值是N，节点A’处的电压与节点B处的电压完全匹配，则电感器电流与节点C处的检测电压的I2V比(在DC-DC转换器的导通状态期间)可以被表达如下：

$I2V=\frac{{\mathrm{IL}}^{\′}}{({\mathrm{IL}}^{\′}/N-I2)\×{\mathrm{Rsense}}^{\′}}=\frac{1}{{\mathrm{Rsense}}^{\′}/N-I2\×{\mathrm{Rsense}}^{\′}/{\mathrm{IL}}^{\′}}\≈N/{\mathrm{Rsense}}^{\′}$ (等式1)

观察到，如果元素I2×Rsense/IL’比Rsense’/N小得多，则元素I2×Rsense/IL’可以被忽略。然而，如果电感器电流IL’足够小以使得I2×Resens/IL’可以与Rsense’/IL比较，则可能反过来导致I2V比率的非线性。

此外，双极性晶体管Q1和Q2被用于在节点A’和B’处维持相同的电压，从而电流IL’和IM2’可以彼此精确地成比例。然而，使用双极性晶体管Q1和Q2的电压镜不能够强制实现电压的精确匹配。结果，电流检测电流的精确性被严重降级。

图2中的电流检测电路的另一缺点是对供应电压VIN的苛刻要求。节点A’处的电压需要足够大以导通NMOS晶体管M3’和PNP晶体管Q2，从而如预期那样可以检测出检测电流IL’。因此，节点A’处的电压VA’需要满足以下要求：

VA′≥VC′+V_TH(M3′)+V_EB(Q2)   (等式2)

其中，电压VC’是节点C’处的电压，电压V_TH(M3’)是晶体管M3的阈值电压，而电压V_EB(Q2)是双极性晶体管Q2发射极至基极电压(emitter-to-base voltage)。因此，如果DC-DC转换器的电源电压VCC小于2V，则不能满足节点A’处的电压VA’的苛刻要求，并且电流检测电路不能正确地工作。

发明内容

根据一个实施例，集成电路包括DC-DC转换器，其包括：电感器；第一晶体管，其耦合到该电感器并配置成将电感器电流传递给电感器；以及第二晶体管，其与第一晶体管形成电流镜。该集成电路还包括运算放大器。该运算放大器包括第一输入节点和第二输入节点。第一输入节点被配置成在第一晶体管被导通时耦合到第一晶体管的漏极，并且在第一晶体管被截止时从第一晶体管的漏极解耦合。该第二输入节点被耦合到第二晶体管的漏极。

附图说明

为了更完整地理解本公开以及其优点，现在结合附图参考以下描述，其中：

图1和图2是常规电流检测电路的电路图；

图3是根据一个实施例的电流检测电路的电路图，其中DC-DC转换器的高侧被检测；

图4图示从这些实施例生成的波形；以及

图5是根据另一实施例的电流检测电路的电路图，其中DC-DC转换器的低侧被检测。

具体实施方式

所讨论的各具体实施例仅仅是说明实现和使用本发明的具体方式，并不限制本发明的范围。

图3图示buck型电流编程模式(CPM)的DC-DC转换器，其包括根据一个实施例的电流检测电路。电阻器RL是负载电阻器。电容器CL和电感器L的功能是存储从电源节点VIN充电的功率，其中电容器CL也可以是负载电容器。晶体管M1是DC-DC转换器的高侧，并被用于对电容器CL和电感器L进行充电。晶体管M3是DC-DC转换器的低侧，并且可用于放电。P型晶体管M1和M2可以形成电流镜。在一实施例中，晶体管M1和M2的栅极被耦合到控制逻辑生成器的节点DPC。在备选实施例中，晶体管M2的栅极被接地，并且因此晶体管M2总是导通着，而同时晶体管M1的栅极耦合到节点DPC。晶体管M1、M2和M3可以是通过使用例如双极性CMOS-DMOS(BCD)处理形成的双扩散功率晶体管。因此，晶体管M1和M2是p型双扩散MOS(PDMOS)晶体管，而晶体管M3是n型双扩散MOS(NDMOS)晶体管。晶体管M3的栅极可以耦合到控制逻辑电路的输出节点DNC。

控制逻辑电路的功能被简要描述如下。控制逻辑电路包括误差放大器U2、比较器U3、触发器U4和预驱动器U5。误差放大器U3通过比较参考电压V_ref和反馈电压V_fb来生成误差电压V_error，其中V_fb是与DC-DC转换器的输出电压VOUT成比例的部分电压。节点D处的检测电压VD可以(或可以不)通过加法电路S与锯齿电压进行相加以生成电压V_sum。比较器U3比较电压V_sum和误差电压V_error，而比较器U3的输出被触发器U4用来生成节点SW1和SW2处的开关信号，节点SW1和SW2被分别连接到PMOS晶体管M4和M5的栅极。预驱动器U5接收来自节点SW1的开关信号并在节点DPC和DNC上生成电压，这些电压被用于控制和驱动晶体管M1、M2和M3。

PMOS晶体管M4和M5被用作控制电流检测电路的开关，从而电流检测电路仅仅在相应的DC-DC转换器的导通状态(晶体管M1被导通的状态)期间检测电感器电流IL。在DC-DC转换器的截止状态期间，不执行任何电流检测。

在DC-DC转换器的导通状态期间，晶体管M4被截止(如果晶体管M4是PMOS晶体管，则节点SW1处的电压为高)，而晶体管M5被导通(如果晶体管M5是PMOS晶体管，则节点SW2处的电压为低)。节点A和B被相互连接，并且具有基本上相同的电压。在一个实施例中，运算放大器U1具有基于CMOS的输入(输入节点，被标记为“+”和“-”)，这意味着CMOS晶体管的栅极被用于接收输入信号。因此，节点B和C处的输入电流非常低，例如为纳安培级，并且因此节点A和B之间的电压差异可以忽略。在备选实施例中，运算放大器U1具有基于双极性的输入，这意味着双极性晶体管的基极被用于接收输入信号。因此，节点B和C处的输入电流相对较高，例如为数百纳安培级。这结果导致检测侧的电流偏移。此处更详细地讨论电流偏移的效果。

在DC-DC转换器的导通状态期间，晶体管M1被导通，从而电感器电流IL流经由晶体管M1以对电感器L和电容器CL进行充电，并且由此输出电压VOUT增加。与此同时，晶体管M2也被导通，并且电感器电流IL通过由晶体管M1和M2所形成的电流镜被检测到。假设晶体管M2的长宽比(栅极宽度与栅极长度的比)是W/L_M2，而晶体管M1的长宽比是W/L_M1，长宽比W/L_M1与长宽比W/L_M2的比可以被表达为N∶1，其中N大于1。在示例实施例中，值N可以介于大约300和大约500之间，尽管值N还可以更大或更小。因为电感器电流IL和流经晶体管M2的电流IM2成镜像，所以电流IM2是IL/N。观察到，运算放大器U1的输入B和C被虚拟地连接。因此，节点C处的电压VC等于节点B处的电压VB。结果，电压VC也等于节点A处的电压VA。运算放大器U1因此强制实现节点A和C处的电压的匹配，以便使晶体管M1和M2的漏极电压相同。因此，它有效改善了电流检测的精度和电流检测电路的线性度，并且电感器电流IL与电流IM2的比与比值(W/L_M1)/(W/L_M2)相匹配。

运算放大器U1和PMOS晶体管M6还形成负反馈环以改善电压VB和VC的匹配。例如，如果电压VOUT(其是DC-DC转换器的输出电压)增加，则节点E处的电压VE(其是运算放大器U1的输出电压)增加，并且因此PMOS晶体管M6变得更不导电。结果，PMOS晶体管M6的源电流IM2降低。因此，电压VC增加，电压VC等于电压VIN减去电流IM2与晶体管M2的电阻的乘积。由此，负反馈环促使电压VC强制实现精确地匹配电压VA。

当DC-DC转换器进入截止状态时，节点SW1处的信号为低，而节点DPC和SW2处的信号为高。因此，晶体管M4被导通以上拉节点B处的电压VB，因此节点C处的电压VC也被上拉。这显著消除了流经晶体管M2的电流(通过均衡晶体管M2的源极电压和漏极电压)，并且因此阻止在检测侧(在晶体管M6和检测电阻器Rsense的那侧)生成高电流。电容器CF被用于在DC-DC反相器的状态转换期间过滤节点B处的电压VB的电压抖动。在DC-DC转换器的截止状态期间，因为节点DPC处的信号为高，并且节点DNC处的信号为高，所以不执行任何充电，并且如果需要，晶体管M3可以被用于进行放电。另外，节点SW2处的信号为高时，节点A与节点B断开连接。

在图3中所示出的电路中，检测电压VD在节点VD处被输出，并且等于流经电阻器Rsense的电流Isense乘以电阻Rsense。由于纳安培级的CMOS运算放大器(U1)的负输入电流的缘故，电流IM2基本上等于电流Isense。电感器电流IL与检测电压输出VD的比值I2V(在DC-DC转换器的导通状态期间)因此可以被表达为

$I2V=\frac{\mathrm{IL}}{(\mathrm{IL}/N)\×\mathrm{Rsense}}=N/\mathrm{Rsense}$ (等式3)

如等式3所指示，即使电感器电流IL非常小，仍然可以保持电流检测电路的线性度，并且因此图3中所示的电流检测电路的线性检测范围在常规电流检测电路的线性检测范围上进行了扩展。

为了确保电流检测电路正常工作，电压VC需要足够大以导通PMOS晶体管M6。电压VC的最小值VC_MIN可以被表达为：

VC_MIN≥V(CM_OPOUT)_MIN+|VTH(M6)|(等式4)

其中电压V(CM_OPOUT)MIN是运算放大器U1的线性区域内的最小共模输出电压(节点E处)，并且通常介于大约0.1V和大约0.2V之间。电压VTH(M6)是晶体管M6的阈值电压。最小值VC_MIN因此仅仅为大约1V或更小。由此，在介于大约1.2V和大约1.5V之间的超低电源电压VIN下，图3中所示的电流检测电路可以正常工作。

在如在前面的段落中所讨论的一个实施例中，运算放大器U1可以采用基于双极性的输入。由于基于双极性的输入处的输入电流相对较高(其可以是数百纳安培)的缘故，在DC-DC转换器的导通状态期间在节点A和节点B之间将存在电压降。这结果导致电流偏移被插入检测侧(该偏移电流被添加到电流IM2)。当DC-DC转换器工作在轻负载和PWM模式下时，该电流偏移的插入在避免系统不稳定性上是有效的。

图4示出电流偏移插入的效果。图4中的第一波形是电感器电流IL的波形。第二和第三波形是电流IM2或检测电流Isense的波形，其中第二波形是获取自带有具有基于CMOS的输入的运算放大器U1的电流检测电路，而该第三波形是获取自带有具有基于双极性输入的运算放大器U1的电流检测电路。该第二波形指示当电感器电流IL从负值恢复时，由于运算放大器U1的有限速度的缘故，将存在检测延迟T1。如果正电感器电流较小并且相应的占空因数较短，则可能出现电流检测电路不能及时检测电感器电流IL。如果电流检测电路在某些时间段期间不能检测出电感器电流IL，则DC-DC转换器可能变得不稳定。然而，参考第三波形，随着电流偏移的插入，检测延迟T1被减小到T2，并且因此不能检测的可能性被减小。

图5图示根据一个备选实施例的包括电流检测电路的CPMDC-DC转换器，其中该备选电流检测电路与图3中所示电流检测电路是一对。除非另有指示，否则图5中的电流检测电路中的设备可以与图3示出的具有相同参考标号的设备具有类似的功能和类似的规范。图5中的电流检测电路检测DC-DC转换器的低侧，而不是检测高侧。晶体管M7、M8和M10-M12都是NMOS晶体管。晶体管M7、M8可以是使用BCD处理形成的功率晶体管，并且可以是NMOS晶体管。晶体管M9可以是PDMOS晶体管。在一个实施例中，晶体管M7的长宽比W/L_M7与晶体管M8的长宽比W/L_M8的比可以是N∶1，其中N大于1。同样，检测电流IM8(和电流Isense)是电感器电流IL的1/N，而电流IM8与电感器电流IL之间的电流比的精确度可以通过使用运算放大器U6和由运算放大器U6与NMOS晶体管M12所形成的负反馈环来强制得到。晶体管M10和M11受控制逻辑生成器所生成的信号控制以启用或禁用电流检测电路。通过应用在前面段落中所提供的讲解，将清楚图5中所示电路的操作。因此，此处不讨论详细细节。

各实施例具有若干有利特征。通过使用运算放大器和负反馈环，检测精确度相比于采用双极性晶体管的常规电流检测电路得到改善。在电感器电流的很大范围内，可以保持检测比的线性度。电流检测电路可以被用在超低电压应用中。各实施例的另外的有利特征包括通过插入电流偏移可以减小检测失败、快速瞬时响应和容易实现的可能性。

尽管已经详细描述了示例实施例和它们的优点，应当理解在不偏离由所附权利要求书所限定的本发明的精神和范围的条件下可以做出各种改变、替代和变更。而且，本申请的范围不是旨在被限制到在说明书中所描述的处理、机器、制造以及材料成分、装置、方法和步骤的特定实施例。本领域的普通技术人员从本发明的公开中将容易认识到根据本发明可以使用现在存在的或以后将被发展的、执行与此处所描述的相应实施例基本相同的功能或获得与此处所描述的相应实施例基本相同的结果的处理、机器、制造、材料成分、装置、方法或步骤。因此，所附权利要求书旨在在它们的范围内包括这种处理、机器、制造、材料成分、装置、方法或步骤。

Claims (24)

1.一种包括DC-DC转换器的集成电路，所述DC-DC转换器包括：

电感器；

第一晶体管，其耦合到所述电感器并配置成将电感器电流传递给所述电感器；

第二晶体管，其与所述第一晶体管形成电流镜；以及

运算放大器，其包括：

第一输入节点，其配置成在所述第一晶体管被导通时耦合到所述第一晶体管的漏极，以及在所述第一晶体管被截止时与所述第一晶体管的所述漏极解耦合；以及

第二输入节点，其耦合到所述第二晶体管的漏极。

2.根据权利要求1所述的集成电路，其中所述第一输入节点通过MOS晶体管来耦合到所述第一晶体管的漏极，而其中所述第二输入节点直接连接到所述第二晶体管的漏极。

3.根据权利要求1所述的集成电路，其中所述集成电路还包括：

第三晶体管，其包括：

栅极，连接到所述运算放大器的输出；

源极，连接到所述运算放大器的所述第二输入节点；以及

漏极；以及

检测电阻器，其耦合到所述第三晶体管的漏极并且与所述第二晶体管和所述第三晶体管相串联。

4.根据权利要求3所述的集成电路，还包括耦合到所述第三晶体管的漏极的加法电路。

5.根据权利要求1所述的集成电路，其中所述第一晶体管和所述第二晶体管是p型双扩散MOS晶体管。

6.根据权利要求1所述的集成电路，其中所述第一晶体管和所述第二晶体管是n型双扩散MOS晶体管。

7.根据权利要求1所述的集成电路，其中所述运算放大器包括基于CMOS的输入。

8.根据权利要求1所述的集成电路，其中所述运算放大器包括基于双极性的输入。

9.根据权利要求1所述的集成电路，还包括：

电容器，其耦合在电气地与所述运算放大器的所述第一输入节点之间；以及

开关，其耦合在所述第一晶体管的源极和所述运算放大器的所述第一输入节点之间，其中所述开关被配置成在所述第一晶体管被截止时将所述第一晶体管的源极连接到所述运算放大器的所述第一输入节点，以及在所述第一晶体管被导通时将所述第一晶体管的源极与所述运算放大器的所述第一输入节点的连接断开。

10.根据权利要求1所述的集成电路，其中所述第一晶体管具有的长宽比大于所述第二晶体管的长宽比。

11.一种用于检测电流的集成电路，其包括：

电感器；

第一功率晶体管，其耦合到所述电感器；

第二功率晶体管，其源极连接到所述第一功率晶体管的源极，其中所述第一功率晶体管和所述第二功率晶体管被配置成形成电流镜；

运算放大器，其包括

第一输入节点，其耦合到所述第一功率晶体管的漏极；以及

第二输入节点，其耦合到所述第二功率晶体管的漏极；

第一开关，其配置成在所述第一功率晶体管被导通时将所述第一功率晶体管的漏极连接到所述第一输入节点，以及在所述第一功率晶体管被截止时将所述第一功率晶体管的漏极与所述第一输入节点的连接断开；以及

第二开关，其配置成在所述第一功率晶体管被截止时将所述第一功率晶体管的源极连接到所述第一输入节点，以及在所述第一功率晶体管被导通时将所述第一功率晶体管的源极与所述第一输入节点的连接断开。

12.根据权利要求11所述的集成电路，其中所述第一输入节点是正输入节点，而所述第二输入节点是负输入节点。

13.根据权利要求11所述的集成电路，还包括第三功率晶体管，其耦合在所述第一功率晶体管的漏极与电气地之间，其中所述第三功率晶体管被配置成在所述第一功率晶体管被导通时被截止。

14.根据权利要求11所述的集成电路，还包括第三不同的晶体管，其包括：

连接到所述运算放大器的输出的栅极；以及

连接到所述运算放大器的第二输入节点的源极。

15.根据权利要求14所述的集成电路，还包括：

检测电阻器，其与所述第三不同的晶体管的源极-漏极路径串联耦合；

锯齿波发生器；以及

加法电路，其包括

连接到所述第三不同的晶体管的漏极的第一输入节点；以及

耦合到所述锯齿波发生器的第二输入节点。

16.根据权利要求11所述的集成电路，还包括电容器，其第一端耦合到所述运算放大器的所述第一输入节点，以及其第二端耦合到电气地。

17.根据权利要求11所述的集成电路，其中所述运算放大器包括基于CMOS的输入。

18.根据权利要求11所述的集成电路，其中所述运算放大器包括基于双极性的输入。

19.根据权利要求11所述的集成电路，其中所述第一功率晶体管具有的长宽比大于所述第二功率晶体管的长宽比。

20.一种用于检测电流的集成电路，其包括：

电感器；

第一PDMOS晶体管，其耦合到所述电感器；

第二PDMOS晶体管，其源极被配置成具有与所述第一PDMOS晶体管的源极相同的电压，其中所述第一PDMOS晶体管和所述第二PDMOS晶体管形成电流镜，以及其中所述第一PDMOS具有的长宽比大于所述第二PDMOS晶体管的长宽比；

运算放大器，其包括：

正输入；以及

负输入，其耦合到所述第二PDMOS晶体管的漏极；

开关，其被配置成在所述第一PDMOS晶体管被导通时将所述第一PDMOS晶体管的漏极连接到所述正输入，以及在所述第一PDMOS晶体管被截止时将所述第一PDMOS晶体管的漏极与所述正输入的连接断开；以及

PMOS晶体管，其包括：

连接到所述运算放大器的输出的栅极；以及

连接到所述运算放大器的负输入的源极；以及

检测电阻器，其第一端耦合到所述PMOS晶体管的漏极，以及其第二端耦合到电气地。

21.根据权利要求20所述的集成电路，还包括耦合在所述第一PDMOS晶体管的漏极与电气地之间的NDMOS晶体管，其中所述NDMOS晶体管被配置成在所述第一PDMOS晶体管被导通时被截止。

22.根据权利要求20所述的集成电路，还包括

锯齿波发生器；以及

加法电路，其包括：

连接到所述检测电阻器的第一端的第一输入节点；以及

耦合到所述锯齿波发生器的输出的第二输入节点。

23.根据权利要求20所述的集成电路，其中所述运算放大器包括基于CMOS的输入。

24.根据权利要求20所述的集成电路，其中所述运算放大器包括基于双极性的输入。

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