JP4935585B2

JP4935585B2 - 誤差増幅回路およびスイッチング電源回路

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Publication number: JP4935585B2
Application number: JP2007226639A
Authority: JP
Inventors: 耕平山田
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2007-08-31
Filing date: 2007-08-31
Publication date: 2012-05-23
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Description

本発明は、誤差増幅回路およびそれを用いたＤＣ−ＤＣコンバータなどのスイッチング電源回路に関する。

図６は、従来のＤＣ−ＤＣコンバータの概略構成を示すブロック図である。図６に示すＤＣ−ＤＣコンバータは、入力電圧Vinより出力電圧Voutを生成し、図示していない負荷に電力を供給する降圧型ＤＣ−ＤＣコンバータの例を示すものである。なお、入力電圧Vinとしては、バッテリーからの直流電圧や交流入力をダイオードブリッジと平滑フィルターで整流・平滑した電圧などが適用される。そして図６のＤＣ−ＤＣコンバータは、電圧検出手段Ｒd(620)により検出される出力電圧Voutを分圧して得た分圧電圧V_DETと基準電圧源630より供給される基準電圧V_REFを比較する誤差増幅回路610、誤差増幅回路610の出力電圧を基にある範囲の電圧をそれに対応したデューティ比のパルスに変換するデューティ変換回路640、出力段に備えられるスイッチング素子を駆動するドライバ650、スイッチング素子を有し入力電圧Vinより出力電圧Voutを生成する出力段660より構成されており、出力電圧Ｖoutが目標値となるように、出力段660に備えられるスイッチング素子Ｍ0(662)をオン／オフ制御する。そして誤差増幅回路610の出力と入力との間に接続されたコンデンサＣc(612)は位相補償を行う役割を持つものである。

デューティ変換回路640は、誤差増幅回路610の出力を基にある範囲の電圧をそれに対応したデューティ比のパルスへと変換するもので、図示例ではデューティ比０％及び該デューティ比０％を呈するときのしきい値電圧Vth0をグラフ上に示している。通常動作時には、デューティ変換回路640の入力電圧、すなわち、誤差増幅回路610の出力電圧は、ＤＣ−ＤＣコンバータの出力電圧Voutを目標値とするためのデューティ比を指示する値となっている。

出力段660に備えられるスイッチング素子Ｍ0(662)は図示例ではＰチャネルMOSFETを使用する例を示しているが、これに限らずパイポーラトランジスタ等の半導体スイッチ素子またはリレー回路等の機械スイッチ素子であっても構わない。また、ＮチャネルMOSFETであってもよい。

図７は、図６に示した従来のＤＣ−ＤＣコンバータのスイッチング制御に用いられる誤差増幅回路の具体的構成例を示す図である。図７は、一段の差動増幅回路で構成した例を示している。すなわち、図７に示す従来の誤差増幅回路は、ＰチャネルMOSFET Ｍ1(711)、ＰチャネルMOSFET Ｍ2(712)、及び、定電流源Ｉb(713)より構成されるバイアス段710と、ＰチャネルMOSFET Ｍ3(724)、ＰチャネルMOSFET Ｍ4(725)、ＮチャネルMOSFET Ｍ5(726)、ＮチャネルMOSFET Ｍ6(727)より構成される差動段720とで構成されている。電源電圧Ｖ_DDがＰチャネルMOSFET Ｍ1(711)及びＰチャネルMOSFET Ｍ2(712)のソースに接続され、ＰチャネルMOSFET Ｍ1(711)及びＰチャネルMOSFET Ｍ2(712)のゲートは共通接続され、さらにダイオード接続されたＰチャネルMOSFET Ｍ1(711)のドレインに定電流源Ｉb(713)が接続されている。またＰチャネルMOSFET Ｍ2(712)のドレインは差動段720のＰチャネルMOSFET Ｍ3(724)及びＰチャネルMOSFET Ｍ4(725)のソースに接続されている。ＰチャネルMOSFET Ｍ3(724)のゲート721には例えば図６に示した基準電圧Ｖ_REFが供給され、ＰチャネルMOSFET Ｍ4(725)のゲート722には例えば図６に示した分圧電圧Ｖ_DETが供給される。

またＰチャネルMOSFET Ｍ3(724)のドレインはダイオード接続されたＮチャネルMOSFET Ｍ5(726)のドレインに接続され、またＰチャネルMOSFET Ｍ4(725)のドレインはＮチャネ
ルMOSFET Ｍ6(727)のドレインに接続され、ＮチャネルMOSFET Ｍ6(727)のドレインに接続された出力端723から信号を出力する。ＮチャネルMOSFET Ｍ5(726)のソースおよびＮチャネルMOSFET Ｍ6(727)のソースは共にグランド(アース)に接続されている。ＮチャネルMOSFET Ｍ5(726)及びＮチャネルMOSFET Ｍ6(727)のゲートは共通接続される。なお、電源電圧Ｖ_DDと入力電圧Ｖinの値は同一に設定されている。

上記の構成を備えた従来の誤差増幅回路において、バイアス段710におけるＰチャネルMOSFET Ｍ1(711)及びＰチャネルMOSFET Ｍ2(712)はカレントミラー回路を構成し、定電流源Ｉb(713)より供給される電流Ｉbと同じ電流を、ＰチャネルMOSFET Ｍ2(712)のドレインから差動段720のＰチャネルMOSFET Ｍ3(724)とＰチャネルMOSFET Ｍ4(725)のソースに供給する。また上記の構成を備えた従来の誤差増幅回路において、差動段720におけるＰチャネルMOSFET Ｍ3(724)及びＰチャネルMOSFET Ｍ4(725)のドレインにそれぞれ接続されているＮチャネルMOSFET Ｍ5(726)及びＮチャネルMOSFET Ｍ6(727)はカレントミラー回路を構成し、能動負荷となるＮチャネルMOSFET Ｍ6(727)のドレインから出力端723に信号を出力する。

図６に示した従来のＤＣ−ＤＣコンバータの無負荷時にＤＣ−ＤＣコンバータの出力電圧が過剰(過電圧)状態になると、図６の誤差増幅回路610の出力電圧はしきい値Vth0まで低下して、図６の出力段660におけるスイッチング動作が停止する。しかし、図６のＤＣ−ＤＣコンバータの出力電圧が目標値を下回るまでの間、図６の誤差増幅回路610の出力電圧は、さらに低下し続ける。このため、負荷電流が増加して出力電圧が低下した際に、図６の誤差増幅回路610の出力電圧が、再び、図６のデューティ変換回路640の有効入力電圧範囲まで上昇するまでには、余分な時間が掛かってしまい、過渡時の電圧降下が大きくなるという問題がある。

このような問題を解決するために、従来、下記特許文献１に示される過電圧保護回路が提案されている。すなわち下記特許文献１の過電圧保護回路では、過電圧保護が必要になった場合に誤差増幅器の出力を強制的に基準電圧Vrefにするとともに、シリーズレギュレータ(ＬＤＯ)によるクランプ回路で出力の落ち込みを防止して、ＤＣ−ＤＣコンバータの過渡応答時に、ＤＣ−ＤＣコンバータの出力を所定電圧に安定させている。
特開２００７−９７３０１号公報（図１，図２）

しかし特許文献１に示されたＤＣ−ＤＣコンバータの過電圧保護回路では、出力電圧Voutがオーバーシュート制限値Vosを超えた瞬間に誤差増幅器の出力をリセットするが、その値を自由に設定できない。すなわち、出力電圧Voutがオーバーシュート制限値Vosを超えた瞬間に誤差増幅器の出力を基準電圧Vrefに等しくなるようにリセットするものであるが、基準電圧Vrefは出力電圧Voutの目標値と出力電圧Vout検出用のフィードバック抵抗RFB0，RFB1の分圧比とのみから一意に定まってしまい、リセットされる値を発振回路出力の三角波振幅の下限もしくは少しだけそれより下の値(本来望ましい値)にすることができないという課題がある。

また特許文献１に示されたＤＣ−ＤＣコンバータの過電圧保護回路では、誤差増幅器の基準電圧源が供給する基準電圧Vrefが、通常は発振回路出力の三角波振幅の下限よりさらに小さいので、出力電圧Voutがオーバーシュート制限値Vosを超えた後に負荷が重くなっても、誤差増幅器の出力が大きくなってオン時比率が大きくなるのに時間がかかってしまい（特許文献１図２(a)参照）、出力電圧Voutがオーバーシュート制限値Vosを超えてから短時間で負荷が重くなる場合は、誤差増幅器の出力をリセットしない方がよいということになってしまうという課題がある。

さらに特許文献１に示されたＤＣ−ＤＣコンバータの過電圧保護回路では、出力電圧の落ち込みを防止するため、クランプ回路を用意する必要があり、回路構成が複雑となるという課題がある。

そこで本発明は、上記した課題を解決するために、簡単な構成で出力電圧の下限を制限することが可能な誤差増幅回路を提供することを目的とする。

本発明の誤差増幅回路は、第１のＰチャネルMOSFET及び第２のＰチャネルMOSFETのゲートが共通接続され、電源電圧が前記第１のＰチャネルMOSFET及び前記第２のＰチャネルMOSFETのソースに接続され、ダイオード接続された前記第１のＰチャネルMOSFETのドレインに定電流源が接続されて成るバイアス段と、前記バイアス段の前記第２のＰチャネルMOSFETのドレインが、差動段を構成する第３のＰチャネルMOSFET及び第４のＰチャネルMOSFETのソースに接続され、前記第３のＰチャネルMOSFETのゲートに基準電圧が供給されると共に前記第４のＰチャネルMOSFETのゲートに出力分圧電圧が供給され、前記基準電圧及び前記出力分圧電圧の差分を次段回路に出力する差動段と、から構成される誤差増幅回路において、前記差動段は、前記第３のＰチャネルMOSFETのドレインがダイオード接続された第１のＮチャネルMOSFETのドレインに接続され、また前記第４のＰチャネルMOSFETのドレインが第２のＮチャネルMOSFETのドレインに接続され、前記第１のＮチャネルMOSFETのソースが第３のＮチャネルMOSFETのドレインに接続され、前記第２のＮチャネルMOSFETのソースがダイオード接続された第４のＮチャネルMOSFETのドレインに接続され、前記第３及び前記第４のＮチャネルMOSFETのソースがグランド接続され、前記第１及び前記第２のＮチャネルMOSFETのゲートが共通接続されると共に前記第３及び前記第４のＮチャネルMOSFETのゲートが共通接続され、前記第２のＮチャネルMOSFETのドレインに接続された出力端から前記差分信号を出力するよう構成したことを特徴とするものである。

本発明によれば、誤差増幅回路の出力電圧の下限を制限することが可能となる。

以下、本発明の実施の形態を、図面を参照しながら説明する。
［実施形態１］
図１は、本発明の第１の実施形態に係る誤差増幅回路の構成を示すブロック図である。この誤差増幅回路は、後述するデューティ変換回路と組み合わせて上述した図６に示すようなＤＣ−ＤＣコンバータのスイッチング制御に用いるに好適なものである。図１に示す誤差増幅回路は、ＰチャネルMOSFET Ｍ1(111)、ＰチャネルMOSFET Ｍ2(112)、及び、定電流源Ｉb(113)より構成されるバイアス段110と、ＰチャネルMOSFET Ｍ3(124)、ＰチャネルMOSFET Ｍ4(125)、ＮチャネルMOSFET Ｍ5(126)、ＮチャネルMOSFET Ｍ6(127)、ＮチャネルMOSFET Ｍ5A(128)、及び、ＮチャネルMOSFET Ｍ6A(129)より構成される差動段120とで構成されている。電源電圧Ｖ_DDがＰチャネルMOSFET Ｍ1(111)及びＰチャネルMOSFET Ｍ2(112)のソースに接続され、ＰチャネルMOSFET Ｍ1(111)及びＰチャネルMOSFET Ｍ2(112)のゲートは共通接続され、さらにダイオード接続されたＰチャネルMOSFET Ｍ1(111)のドレインに定電流源Ｉb(113)が接続されている。またＰチャネルMOSFET Ｍ2(112)のドレインは差動段120のＰチャネルMOSFET Ｍ3(124)及びＰチャネルMOSFET Ｍ4(125)のソースに接続されている。ＰチャネルMOSFET Ｍ3(124)のゲートには誤差増幅回路の第１の入力電圧として例えば図６に示した基準電圧Ｖ_REFが入力端121から供給され、ＰチャネルMOSFET Ｍ4(125)のゲートには誤差増幅回路の第２の入力電圧として例えば図６に示した分圧電圧Ｖ_DETもしくは出力電圧Voutが入力端122から供給される。

またＰチャネルMOSFET Ｍ3(124)のドレインはダイオード接続されたＮチャネルMOSFET Ｍ5A(128)のドレインに接続され、またＰチャネルMOSFET Ｍ4(125)のドレインはＮチャネルMOSFET Ｍ6A(129)のドレインに接続されている。そしてＮチャネルMOSFET Ｍ5A(128)のソースは、ＮチャネルMOSFET Ｍ5(126)のドレインに接続され、ＮチャネルMOSFET Ｍ6A(129)のソースは、ダイオード接続されたＮチャネルMOSFET Ｍ6(127)のドレインに接続されている。ＮチャネルMOSFET Ｍ5(126)のソースおよびＮチャネルMOSFET Ｍ6(127)のソースは共にグランド(アース)に接続されている。ＮチャネルMOSFET Ｍ5A(128)及びＮチャネルMOSFET Ｍ6A(129)のゲートが共通接続されるとともに、ＮチャネルMOSFET Ｍ5(126)及びＮチャネルMOSFET Ｍ6(127)のゲートが共通接続される。ダイオード接続されたＮチャネルMOSFET Ｍ6(127)およびこれにカスケード接続するＮチャネルMOSFET Ｍ6A(129)は能動負荷を構成し、ＮチャネルMOSFET Ｍ6A(129)のドレインに接続された出力端123から信号を出力する。なお、電源電圧Ｖ_DDと入力電圧Vinの値は同一に設定されている。

上記の構成を備えた第１の実施形態の誤差増幅回路において、バイアス段110におけるＰチャネルMOSFET Ｍ1(111)及びＰチャネルMOSFET Ｍ2(112)はカレントミラー回路を構成し、定電流源Ｉb(113)より供給される電流Ｉbと同じ電流をＰチャネルMOSFET Ｍ2(112)のドレインから差動段120のＰチャネルMOSFET Ｍ3(124)とＰチャネルMOSFET Ｍ4(125)のソースに供給する。また上記の構成を備えた第１の実施形態の誤差増幅回路において、差動段120におけるＰチャネルMOSFET Ｍ3(124)及びＰチャネルMOSFET Ｍ4(125)のドレインにそれぞれ接続されたＮチャネルMOSFET Ｍ5A(128)及びＮチャネルMOSFET Ｍ6A(129)は第１のカレントミラー回路を構成し、またＮチャネルMOSFET Ｍ5A(128)及びＮチャネルMOSFET
Ｍ6A(129)のソースにそれぞれ接続されたＮチャネルMOSFET Ｍ5(126)及びＮチャネルMOSFET Ｍ6(127)は第２のカレントミラー回路を構成し、ダイオード接続されたＮチャネルMOSFET Ｍ6(127)およびこれにカスケード接続するＮチャネルMOSFET Ｍ6A(129)は能動負荷を構成し、ＮチャネルMOSFET Ｍ6A(129)のドレインに接続された出力端123から信号を出力する。つまり、本発明の第１の実施形態に係る誤差増幅回路における差動段120においては、ＮチャネルMOSFET Ｍ5(126)、ＮチャネルMOSFET Ｍ5A(128)、ＮチャネルMOSFET Ｍ6(127)、及び、ＮチャネルMOSFET Ｍ6A(129)でもってウィルソンカレントミラー回路を形成して、ＮチャネルMOSFET Ｍ6(127)がダイオード接続となるため、本発明の第１の実施形態に係る誤差増幅回路の出力電圧がＮチャネルMOSFET Ｍ6(127)のしきい値Ｖthを下回ることを防ぐことが可能になる。

図３は、本発明の第１の実施形態に係る誤差増幅回路と従来の誤差増幅回路とをシミュレーションにより比較した結果を示す図である。図３に示すように本発明の第１の実施形態に係る誤差増幅回路では、出力電圧がMOSFET Ｍ6(127)のしきい値Vthに相当する略600mV近傍で下げ止まっていることが見て取れ、これに対して従来回路では出力電圧が限りなく０に近づいてしまうのが分かる。

図２は、図１に示した本発明の第１の実施形態に係る誤差増幅回路と組み合わせて上述した図６に示すようなＤＣ−ＤＣコンバータのスイッチング制御に用いるに好適なデューティ変換回路の具体的構成例を示す図である。上述したように、本発明の第１の実施形態に係る誤差増幅回路は、ダイオード接続されたＮチャネルMOSFET Ｍ6(127)およびこれにカスケード接続するＮチャネルMOSFET Ｍ6A(129)が能動負荷を構成し、ＮチャネルMOSFET
Ｍ6A(129)のドレインが出力端123に接続され出力端123から信号を出力するよう構成されている。ここで上記した誤差増幅器の出力電圧の下限値を、デューティ変換回路のデューティ比を０にできるぎりぎりの電圧であるとよい。デューティ変換回路が図２のような構成の場合、デューティ比を０にする入力電圧の値は、デューティ変換回路の入力部を構成するＮチャネルMOSFET Ｍ11(212)のしきい値Vthの変動に依存して変化する。しかし、上記した本発明の第１の実施形態に係る誤差増幅回路では、誤差増幅回路の出力電圧の下限値もダイオード接続されたＮチャネルMOSFET Ｍ6(127)のしきい値Vthに依存して変わるた
め、デューティ変換回路の入力部となるトランジスタを同じＮチャネルMOSFETで構成すれば、温度変化に対して自動的に両者が連動して変動分を相殺することになる。すなわち、本発明の第１の実施形態に係る誤差増幅回路の後段に図２に示すような同じＮチャネルMOSFET Ｍ11(212)が入力電圧を受ける構成の電圧電流変換回路210を配置することで、温度変動に対して自動的に出力電圧の下限値が調整されるため、特に有効となる。

図２に示すデューティ変換回路について詳しく説明すると、電圧入力信号を電流出力信号に変換する電圧電流変換回路210、電圧電流変換回路210からの入力信号に基づいてパルス発振周波数を変化させる電流制御発振回路220、および、固定幅のパルスを生成する固定幅パルス生成回路230より構成されている。そして電圧電流変換回路210は、ＮチャネルMOSFET Ｍ11(212)、ＰチャネルMOSFET Ｍ12(213)、ＰチャネルMOSFET Ｍ13(214)、第１の電流源Ｉb1(215)、第２の電流源Ｉb2(216)、および、ソース抵抗Ｒs(217)より構成されている。ここでダイオード接続されたＰチャネルMOSFET Ｍ12(213)とＰチャネルMOSFET Ｍ13(214)とはカレントミラー回路を構成し、ＰチャネルMOSFET Ｍ12(213)のドレインに流れる電流と同じ分の電流をＰチャネルMOSFET Ｍ13(214)のドレインに流すようにしている。

また第１の電流源Ｉb1(215)は、入力端IN(211)に入力される電圧(図１に示す誤差増幅回路の出力端123の電圧)とＰチャネルMOSFET Ｍ12(213)に流れる電流との対応関係を調整するために設けられているものである。この第１の電流源Ｉb1(215)を付加することにより、無負荷時に図６に示すようなＤＣ−ＤＣコンバータの出力電圧が過剰状態に陥って入力端IN(211)の入力電圧が図６に示すグラフ上のVth0付近まで低下してくると、ＮチャネルMOSFET Ｍ11(212)がIb1の電流を引けなくなった時点で、ＰチャネルMOSFET Ｍ12(213)のソースに流れる電流を０にすることができる。逆に第１の電流源Ｉb1(215)がないと、入力端IN(211)の入力電圧が図６に示すグラフ上のVth0まで低下しても、ＮチャネルMOSFET Ｍ11(212)のサブスレッシュホールド領域の微小電流がＰチャネルMOSFET Ｍ12(213)に流れ続けることになる。ＰチャネルMOSFET Ｍ12(213)のドレインに流れる電流が０になることでＰチャネルMOSFET Ｍ13(214)のドレインに流れる電流も０になり、電流制御発振回路220の発振は停止し、それに伴い固定幅パルス生成回路230もパルス生成を停止するため出力端236からの出力が無くなり、図６に示すこのデューティ変換回路に続く出力段におけるＤＣ−ＤＣコンバータのスイッチング動作が停止する。

一方、通常時においては、入力端IN(211)の電圧は図６に示すグラフ上のVth付近より大きい有効入力電圧範囲にある電圧で動作するようにされ、ＮチャネルMOSFET Ｍ11(212)が電流源Ib1の電流（これもIb1とする）以上の電流を引けるように動作する。この場合、ＮチャネルMOSFET Ｍ11(212)はソースフォロワ回路として機能し、入力端IN(211)の電圧からＮチャネルMOSFET Ｍ11(212)のしきい値電圧を差し引いた電圧がソース抵抗Ｒs(217)に印加され、この印加電圧に比例した電流がソース抵抗Ｒs(217)に流れる。また、第２の電流源Ｉb2(216)は、電流Ｉb1をＮチャネルMOSFET Ｍ11(212)のソースに接続されているソース抵抗Ｒs(217)に流さないようにするために設けられており、電流Ｉb1がソース抵抗Ｒs(217)に流れることにより余分な電圧が発生することを防いでいる。そして第１の電流源Ｉb1(215)から供給される電流Ｉb1と第２の電流源Ｉb2(216)から供給される電流Ｉb2は等しくなるように設定される。以上の構成により、ＰチャネルMOSFET Ｍ12(213)のドレイン電流及びＰチャネルMOSFET Ｍ13(214)のドレイン電流を、入力端IN(211)の電圧に比例したもの（厳密に言えば一次関数）にすることができる。

次に図２に示すデューティ変換回路中の電流制御発振回路について説明する。この電流制御発振回路220は当該技術分野の技術者によく知られている回路構成であり、ＰチャネルMOSFET Ｍ21(221)、ＮチャネルMOSFET Ｍ22(222)、第１のインバータU23(223)、第２のインバータU24(224)、およびコンデンサＣ20(225)より構成されている。そして第２のインバータU24(224)の出力は次段への入力となるとともにＰチャネルMOSFET Ｍ21(221)およ
びＮチャネルMOSFET Ｍ22(222)のゲートにフィードバックされる。フィードバックされた入力信号によりＰチャネルMOSFET Ｍ21(221)又はＮチャネルMOSFET Ｍ22(222)のいずれかが動作（導通）する。いまコンデンサC20(225)が放電状態にあり、コンデンサC20(225)の出力電圧がL（ロー）レベルのときは、フィードバックされた入力信号もLレベルでＰチャネルMOSFET Ｍ21(221)が動作する。すると、前段の電圧電流変換回路210の出力である電流信号がＰチャネルMOSFET Ｍ21(221)を介してコンデンサC20(225)に流れてコンデンサC20(225)を充電し、充電電圧が第１のインバータU23(223)のしきい値電圧を超えて第１のインバータU23(223)への入力がH（ハイ）レベルになったときに第１のインバータU23(223)を駆動してLレベルの信号を第２のインバータU24(224)に入力し、第２のインバータU24(224)の出力がHレベルとなる。これがフィードバック信号としてＮチャネルMOSFET Ｍ22(222)のゲートに伝達されてＮチャネルMOSFET Ｍ22(222)が動作し、コンデンサC20(225)の電荷を放電する。そのため、コンデンサC20(225)の出力電圧がグランドレベルとなり、最初の状態に戻る。これを繰り返すことで電流制御発振回路を構成する。コンデンサC20(225)に対する充電電流は前段の電圧電流変換回路210の出力電流によって決まる。

さらに図２に示すデューティ変換回路中の固定幅パルス生成回路について説明する。この固定幅パルス生成回路230は当該技術分野の技術者によく知られている回路構成であるため詳細説明は省略するが、固定幅パルス生成回路230は、ＰチャネルMOSFET Ｍ32(231)、ＮチャネルMOSFET Ｍ33(232)、コンデンサＣ31(233)、インバータU34(234)、および電流制限抵抗R30(235)より構成されている。前段の電流制御発振回路220の第２のインバータU24(224)の出力は、ＰチャネルMOSFET Ｍ32(231)およびＮチャネルMOSFET Ｍ33(232)の各ゲートに入力される。第２のインバータU24(224)の出力がLレベルであればＰチャネルMOSFET Ｍ32(231)が動作し、電源電圧Ｖ_DDより供給される電流を電流制限抵抗R30(235)経由でコンデンサＣ31(233)に流しコンデンサＣ31(233)を充電する。コンデンサＣ31(233)の出力電圧がインバータU34(234)のしきい値電圧に達するとインバータU34(234)が出力をそれまでのHレベルからLレベルに反転させて、当該信号を出力端OUT236に出力する。一方、第２のインバータU24(224)の出力がHレベルであればＮチャネルMOSFET Ｍ33(232)が動作し、コンデンサＣ31(233)の蓄積された電荷を放電する。放電によりコンデンサＣ31(233)の出力電圧がLレベルになればインバータU34(234)は再反転したHレベルの信号を出力端OUT236に出力する。コンデンサＣ31(233)の充電に係る時定数はコンデンサＣ31(233)の容量値および電流制限抵抗R30(235)の抵抗値によって決定される。放電経路に電流制限抵抗が存在しないため、コンデンサＣ31(233)の放電は短時間で終了し、これに対応する第２のインバータU24(224)の出力は幅が短いHレベルのパルス信号となる。このHパルスがＰチャネルMOSFET Ｍ32(231)およびＮチャネルMOSFET Ｍ33(232)の各ゲートに入力された後は上記時定数でもってコンデンサＣ31(233)の出力電圧が立ち上がるため、インバータU34(234)の出力は上記時定数，電源電圧Ｖ_DDおよびインバータU34(234)のしきい値電圧により定まる固定幅のパルスを生成して出力することになる。

以上、図２に示すデューティ変換回路は、ソースフォロワ回路を有する電圧電流変換回路で電圧電流変換を行い、そのうえで電流制御発振回路の周波数を制御することで、固定オン時間のＰＦＭ制御（パルス周波数変調）を実現し、さらに前段の誤差増幅回路の能動負荷と同じＮチャネルMOSFET回路で誤差増幅回路の出力を受けるようにしたから温度変動に対して自動的に出力電圧の下限値を調整できる。

なお上記において本発明の第１の実施形態に係る誤差増幅回路は、入力電圧Vinより出力電圧Voutを生成し図示していない負荷に電力を供給するＰＦＭでスイッチング制御する降圧型ＤＣ−ＤＣコンバータを例として説明したが、これに限定するものではない。ある範囲の電圧をそれに対応したデューティ比のパルスに変換するデューティ変換回路を誤差増幅回路の後段に配置することだけを前提としているので、例えば特許文献１に示される誤差増幅器(特許文献１の図５参照)に本発明の誤差増幅回路を適用すれば入力電圧Vinよ
り出力電圧Voutを生成し図示していない負荷に電力を供給するＰＷＭ（パルス幅変調）でスイッチング制御する降圧型ＤＣ−ＤＣコンバータに適用できる。その場合、ＤＣ−ＤＣコンバータは降圧型に限らず昇圧型、昇降圧型などの他の型式のものであっても構わない。また、入力電圧Vinとして、バッテリーからの直流電圧や交流入力をダイオードブリッジと平滑フィルターで整流・平滑した電圧などを適用することができる。
［実施形態２］
図４は、本発明の第２の実施形態に係る誤差増幅回路の構成を示すブロック図である。この誤差増幅回路は、前述したデューティ変換回路と組み合わせて上述した図６に示すようなＤＣ−ＤＣコンバータのスイッチング制御に用いるに好適なものである。図４に示す誤差増幅回路は、ＰチャネルMOSFET Ｍ1(411)、ＰチャネルMOSFET Ｍ2(412)、及び、定電流源Ｉb(413)より構成されるバイアス段410と、ＰチャネルMOSFET Ｍ3(424)、ＰチャネルMOSFET Ｍ4(425)、ＮチャネルMOSFET Ｍ5(426)、ＮチャネルMOSFET Ｍ6(427)、及び、ＮチャネルMOSFET Ｍ6A(429)より構成される差動段420とで構成されている。電源電圧Ｖ_DDがＰチャネルMOSFET Ｍ1(411)及びＰチャネルMOSFET Ｍ2(412)のソースに接続され、ＰチャネルMOSFET Ｍ1(411)及びＰチャネルMOSFET Ｍ2(412)のゲートは共通接続され、さらにダイオード接続されたＰチャネルMOSFET Ｍ1(411)のドレインに定電流源Ｉb(413)が接続されている。またＰチャネルMOSFET Ｍ2(412)のドレインは差動段420のＰチャネルMOSFET
Ｍ3(424)及びＰチャネルMOSFET Ｍ4(425)のソースに接続されている。ＰチャネルMOSFET
Ｍ3(424)のゲートには誤差増幅回路の第１の入力電圧として例えば図６に示した基準電圧Ｖ_REFが入力端421から供給され、ＰチャネルMOSFET Ｍ4(425)のゲートには誤差増幅回路の第２の入力電圧として例えば図６に示した分圧電圧Ｖ_DETもしくは出力電圧Voutが入力端422から供給される。

またＰチャネルMOSFET Ｍ3(424)のドレインはＮチャネルMOSFET Ｍ5(426)のドレインに接続されるとともにＮチャネルMOSFET Ｍ6A(429)のゲートに接続され、またＰチャネルMOSFET Ｍ4(425)のドレインはＮチャネルMOSFET Ｍ6A(429)のドレインに接続されている。そしてＮチャネルMOSFET Ｍ6A(429)のソースは、ダイオード接続されたＮチャネルMOSFET
Ｍ6(427)のドレインに接続されている。ＮチャネルMOSFET Ｍ5(426)のソースおよびＮチャネルMOSFET Ｍ6(427)のソースは共にグランド(アース)に接続されている。ＮチャネルMOSFET Ｍ5(426)及びＮチャネルMOSFET Ｍ6(427)のゲートは共通接続される。ダイオード接続されたＮチャネルMOSFET Ｍ6(427)およびこれにカスケード接続するＮチャネルMOSFET Ｍ6A(429)は能動負荷を構成し、ＮチャネルMOSFET Ｍ6A(429)のドレインが出力端423に接続され出力端423から信号を出力する。なお、電源電圧Ｖ_DDと入力電圧Ｖinの値は同一に設定されている。

上記の構成を備えた第２の実施形態の誤差増幅回路において、バイアス段410におけるＰチャネルMOSFET Ｍ1(411)及びＰチャネルMOSFET Ｍ2(412)はカレントミラー回路を構成し、定電流源Ｉb(413)より供給される電流Ｉbと同じ電流をコピーしてＰチャネルMOSFET Ｍ2(412)のドレインから差動段420のＰチャネルMOSFET Ｍ3(424)とＰチャネルMOSFET Ｍ4(425)のソースに供給する。また上記の構成を備えた第２の実施形態の誤差増幅回路において、差動段420におけるＰチャネルMOSFET Ｍ3(424)のドレイン及びＮチャネルMOSFET Ｍ6A(429)のソースにそれぞれ接続されたＮチャネルMOSFET Ｍ5(426)及びＮチャネルMOSFET Ｍ6(427)はカレントミラー回路を構成し、ダイオード接続されたＮチャネルMOSFET Ｍ6(427)およびこれにカスケード接続するＮチャネルMOSFET Ｍ6A(429)は能動負荷を構成し、ＮチャネルMOSFET Ｍ6A(429)のドレインに接続された出力端423から信号を出力する。

図４に示す本発明の第２の実施形態に係る誤差増幅回路では、ＮチャネルMOSFET Ｍ6A(429)のソース電圧がＮチャネルMOSFET Ｍ5(426)のゲート電圧と等しくなるように、ＮチャネルMOSFET Ｍ6A(429)とＮチャネルMOSFET Ｍ5(426)が負帰還ループを形成している。一方、ＮチャネルMOSFET Ｍ5(426)とＮチャネルMOSFET Ｍ6(427)のゲート電圧は同一で、
ＮチャネルMOSFET Ｍ5(426)とＮチャネルMOSFET Ｍ6(427)の特性が略等しいとみなせるので、ＮチャネルMOSFET Ｍ5(426)とＮチャネルMOSFET Ｍ6(427)のソース電流は等しくなり、上記した本発明の第１の実施形態の誤差増幅回路と同様の動作をする。この構成により、本発明の第２の実施形態に係る誤差増幅回路における差動段420においては、ＮチャネルMOSFET Ｍ5(426)、ＮチャネルMOSFET Ｍ6(427)、及び、ＮチャネルMOSFET Ｍ6A(429)でもって上記した本発明の第１の実施形態の誤差増幅回路に採用されたウィルソンカレントミラー回路に代わる変形ウィルソンカレントミラー回路を形成してＮチャネルMOSFET Ｍ6(427)がダイオード接続となるため、本発明の第２の実施形態に係る誤差増幅回路の出力電圧がＮチャネルMOSFET Ｍ6(427)のしきい値Vthを下回ることを防ぐことが可能になる。［実施形態３］
図５は、本発明の第３の実施形態に係る誤差増幅回路の構成を示すブロック図である。この誤差増幅回路は、前述したデューティ変換回路と組み合わせて上述した図６に示すようなＤＣ−ＤＣコンバータのスイッチング制御に用いるに好適なものである。図５に示す誤差増幅回路は、ＰチャネルMOSFET Ｍ1(511)、ＰチャネルMOSFET Ｍ2(512)、及び、定電流源Ｉb(513)より構成されるバイアス段510と、ＰチャネルMOSFET Ｍ3(524)、ＰチャネルMOSFET Ｍ4(525)、ＮチャネルMOSFET Ｍ5(526)、ＮチャネルMOSFET Ｍ6(527)、レベルシフト(Level Shift)回路528、及び、ＮチャネルMOSFET Ｍ6A(529)より構成される差動段520とで構成されている。電源電圧Ｖ_DDがＰチャネルMOSFET Ｍ1(511)及びＰチャネルMOSFET
Ｍ2(512)のソースに接続され、ＰチャネルMOSFET Ｍ1(511)及びＰチャネルMOSFET Ｍ2(512)のゲートは共通接続され、さらにダイオード接続されたＰチャネルMOSFET Ｍ1(511)のドレインに定電流源Ｉb(513)が接続されている。またＰチャネルMOSFET Ｍ2(512)のドレインは差動段520のＰチャネルMOSFET Ｍ3(524)及びＰチャネルMOSFET Ｍ4(525)のソースに接続されている。ＰチャネルMOSFET Ｍ3(524)のゲートには誤差増幅回路の第１の入力電圧として例えば図６に示した基準電圧Ｖ_REFが入力端521から供給され、ＰチャネルMOSFET Ｍ4(525)のゲートには誤差増幅回路の第２の入力電圧として例えば図６に示した分圧電圧Ｖ_DETもしくは出力電圧Voutが入力端522から供給される。

またＰチャネルMOSFET Ｍ3(524)のドレインは、ＮチャネルMOSFET Ｍ5(526)のドレインに接続されるとともに、ＮチャネルMOSFET Ｍ5(526)のドレイン電位を低電位側にシフトした電位を出力するレベルシフト回路528に接続される。また、ＰチャネルMOSFET Ｍ4(525)のドレインはＮチャネルMOSFET Ｍ6A(529)のドレインに接続されている。そしてＮチャネルMOSFET Ｍ6A(529)のソースは、ダイオード接続されたＮチャネルMOSFET Ｍ6(527)のドレインに接続されている。ＮチャネルMOSFET Ｍ5(526)のソースおよびＮチャネルMOSFET Ｍ6(527)のソースは共にグランド(アース)に接続されている。ＮチャネルMOSFET Ｍ5(526)及びＮチャネルMOSFET Ｍ6(527)のゲートは共通接続される。ダイオード接続されたＮチャネルMOSFET Ｍ6(527)およびこれにカスケード接続するＮチャネルMOSFET Ｍ6A(529)は能動負荷を構成し、ＮチャネルMOSFET Ｍ6A(529)のドレインが出力端523に接続され出力端523から信号を出力する。なお、電源電圧Ｖ_DDと入力電圧Vinの値は通常同一に設定されている。

上記の構成を備えた第３の実施形態の誤差増幅回路において、バイアス段510におけるＰチャネルMOSFET Ｍ1(511)及びＰチャネルMOSFET Ｍ2(512)はカレントミラー回路を構成し、定電流源Ｉb(513)より供給される電流Ｉbと同じ電流をコピーしてＰチャネルMOSFET Ｍ2(512)のドレインから差動段520のＰチャネルMOSFET Ｍ3(524)とＰチャネルMOSFET Ｍ4(525)のソースに供給する。また上記の構成を備えた第３の実施形態の誤差増幅回路において、差動段520におけるＰチャネルMOSFET Ｍ3(524)のドレイン及びＮチャネルMOSFET Ｍ6A(529)のソースにそれぞれ接続されたＮチャネルMOSFET Ｍ5(526)及びＮチャネルMOSFET Ｍ6(527)はカレントミラー回路を構成し、ダイオード接続されたＮチャネルMOSFET Ｍ6(527)およびこれにカスケード接続するＮチャネルMOSFET Ｍ6A(529)は能動負荷を構成し、ＮチャネルMOSFET Ｍ6A(529)のドレインに接続された出力端523から信号を出力する。

図５に示す本発明の第３の実施形態に係る誤差増幅回路では、ＮチャネルMOSFET Ｍ6A(529)のソース電圧がＮチャネルMOSFET Ｍ5(526)のゲート電圧と等しくなるように、ＮチャネルMOSFET Ｍ6A(529)，ＮチャネルMOSFET Ｍ5(526)及びレベルシフト回路528は負帰還ループを形成している。一方、ＮチャネルMOSFET Ｍ5(526)とＮチャネルMOSFET Ｍ6(527)のゲート電圧は同一で、ＮチャネルMOSFET Ｍ5(526)とＮチャネルMOSFET Ｍ6(527)の特性が略等しいとみなせるので、ＮチャネルMOSFET Ｍ5(526)とＮチャネルMOSFET Ｍ6(527)のソース電流は等しくなり、上記した本発明の第１の実施形態の誤差増幅回路と同様の動作をする。

レベルシフト(Level Shift)回路528は、ＰチャネルMOSFETを用いたソースフォロワなどで構成し、ＮチャネルMOSFET Ｍ5(526)のドレインとＮチャネルMOSFET Ｍ6A(529)のゲートの間に挿入して、ＮチャネルMOSFET Ｍ6A(529)のゲート電位をＮチャネルMOSFET Ｍ5(526)のドレイン電位より低いものとすることにより、同相入力範囲を拡大させる役割を担うものである。

このように本発明の第３の実施形態に係る誤差増幅回路は、図４に示した変形ウィルソンカレントミラー回路の構成要素であるＮチャネルMOSFET Ｍ5(426)に相当するＮチャネルMOSFET Ｍ5(526)のドレインと図４のＮチャネルMOSFET Ｍ6A(429)に相当するＮチャネルMOSFET Ｍ6A(529)のゲートの間にレベルシフト回路528を挿入した構成とし、こうすることで、ＮチャネルMOSFET Ｍ6A(529)のゲート電位をＮチャネルMOSFET Ｍ5(526)のドレイン電位より低いものとして、同相入力範囲を拡大させる効果を奏するものである。また本発明の第３の実施形態に係る誤差増幅回路は、本発明の第２の実施形態に係る誤差増幅回路と同様に、本発明の第１の実施形態の誤差増幅回路に採用されたウィルソンカレントミラー回路に代わる変形ウィルソンカレントミラー回路を有していて、ＮチャネルMOSFET
Ｍ6(527)がダイオード接続となるため、本発明の第３の実施形態に係る誤差増幅回路の出力電圧がＮチャネルMOSFET Ｍ6(527)のしきい値Vthを下回ることを防ぐことが可能になる。

なお上記第１〜３の実施形態の誤差増幅回路を上記したデューティ変換回路とセットで図６に示すＤＣ−ＤＣコンバータなどのスイッチング電源回路のスイッチ制御に用いることにより、スイッチング電源回路の無負荷時の安定動作，過渡応答時の出力変動の改善および温度変化に影響されにくい安定した動作を行うことが可能になる。

また、実施形態２，３に関しても、実施形態１と同様に、ＰＦＭ，ＰＷＭを問わず、また、降圧型，昇圧型，昇降圧型を問わず適用することができる。また、入力電圧Vinとして、バッテリーからの直流電圧や交流入力をダイオードブリッジと平滑フィルターで整流・平滑した電圧などを適用することができる。すなわち、本発明は、スイッチング電源回路一般に適用することができる。

本発明の第１の実施形態に係る誤差増幅回路の構成を示すブロック図である。図１に示した本発明の第１の実施形態に係る誤差増幅回路に好適なデューティ変換回路の具体的構成例を示す図である。本発明の第１の実施形態に係る誤差増幅回路と図７に示す従来の誤差増幅回路のシミュレーション結果を示す図である。本発明の第２の実施形態に係る誤差増幅回路の構成を示すブロック図である。本発明の第３の実施形態に係る誤差増幅回路の構成を示すブロック図である。従来のＤＣ−ＤＣコンバータの概略構成を示すブロック図である。図６に示した従来のＤＣ−ＤＣコンバータのスイッチング制御に用いられる誤差増幅回路の具体的構成例を示す図である。

符号の説明

110 バイアス段
111、112 ＰチャネルMOSFET
113 電流源
120 差動段
121、122 入力端
123 出力端
124、125 ＰチャネルMOSFET
126〜129 ＮチャネルMOSFET
410 バイアス段
411、412 ＰチャネルMOSFET
413 電流源
420 差動段
421、422 入力端
423 差動段出力端
424、425 ＰチャネルMOSFET
426、427 ＮチャネルMOSFET
429 ＮチャネルMOSFET
510 バイアス段
511、512 ＰチャネルMOSFET
513 電流源
520 差動段
521、522 入力端
523 出力端
524、525 ＰチャネルMOSFET
526、527 ＮチャネルMOSFET
528 レベルシフト回路
529 ＮチャネルMOSFET

Claims

第１のＰチャネルMOSFET及び第２のＰチャネルMOSFETのゲートが共通接続され、電源電圧が前記第１のＰチャネルMOSFET及び前記第２のＰチャネルMOSFETのソースに接続され、ダイオード接続された前記第１のＰチャネルMOSFETのドレインに定電流源が接続されて成るバイアス段と、
前記バイアス段の前記第２のＰチャネルMOSFETのドレインが、差動段を構成する第３のＰチャネルMOSFET及び第４のＰチャネルMOSFETのソースに接続され、前記第３のＰチャネルMOSFETのゲートに第１入力電圧として基準電圧が供給されると共に前記第４のＰチャネルMOSFETのゲートに第２入力電圧が供給され、前記基準電圧及び前記第２入力電圧の差分を次段回路に出力する差動段と、
から構成される誤差増幅回路において、
前記差動段は、
前記第３のＰチャネルMOSFETのドレインがダイオード接続された第１のＮチャネルMOSFETのドレインに接続され、また前記第４のＰチャネルMOSFETのドレインが第２のＮチャネルMOSFETのドレインに接続され、前記第１のＮチャネルMOSFETのソースが第３のＮチャネルMOSFETのドレインに接続され、前記第２のＮチャネルMOSFETのソースがダイオード接続された第４のＮチャネルMOSFETのドレインに接続され、前記第３及び前記第４のＮチャネルMOSFETのソースがグランド接続され、前記第１及び前記第２のＮチャネルMOSFETのゲートが共通接続されると共に前記第３及び前記第４のＮチャネルMOSFETのゲートが共通接続され、前記第２のＮチャネルMOSFETのドレインに接続された出力端から前記差分信号を出力するよう構成したことを特徴とする誤差増幅回路。
前記差動段において、前記第１のＮチャネルMOSFET及び前記第２のＮチャネルMOSFETが第１のカレントミラー回路を構成し、また前記第１のＮチャネルMOSFET及び前記第２のＮチャネルMOSFETのソースにそれぞれ接続された前記第３のＮチャネルMOSFET及び前記第４のＮチャネルMOSFETが第２のカレントミラー回路を構成し、前記第１のカレントミラー回路及び前記第２のカレントミラー回路でもってウィルソンカレントミラー回路を形成して前記ダイオード接続された前記第４のＮチャネルMOSFETおよびこれにカスケード接続する前記第２のＮチャネルMOSFETが能動負荷を構成して、前記第２のＮチャネルMOSFETのドレインに接続された出力端から前記差分信号を出力することを特徴とする請求項１に記載の誤差増幅回路。
第１のＰチャネルMOSFET及び第２のＰチャネルMOSFETのゲートが共通接続され、電源電圧が前記第１のＰチャネルMOSFET及び前記第２のＰチャネルMOSFETのソースに接続され、ダイオード接続された前記第１のＰチャネルMOSFETのドレインに定電流源が接続されて成るバイアス段と、
前記バイアス段の前記第２のＰチャネルMOSFETのドレインが、差動段を構成する第３のＰチャネルMOSFET及び第４のＰチャネルMOSFETのソースに接続され、前記第３のＰチャネルMOSFETのゲートに第１入力電圧として基準電圧が供給されると共に前記第４のＰチャネルMOSFETのゲートに第２入力電圧が供給され、前記基準電圧及び前記第２入力電圧の差分を次段回路に出力する差動段と、
から構成される誤差増幅回路において、
前記差動段は、
前記第３のＰチャネルMOSFETのドレインが第１のＮチャネルMOSFETのドレインに接続されるとともに第２のＮチャネルMOSFETのゲートに接続され、また前記第４のＰチャネルMOSFETのドレインが前記第２のＮチャネルMOSFETのドレインに接続され、前記第２のＮチャネルMOSFETのソースがダイオード接続された第３のＮチャネルMOSFETのドレインに接続され、前記第１及び前記第３のＮチャネルMOSFETのソースがグランド接続され、前記第１及び前記第３のＮチャネルMOSFETのゲートが共通接続され、前記第２のＮチャネルMOSFETのドレインに接続された出力端から前記差分信号を出力するよう構成したことを特徴とする誤差増幅回路。
前記差動段において、前記第３のＰチャネルMOSFETのドレインが前記第２のＮチャネルMOSFETのゲートに接続され、また前記第４のＰチャネルMOSFETのドレインが前記第２のＮチャネルMOSFETのドレインに接続されるよう構成し、さらに前記第３のＰチャネルMOSFETのドレイン及び前記第２のＮチャネルMOSFETのソースにそれぞれ接続された前記第１のＮチャネルMOSFET及び前記第３のＮチャネルMOSFETがカレントミラー回路を構成し、前記第３のＰチャネルMOSFETのソースの前記第２のＮチャネルMOSFETへのゲート接続及び前記カレントミラー回路でもってウィルソンカレントミラー回路を形成して前記ダイオード接続された前記第３のＮチャネルMOSFETおよびこれにカスケード接続する前記第２のＮチャネルMOSFETが能動負荷を構成して、前記第２のＮチャネルMOSFETのドレインに接続された出力端から前記差分信号を出力することを特徴とする請求項３に記載の誤差増幅回路。
第１のＰチャネルMOSFET及び第２のＰチャネルMOSFETのゲートが共通接続され、電源電圧が前記第１のＰチャネルMOSFET及び前記第２のＰチャネルMOSFETのソースに接続され、ダイオード接続された前記第１のＰチャネルMOSFETのドレインに定電流源が接続されて成るバイアス段と、
前記バイアス段の前記第２のＰチャネルMOSFETのドレインが、差動段を構成する第３のＰチャネルMOSFET及び第４のＰチャネルMOSFETのソースに接続され、前記第３のＰチャネルMOSFETのゲートに第１入力電圧として基準電圧が供給されると共に前記第４のＰチャネルMOSFETのゲートに第２入力電圧が供給され、前記基準電圧及び前記第２入力電圧の差分を次段回路に出力する差動段と、
から構成される誤差増幅回路において、
前記差動段は、
前記第３のＰチャネルMOSFETのドレインが第１のＮチャネルMOSFETのドレインに接続されるとともに前記第１のＮチャネルMOSFETのドレイン電位が該ドレイン電位を低電位側にシフトした電位を出力するレベルシフト回路を介して第２のＮチャネルMOSFETのゲートに接続され、また前記第４のＰチャネルMOSFETのドレインが前記第２のＮチャネルMOSFETのドレインに接続され、前記第２のＮチャネルMOSFETのソースがダイオード接続された第３のＮチャネルMOSFETのドレインに接続され、前記第１及び前記第３のＮチャネルMOSFETのソースがグランド接続され、前記第１及び前記第３のＮチャネルMOSFETのゲートが共通接続され、前記第２のＮチャネルMOSFETのドレインに接続された出力端から前記差分信号を出力するよう構成したことを特徴とする誤差増幅回路。
前記差動段において、前記第３のＰチャネルMOSFETのドレインが第１のＮチャネルMOSFETのドレインに接続されるとともに前記第１のＮチャネルMOSFETのドレイン電位が該ドレイン電位を低電位側にシフトした電位を出力するレベルシフト回路を介して前記第２のＮチャネルMOSFETのゲートに接続され、また前記第４のＰチャネルMOSFETのドレインが前記第２のＮチャネルMOSFETのドレインに接続されるよう構成し、さらに前記第３のＰチャネルMOSFETのドレイン及び前記第２のＮチャネルMOSFETのソースにそれぞれ接続された前記第１のＮチャネルMOSFET及び前記第３のＮチャネルMOSFETがカレントミラー回路を構成し、前記レベルシフト回路経由による前記第３のＰチャネルMOSFETのドレインの前記第２のＮチャネルMOSFETへのゲート接続及び前記カレントミラー回路でもってウィルソンカレントミラー回路を形成して前記ダイオード接続された前記第３のＮチャネルMOSFETおよびこれにカスケード接続する前記第２のＮチャネルMOSFETが能動負荷を構成して、前記第２のＮチャネルMOSFETのドレインに接続された出力端から前記差分信号を出力することを特徴とする請求項５に記載の誤差増幅回路。
前記差動段の前記出力端に接続される前記次段回路の入力部を構成するトランジスタがＮチャネルMOSFETであることを特徴とする請求項１ないし６のいずれかに記載の誤差増幅回路。
前記次段回路は、前記差動段の前記出力電圧をデューティ比に変換する回路であることを特徴とする請求項７記載の誤差増幅回路。
請求項１ないし８のいずれかに記載の誤差増幅回路を含むスイッチング電源回路であって、該スイッチング電源回路の出力電圧もしくはその分圧を前記第２入力電圧とすることを特徴とするスイッチング電源回路。