JP2010278733A - 演算増幅回路 - Google Patents
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Abstract
【課題】電流ばらつきの小さい演算増幅回路を提供する。
【解決手段】この演算増幅回路は、差動増幅回路部10-1と出力回路部20とを備える。差動増幅回路部10-1は、一対の第1のトランジスタT1a,T1bと、一対の第1のトランジスタの各電流通路それぞれに接続され、互いにカレントミラー回路を構成している第2及び第3のトランジスタT2,T3と、第2のトランジスタT2とグランド間に接続されゲートが第2のトランジスタT2のドレインに接続された第5のトランジスタT5と、第3のトランジスタT3とグランド間に接続されゲートが第3のトランジスタT3のドレインに接続された第6のトランジスタT6とを備えて構成され、出力回路部20は、第2のトランジスタT2のドレインにゲートが接続され、ドレインから増幅出力が取り出される第4のトランジスタT4を備えて構成される。
【選択図】図1
【解決手段】この演算増幅回路は、差動増幅回路部10-1と出力回路部20とを備える。差動増幅回路部10-1は、一対の第1のトランジスタT1a,T1bと、一対の第1のトランジスタの各電流通路それぞれに接続され、互いにカレントミラー回路を構成している第2及び第3のトランジスタT2,T3と、第2のトランジスタT2とグランド間に接続されゲートが第2のトランジスタT2のドレインに接続された第5のトランジスタT5と、第3のトランジスタT3とグランド間に接続されゲートが第3のトランジスタT3のドレインに接続された第6のトランジスタT6とを備えて構成され、出力回路部20は、第2のトランジスタT2のドレインにゲートが接続され、ドレインから増幅出力が取り出される第4のトランジスタT4を備えて構成される。
【選択図】図1
Description
本発明は、カレントミラー回路を用いた差動増幅回路部を有する演算増幅回路に関する。
図4は、カレントミラー回路を有する従来の演算増幅回路の構成例を示す図である。この演算増幅回路は、一対のMOSトランジスタT20,T21が差動接続され入力電圧を差動増幅する差動増幅回路部1と、カレントミラー回路部2と、定電流回路部3と、出力回路部4とを備えている。出力回路部4はMOSトランジスタT22とそのMOSトランジスタT22のドレイン出力端子に接続された負荷抵抗5とから構成されている。MOSトランジスタT22のゲートは前記一方のMOSトランジスタT20のドレイン出力端子に接続されている。
以上のように構成された演算増幅回路では、差動増幅回路部1の一方のMOSトランジスタT20のドレインに現れた差動増幅出力が、出力回路部4のMOSトランジスタT22のゲートに印加され、MOSトランジスタT22のゲート電圧に対応した電流がMOSトランジスタT22のソース−ドレイン間に流れて出力電圧VOUTが取り出される。
しかしながら、従来の演算増幅回路においては、出力回路を構成するMOSトランジスタのゲート電圧にばらつきがあったため、出力電圧に直接影響するMOSトランジスタを流れる電流がばらついてしまう問題がある。
本発明は、かかる点に鑑みてなされたものであり、出力電圧を取り出すトランジスタのゲート電圧のばらつきを抑制して、電流のばらつきを無くし、安定した動作を実現する演算増幅回路を提供することを目的とする。
本発明の演算増幅回路は、差動入力を増幅する差動増幅回路部と、この差動増幅回路部で増幅された信号を用いて増幅出力を取り出す出力回路部とを備えた演算増幅回路であって、前記差動増幅回路部は、信号が差動入力される一対の第1のトランジスタと、前記一対の第1のトランジスタの各電流通路それぞれに接続されていると共に、互いにカレントミラー回路を構成している第2及び第3のトランジスタとを備え、前記出力回路部は、前記第2のトランジスタのドレインにゲートが接続され、ドレインから増幅出力が取り出される第4のトランジスタを備え、前記第2のトランジスタとグランド間にゲートを前記第2のトランジスタのドレインに接続した第5のトランジスタを設け、前記第3のトランジスタとグランド間にゲートを前記第3のトランジスタのドレインに接続した第6のトランジスタを設けたことを特徴とする。
この構成によれば、第4のトランジスタのゲート電圧が高くなると、第5のトランジスタのゲート電圧も高くなり、この第5のトランジスタに流れる電流が増加して第4のトランジスタのゲート電圧が下がり、また第4のトランジスタのゲート電圧が下がると、第5のトランジスタのゲート電圧も下がり、この第5のトランジスタに流れる電流が減少して第4のトランジスタのゲート電圧が上がるので、第4のトランジスタのゲート電圧がある電圧に収束して安定することで電流ばらつきが小さくなる。
また本発明は、上記演算増幅回路において、前記一対の第1のトランジスタのソース同士が接続されていると共に、この共通接続点が定電流回路を介して電源端子に接続された構成とすることができる。
また本発明は、上記演算増幅回路において、前記差動増幅回路部と同一構成を有する他の差動増幅回路部をさらに備え、前記出力回路部は、前記他の差動増幅回路部の第3のトランジスタのドレインにゲートが接続された第7のトランジスタと、前記第4のトランジスタと電源端子間に接続された第8のトランジスタと、前記第7のトランジスタと電源端子間に接続された第9のトランジスタとを備え、前記第8のトランジスタと前記第9のトランジスタとで互いにカレントミラー回路を構成していることを特徴とする。
この構成によれば、第4のトランジスタのゲート電圧が低過ぎて出力が得られない期間では、第8のトランジスタから出力を取り出すことができ、歪み特性を改善できる。
また本発明は、上記演算増幅回路において、前記第5及び第6のトランジスタは、前記第2及び第3のトランジスタとチャネル型が同じである。
本発明によれば、出力電圧を取り出すトランジスタのゲート電位のばらつきを抑制して、電流のばらつきを無くし、安定した動作を実現することができる。
以下、本発明の実施の形態について添付図面を参照して詳細に説明する。
図1は、本発明の一実施の形態に係る演算増幅回路の構成図である。本実施の形態の演算増幅回路部1は、第1及び第2の差動増幅回路部10-1、10-2と、カレントミラー型のプッシュプル回路で構成される出力回路部20とを備えて構成される。第1及び第2の差動増幅回路部10-1、10-2は同一構成を有しているので、互いに対応する要素には同一符号を付している。
図1は、本発明の一実施の形態に係る演算増幅回路の構成図である。本実施の形態の演算増幅回路部1は、第1及び第2の差動増幅回路部10-1、10-2と、カレントミラー型のプッシュプル回路で構成される出力回路部20とを備えて構成される。第1及び第2の差動増幅回路部10-1、10-2は同一構成を有しているので、互いに対応する要素には同一符号を付している。
第1の差動増幅回路部10-1は、信号(Vinn、Vinp)が差動入力される一対のPMOSトランジスタT1a,T1bを備えている。PMOSトランジスタT1a,T1bは、ソースが共に定電流源12に接続され、一方のPMOSトランジスタT1aのドレインがカレントミラー回路を構成する第2のNMOSトランジスタT2のドレインに接続され、他方のPMOSトランジスタT1bのドレインが同カレントミラー回路を構成する第3のNMOSトランジスタT3のドレインに接続されている。また、一方のPMOSトランジスタT1aのゲートには正側入力信号Vinpが入力され、他方のPMOSトランジスタT1bのゲートには負側入力信号Vinnが入力されるように構成されている。
ミラー回路を構成する第2及び第3のNMOSトランジスタT2、T3のソースは、第5及び第6のNMOSトランジスタT5、T6のドレイン−ソース間を介してグラウンドに接続されている。第5のNMOSトランジスタT5のゲートは第2のNMOSトランジスタT2のドレインに接続され、第6のNMOSトランジスタT6のゲートは第3のNMOSトランジスタT3のドレインに接続されている。
出力回路部20は、カレントミラー型のプッシュプル回路で構成されている。カレントミラー回路を構成する第8及び第9のPMOSトランジスタT8、T9のソースに電源端子Vddが接続され、第8のPMOSトランジスタT8のドレインが第4のNMOSトランジスタT4のドレイン−ソースを介してグラウンドに接続され、第9のPMOSトランジスタT9のドレインが第7のNMOSトランジスタT7のドレイン−ソースを介してグラウンドに接続されている。第4のNMOSトランジスタT4のゲートは、第1の差動増幅回路部10-1におけるPMOSトランジスタT1aのドレインに接続されており、第1の差動増幅回路部10-1の差動出力電圧が印加される。また、第7のNMOSトランジスタT7のゲートは、第2の差動増幅回路部10-2におけるPMOSトランジスタT1bのドレインに接続されており、第2の差動増幅回路部10-2の差動出力電圧が印加される。
次に、以上のように構成された本実施の形態の動作について説明する。
第1及び第2の差動増幅回路部10-1,10-2に差動入力信号Vinp,Vinnが入力される。第1及び第2の差動増幅回路部10-1,10-2では、一方のPMOSトランジスタT1aのゲートに印加された差動入力信号Vinpのゲート電圧に応じたバイアス電流が流れ、他方のPMOSトランジスタT1bのゲートに印加された差動入力信号Vinnのゲート電圧に応じたバイアス電流が流れる。このとき、カレントミラー回路を構成する第2及び第3のNMOSトランジスタT2、T3には同一電流が流れるので、一方のPMOSトランジスタT1aに流れるバイアス電流と他方のPMOSトランジスタT1bに流れるバイアス電流との差分電流に対応したゲート電圧が、出力回路部20の第4、第7のNMOSトランジスタT4、T7のゲートにそれぞれ印加される。第4のNMOSトランジスタT4のソース−ドレイン間にゲート電圧に応じた電流が流れると共に、第7のNMOSトランジスタT7のソース−ドレイン間にゲート電圧に応じた電流が流れる。カレントミラー回路を構成している第8、第9のNMOSトランジスタT8、T9には同一電流が流れるので、第4のNMOSトランジスタT4に流れる電流と第7のNMOSトランジスタT7に流れる電流との差分電流に応じた出力電圧Voutが第4のNMOSトランジスタT4のドレインから取り出される。
第1及び第2の差動増幅回路部10-1,10-2に差動入力信号Vinp,Vinnが入力される。第1及び第2の差動増幅回路部10-1,10-2では、一方のPMOSトランジスタT1aのゲートに印加された差動入力信号Vinpのゲート電圧に応じたバイアス電流が流れ、他方のPMOSトランジスタT1bのゲートに印加された差動入力信号Vinnのゲート電圧に応じたバイアス電流が流れる。このとき、カレントミラー回路を構成する第2及び第3のNMOSトランジスタT2、T3には同一電流が流れるので、一方のPMOSトランジスタT1aに流れるバイアス電流と他方のPMOSトランジスタT1bに流れるバイアス電流との差分電流に対応したゲート電圧が、出力回路部20の第4、第7のNMOSトランジスタT4、T7のゲートにそれぞれ印加される。第4のNMOSトランジスタT4のソース−ドレイン間にゲート電圧に応じた電流が流れると共に、第7のNMOSトランジスタT7のソース−ドレイン間にゲート電圧に応じた電流が流れる。カレントミラー回路を構成している第8、第9のNMOSトランジスタT8、T9には同一電流が流れるので、第4のNMOSトランジスタT4に流れる電流と第7のNMOSトランジスタT7に流れる電流との差分電流に応じた出力電圧Voutが第4のNMOSトランジスタT4のドレインから取り出される。
本実施の形態では、第2のNMOSトランジスタT2に対して第5のNMOSトランジスタT5が直列に接続されており、第5のNMOSトランジスタT5のゲートが第2のNMOSトランジスタのドレイン(第4のNMOSトランジスタT4のゲート)に接続されている。このため、第4のNMOSトランジスタT4のゲートに対するゲート電圧が高くなる方向に変化しようとすると、第5のNMOSトランジスタT5のゲート電圧も同一方向に同電圧で変化する。第5のNMOSトランジスタT5のゲート電圧が高くなると、第5のNMOSトランジスタT5に流れる電流が増大して第4及び第5のNMOSトランジスタT4、T5のゲート電位が低下する。したがって、第4のNMOSトランジスタT4のゲート電圧は所定電圧に収束することとなる。また、第4のNMOSトランジスタT4のゲート電圧が低くなる方向に変化しようとした場合も、第5のNMOSトランジスタT5のゲート電圧が同一方向に同電圧で変化するので、第4のNMOSトランジスタT4のゲート電圧は所定電圧に収束することとなる。
なお、第2のNMOSトランジスタT2と共にカレントミラー回路を構成する第3のNMOSトランジスタT3に対しても第6のNMOSトランジスタT6を直列に接続し、第6のNMOSトランジスタT6のゲートを第3のNMOSトランジスタT3のドレインに接続している。このため、第4のNMOSトランジスタT4のゲート電圧は、第2、第3のNMOSトランジスタT2、T3のゲート電圧に収束する。
このように、第4のNMOSトランジスタT4のゲート電圧が製造ばらつきによりばらつく場合にも、第4のNMOSトランジスタT4のゲート電圧が第6のNMOSトランジスタT6のフィードバック作用により所定電圧に収束することから、第4のNMOSトランジスタT4に流れる電流のばらつきを抑えることができ、安定した増幅動作を実現できる。
また、出力回路部20に第7のNMOSトランジスタT7を設け、第2の差動増幅回路部10-2の出力電圧を第7のNMOSトランジスタT7のゲートに印加するので、第4のNMOSトランジスタT4のゲート電圧が低く出力が得られないときには、第7のNMOSトランジスタT7のソース−ドレイン間に電流が流れることで、第8のNMOSトランジスタT8のソースから出力を取り出すことができる。
次に、上記実施の形態と比較例での電流ばらつき状況を検証試験した結果を説明する。
比較例は、図1に示す演算増幅回路から第5、第6のNMOSトランジスタT5、T6を取り除いた回路構成とした。
比較例は、図1に示す演算増幅回路から第5、第6のNMOSトランジスタT5、T6を取り除いた回路構成とした。
図2は異なるロットから生成したNMOSトランジスタを出力回路部20の第4、第7のNMOSトランジスタに用いた場合の、電流ばらつきを示すグラフであり、(a)は実施の形態の試験結果、(b)は比較例の試験結果である。各グラフにおける縦軸は個数(サンプル数)、横軸は電流(mA)である。検証試験に使用したばらつきの試行回数は100回である。検証の結果、本実施の形態の演算増幅回路は、σES=0.34[mA]であるのに対して、比較例はσTS=0.73[mA]であった。ロット間の電流ばらつきは比較例の方が数値の悪いことを確認した。なお、σTS(σES)は下式によって求められる標準偏差である。
標準偏差σ:σ2=Σ(Ii-Iave)2/n(Iave:電流の平均値、Ii:標本値、n:試行回数)
標準偏差σ:σ2=Σ(Ii-Iave)2/n(Iave:電流の平均値、Ii:標本値、n:試行回数)
図3は同一ウエハから生成したNMOSトランジスタを出力回路の第4、第7のNMOSトランジスタに用いた場合の、電流ばらつきを示すグラフであり、(a)は本実施の形態の演算増幅回路の試験結果、(b)は比較例の試験結果である。各グラフにおける縦軸は個数、横軸は電流(mA)である。検証試験に使用したばらつきの試行回数は100回である。検証の結果、本実施の形態の演算増幅回路は、σES=0.51[mA]であるのに対して、比較例はσTS=1.9[mA]であった。ウエハ内での電流ばらつきは比較例の方が数値の悪いことを確認した。
以上の試験結果から、明らかに本発明の演算増幅回路では、電流ばらつきが小さくなっている。
以上の試験結果から、明らかに本発明の演算増幅回路では、電流ばらつきが小さくなっている。
なお、以上の説明では、演算増幅回路の第1及び第2の差動増幅回路部10-1,10-2、出力回路部20を構成するトランジスタにPMOSトランジスタを用いているが、PMOSトランジスタに代えてNMOSトランジスタを用いることもできる。NMOSトランジスタを用いた場合、定電流源12の接続位置が変更になるが、基本的な構成に変更はない。
1 演算増幅回路
10-1 第1の差動増幅回路
10-2 第2の差動増幅回路
12 定電流源
T1a,T1b 第1のPMOSトランジスタ
T2〜T7 第2〜第7のNMOSトランジスタ
T8,T9 第8,第9のPMOSトランジスタ
10-1 第1の差動増幅回路
10-2 第2の差動増幅回路
12 定電流源
T1a,T1b 第1のPMOSトランジスタ
T2〜T7 第2〜第7のNMOSトランジスタ
T8,T9 第8,第9のPMOSトランジスタ
Claims (4)
- 差動入力を増幅する差動増幅回路部と、この差動増幅回路部で増幅された信号を用いて増幅出力を取り出す出力回路部とを備えた演算増幅回路であって、
前記差動増幅回路部は、信号が差動入力される一対の第1のトランジスタと、前記一対の第1のトランジスタの各電流通路それぞれに接続されていると共に、互いにカレントミラー回路を構成している第2及び第3のトランジスタとを備え、
前記出力回路部は、前記第2のトランジスタのドレインにゲートが接続され、ドレインから増幅出力が取り出される第4のトランジスタを備え、
前記第2のトランジスタとグランド間にゲートを前記第2のトランジスタのドレインに接続した第5のトランジスタを設け、前記第3のトランジスタとグランド間にゲートを前記第3のトランジスタのドレインに接続した第6のトランジスタを設けたことを特徴とする演算増幅回路。 - 前記一対の第1のトランジスタのドレイン同士が接続されていると共に、この共通接続点が定電流回路を介して電源端子に接続されていることを特徴とする請求項1に記載の演算増幅回路。
- 前記差動増幅回路部と同一構成を有する他の差動増幅回路部をさらに備え、
前記出力回路部は、前記他の差動増幅回路部の第3のトランジスタのドレインにゲートが接続された第7のトランジスタと、前記第4のトランジスタと電源端子間に接続された第8のトランジスタと、前記第7のトランジスタと電源端子間に接続された第9のトランジスタとを備え、前記第8のトランジスタと前記第9のトランジスタとで互いにカレントミラー回路を構成していることを特徴とする請求項1又は請求項2に記載の演算増幅回路。 - 前記第5及び第6のトランジスタは、前記第2及び第3のトランジスタとチャネル型が同じであることを特徴とする請求項1乃至請求項3のいずれかに記載の演算増幅回路。
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