JP5470772B2 - 電流モード制御型スイッチングレギュレータ - Google Patents
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Description
図8のスイッチングレギュレータ100は、入力端子INに入力された入力電圧Vinを降圧して、出力端子OUTから出力電圧Voutとして出力するものである。スイッチングレギュレータ100では、スイッチングトランジスタM101と同期整流用トランジスタM102が相補的にオン/オフ動作を行うことにより、インダクタL101とコンデンサC101にエネルギーを蓄え、蓄えたエネルギーを出力端子OUTから出力電圧Voutとして出力し、負荷200に供給している。
スイッチングトランジスタM101がオンしているときにインダクタL101に流れるインダクタ電流iLは、スイッチングトランジスタM101のドレイン電流と等しいため、スイッチングトランジスタM101のオン抵抗が分かっていれば、スイッチングトランジスタM101の電圧降下を検出することによりインダクタ電流iLを検出することができる。
そこで、図9のインダクタ電流検出回路120Aは、スイッチングトランジスタM101がオンしているときの電圧降下を検出している。スイッチングトランジスタM101がオンしている場合は、ゲート信号S101はローレベルであり、このとき、PMOSトランジスタM122がオフすると共に、PMOSトランジスタM123がオンするため、演算増幅回路121の非反転入力端には図8の接続部LXの電圧VLXが入力される。
抵抗R121とR122の各抵抗値が同じであるとすると、PMOSトランジスタM121のドレイン電圧VAは、下記(a)式のようになる。
VA=Vin−VLX………………(a)
ランプ電圧生成回路120BのNMOSトランジスタM124は、ゲート信号S101がハイレベルである間はオンしているため、定電流回路i121から出力される電流はNMOSトランジスタM124でバイパスされ、ランプコンデンサC121の端子電圧VBは0Vになっている。
VC=(VA+VB)/2=(Vin−VLX+VB)/2…………(b)
Vslp=K×VC=K×(Vin−VLX+VB)/2………………(c)
Vslp=VC+(r126×ia)=(Vin−VLX+VB)/2+(r126×ia)………………(d)
前記(d)式から分かるように、スロープ電圧Vslpは、インダクタ電流(Vin−VLX)に、スロープ補償電圧であるランプコンデンサの充電電圧VBとオフセット電圧Vofを加えた電圧である。
図10は、図8のスロープ電圧生成回路120で生成されたスロープ電圧Vslpの波形例を示した図である。図10から分かるように、スロープ電圧Vslpは、ゲート信号S101がローレベルになった直後は緩やかに立ち上がり、時間の経過に伴って所望の傾斜に近づき、時間Tdel後に該所望の傾斜になっていた。このように、スロープ電圧Vslpの立ち上がりが緩やかになる原因は、電圧VCを演算増幅回路124による電圧−電流変換回路で電流に変換する際の遅延時間と、PMOSトランジスタM127とM128で形成したカレントミラー回路を経由するときの遅延時間によるものである。
制御電極に入力された制御信号に応じてスイッチングを行うスイッチングトランジスタと、
該スイッチングトランジスタのスイッチングによって前記入力電圧による充電が行われるインダクタと、
該インダクタの放電を行う整流素子と、
前記インダクタの充電を行う際に該インダクタに流れるインダクタ電流に比例した電圧を生成しスロープ電圧として出力するスロープ電圧生成回路部と、
前記スロープ電圧に応じて前記スイッチングトランジスタのスイッチング制御を行うスイッチング制御回路部と、
を備え、
前記スロープ電圧生成回路部は、
前記スイッチングトランジスタの制御電極に入力される制御信号に応じてスイッチングを行い、前記インダクタ電流を電圧に変換して出力するスイッチドキャパシタ回路と、
該スイッチドキャパシタ回路に対して所定の定電流で充電又は放電を行う第1の定電流源と、
を備えるものである。
前記第1の定電流源からの定電流で充電又は放電が行われるコンデンサと、
該コンデンサの一端と前記インダクタにおける前記スイッチングトランジスタ側の一端との間に接続された第1のスイッチ素子と、
前記コンデンサの前記一端と前記入力電圧との間に接続された第2のスイッチ素子と、
前記コンデンサに並列に接続された第3のスイッチ素子と、
を備え、
前記コンデンサの他端と接地電圧との間に前記第1の定電流源が接続され、前記第1のスイッチ素子は、前記スイッチングトランジスタと同じスイッチング動作を行い、前記第2及び第3の各スイッチ素子は、前記スイッチングトランジスタと相反するスイッチング動作を行うようにした。
前記コンデンサと前記第1の定電流源との接続部の電圧が一方の入力端に入力された演算増幅回路と、
制御電極が該演算増幅回路の出力端に接続されると共に、電流入力端が前記演算増幅回路の他方の入力端に接続された第1のトランジスタと、
前記入力電圧と該第1のトランジスタの電流入力端との間に接続された第1の抵抗と、
前記第1のトランジスタから出力された電流を電圧に変換して前記スロープ電圧を生成する第2の抵抗と、
を備えるようにした。
第1の実施の形態.
図1は、本発明の第1の実施の形態における電流モード制御型スイッチングレギュレータの回路例を示した図である。
図1において、電流モード制御型スイッチングレギュレータ(以下、スイッチングレギュレータと呼ぶ)1は、入力端子INに入力された入力電圧Vinを所定の定電圧に降圧して出力電圧Voutとして出力端子OUTから負荷10に出力する同期整流方式の降圧型スイッチングレギュレータをなしている。
図2は、図1に示したスイッチングレギュレータ1の各信号の波形例を示したタイミングチャートであり、図2を参照しながらスイッチングレギュレータ1の動作について説明する。なお、ioutは出力端子OUTから負荷10に出力される出力電流を示している。
発振回路6からRSフリップフロップ回路7のセット入力端Sには、所定の周期でハイレベルになるクロック信号CLKが入力されており、クロック信号CLKがハイレベルになるとRSフリップフロップ回路7の出力信号Sqはハイレベルになる。
図3において、スロープ電圧生成回路4は、所定の定電流i11を供給する定電流源11、インバータ12、演算増幅回路13、PMOSトランジスタM11〜M14、コンデンサC11及び抵抗R11,R12で構成されている。なお、定電流源11は第1の定電流源を、PMOSトランジスタM11〜M13、コンデンサC11及びインバータ12はスイッチドキャパシタ回路をなし、演算増幅回路13、PMOSトランジスタM14及び抵抗R11,R12は電圧変換回路をなす。また、PMOSトランジスタM11は第1のスイッチ素子を、PMOSトランジスタM12は第2のスイッチ素子を、PMOSトランジスタM13は第3のスイッチ素子をそれぞれなし、PMOSトランジスタM14は第1のトランジスタを、抵抗R11は第1の抵抗を、抵抗R12は第2の抵抗をそれぞれなす。
PMOSトランジスタM11〜M13、コンデンサC11及びインバータ12からなるスイッチドキャパシタ回路と定電流源11はインダクタ電流iLの検出を行っている。
最初に、電流源回路11から定電流i11の供給がない場合の、制御信号S1に応じたPMOSトランジスタM11〜M13及びコンデンサC11の動作について説明する。
制御信号S1がハイレベルのとき、PMOSトランジスタM11はオフして遮断状態になり、PMOSトランジスタM12及びM13がそれぞれオンして導通状態になるため、コンデンサC11の両端はそれぞれ入力電圧Vinになる。制御信号S1がローレベルのときは、PMOSトランジスタM11がオンすると共にPMOSトランジスタM12及びM13がそれぞれオフするため、コンデンサC11の両端はそれぞれ電圧VLXになる。
制御信号S1がハイレベルのときは、前記のようにPMOSトランジスタM11はオフすると共に、PMOSトランジスタM12及びM13がそれぞれオンするため、コンデンサC11の両端はそれぞれ入力電圧Vinになる。
V1(T)=VLX−T×i11/c11………………(1)
前記(1)式の右辺第1項は、インダクタ電流iLを電圧に変換して検出していることを示し、右辺第2項は一定の傾きを持ったランプ電圧を減算していることを示している。したがって、電圧V1をスロープ電圧として出力することができる。
演算増幅回路13は、電圧V1からオフセット電圧Vofを減算した電圧と電圧V3が等しくなるようにPMOSトランジスタM14のゲート電圧を制御する。抵抗R11に流れる電流をir11とすると、入力電圧Vinから抵抗R11での電圧降下を減算した電圧V3が、電圧V1からオフセット電圧Vofを減算した電圧に等しくなるように、PMOSトランジスタM14によって電流ir11が制御されるため、抵抗R11の抵抗値をr11とすると下記(2)式が成り立つ。
Vin−r11×ir11=V3=V1−Vof
ir11=(Vin−V1+Vof)/r11………………(2)
Vslp=ir11×r12………………(3)
Vslp={Vin−(VLX−T×i11/c11)+Vof}/r11×r12=(Vin−VLX+T×i11/c11)/r11×r12+Vof/r11×r12………………(4)
前記(4)式の右辺第1項は、インダクタ電流を電圧に変換して一定の傾きを持ったランプ電圧を加算していることを表しており、右辺第2項はオフセット電圧を表している。
図5において、演算増幅回路13は、NMOSトランジスタM21,M22、PMOSトランジスタM23,M24、所定の定電流i21を供給する定電流源21及びオフセット電圧Vofを設けるための抵抗R21で構成されている。NMOSトランジスタM21及びM22は差動対をなしており、NMOSトランジスタM21のゲートには電圧V1が、NMOSトランジスタM22のゲートには電圧V3がそれぞれ入力されている。PMOSトランジスタM23及びM24はカレントミラー回路を形成しており、前記差動対の負荷をなしている。PMOSトランジスタM23及びM24において、各ソースはそれぞれ入力電圧Vinに接続され、各ゲートは接続され該接続部はPMOSトランジスタM23のドレインに接続されている。
NMOSトランジスタM21とM22に同一の電流が流れるようにするためには、抵抗R21で発生する電圧降下分だけNMOSトランジスタM21のゲート電圧がNMOSトランジスタM22のゲート電圧よりも大きくならなければならない。すなわち、抵抗R21で発生する前記電圧降下がオフセット電圧Vofになり、演算増幅回路13は、抵抗R21を設けることにより入力端にオフセット電圧Vofが設けられている。
図6から分かるように、従来よりもスロープVslpで発生していた遅延を削減することができるため、制御信号S1がローレベルになった直後からスロープ電圧Vslpの直線性が保たれている。
更に、図9の従来回路から演算増幅回路124、NMOSトランジスタM126、PMOSトランジスタM127,M128、抵抗R123,R124,R125,R126、及び電流源i122に相当する素子を削減することができるため、回路規模を半分以下にすることができる。
2 基準電圧発生回路
3 誤差増幅回路
4 スロープ電圧生成回路
5 PWMコンパレータ
6 発振回路
7 RSフリップフロップ回路
8,12 インバータ
10 負荷
11,14 定電流源
13 演算増幅回路
M1 スイッチングトランジスタ
M2 同期整流用トランジスタ
M11〜M14 PMOSトランジスタ
L1 インダクタ
C1,C11 コンデンサ
R1,R2,R11,R12 抵抗
Claims (7)
- 入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子から出力電圧として出力する電流モード制御型スイッチングレギュレータにおいて、
制御電極に入力された制御信号に応じてスイッチングを行うスイッチングトランジスタと、
該スイッチングトランジスタのスイッチングによって前記入力電圧による充電が行われるインダクタと、
該インダクタの放電を行う整流素子と、
前記インダクタの充電を行う際に該インダクタに流れるインダクタ電流に比例した電圧を生成しスロープ電圧として出力するスロープ電圧生成回路部と、
前記スロープ電圧に応じて前記スイッチングトランジスタのスイッチング制御を行うスイッチング制御回路部と、
を備え、
前記スロープ電圧生成回路部は、
前記スイッチングトランジスタの制御電極に入力される制御信号に応じてスイッチングを行い、前記インダクタ電流を電圧に変換して出力するスイッチドキャパシタ回路と、
該スイッチドキャパシタ回路に対して所定の定電流で充電又は放電を行う第1の定電流源と、
を備えることを特徴とする電流モード制御型スイッチングレギュレータ。 - 前記スイッチドキャパシタ回路は、
前記第1の定電流源からの定電流で充電又は放電が行われるコンデンサと、
該コンデンサの一端と前記インダクタにおける前記スイッチングトランジスタ側の一端との間に接続された第1のスイッチ素子と、
前記コンデンサの前記一端と前記入力電圧との間に接続された第2のスイッチ素子と、
前記コンデンサに並列に接続された第3のスイッチ素子と、
を備え、
前記コンデンサの他端と接地電圧との間に前記第1の定電流源が接続され、前記第1のスイッチ素子は、前記スイッチングトランジスタと同じスイッチング動作を行い、前記第2及び第3の各スイッチ素子は、前記スイッチングトランジスタと相反するスイッチング動作を行うことを特徴とする請求項1記載の電流モード制御型スイッチングレギュレータ。 - 前記スロープ電圧生成回路部は、前記コンデンサと前記第1の定電流源との接続部の電圧を前記スロープ電圧として出力することを特徴とする請求項2記載の電流モード制御型スイッチングレギュレータ。
- 前記スロープ電圧生成回路部は、前記コンデンサと前記第1の定電流源との接続部の電圧を接地電圧基準の電圧に変換して前記スロープ電圧として出力する電圧変換回路を備えることを特徴とする請求項2記載の電流モード制御型スイッチングレギュレータ。
- 前記電圧変換回路は、
前記コンデンサと前記第1の定電流源との接続部の電圧が一方の入力端に入力された演算増幅回路と、
制御電極が該演算増幅回路の出力端に接続されると共に、電流入力端が前記演算増幅回路の他方の入力端に接続された第1のトランジスタと、
前記入力電圧と該第1のトランジスタの電流入力端との間に接続された第1の抵抗と、
前記第1のトランジスタから出力された電流を電圧に変換して前記スロープ電圧を生成する第2の抵抗と、
を備えることを特徴とする請求項4記載の電流モード制御型スイッチングレギュレータ。 - 前記演算増幅回路は、少なくとも一方の入力端に所定のオフセット電圧が設けられることを特徴とする請求項5記載の電流モード制御型スイッチングレギュレータ。
- 前記電圧変換回路は、前記第2の抵抗に所定の定電流を供給する第2の定電流源を備えることを特徴とする請求項5記載の電流モード制御型スイッチングレギュレータ。
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