以下に、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下では、図中の同一または相当部分に同一符号を付して、その説明は原則的に繰返さないものとする。
<スイッチング電源装置>
図1は、この発明の実施の形態に係るスイッチング電源装置の基本構成を示す全体ブロック図である。図1を参照して、本発明の実施の形態に係るスイッチング電源装置1は、入力電圧Vinを降圧して所望の出力電圧Voutを生成する降圧型のDC/DCコンバータであり、半導体装置100と、これに外付けされる種々のディスクリート部品(抵抗R1〜R3、キャパシタC1〜C4およびインダクタL1)とを備える。入力電圧Vinは、たとえば、2.7V〜100Vである。出力電圧Voutは、たとえば、0.6V〜100Vである。
半導体装置100は、いわゆるスイッチング電源ICであり、トランジスタ101H(ハイサイドトランジスタ)、トランジスタ101L(ローサイドトランジスタ)、ドライバ回路102H(ハイサイドドライバ)、ドライバ回路102L(ローサイドドライバ)、ロジック回路103、第1レギュレータ回路104、第2レギュレータ回路105、第3レギュレータ回路106、ブーストラップ回路107、基準電圧生成回路108、ソフトスタート電圧生成回路109、誤差増幅回路110、発振回路111、スロープ電圧生成回路112、比較回路113、減電圧保護回路114、温度保護回路115、短絡保護回路116、過電圧保護回路117、および過電流保護回路118を備える。これらの回路ブロックは半導体装置100に集積化されている。
また、半導体装置100は、装置外部との電気的な接続を確立するための手段として、外部端子T1〜T8を有している。外部端子T1(ブーストラップ端子)は、キャパシタC3の第1端に接続されている。キャパシタC3の第2端は、外部端子T8に接続されている。外部端子T2(電源端子)は、入力電圧Vinの入力端とキャパシタC1の第1端とに接続されている。キャパシタC1の第2端は、接地端に接続されている。外部端子T3(イネーブル端子)は、イネーブル信号ENの入力端に接続されている。外部端子T4(アナログ系接地端子)は、アナログ系接地端AGNDに接続されている。外部端子T5(帰還端子)は、抵抗R1と抵抗R2との接続ノード(=帰還電圧Vfbの印加端)に接続されている。外部端子T6(位相補償端子)は、キャパシタC4の第1端に接続され散る。抵抗R3の第1端に接続されている。抵抗R3の第2端は、接地端に接続されている。外部端子T7(パワー系接地端子)は、パワー系接地端PGNDに接続されている、外部端子T8(スイッチ端子)は、インダクタL1の第1端に接続されている。インダクタL1の第2端は、出力電圧Voutの出力端、キャパシタC2の第1端、および抵抗R1の第1端に接続されている。キャパシタC2の第2端は、接地端に接続されている。抵抗R1の第2端は、抵抗R2の第1端に接続されている。抵抗R2の第2端は、接地端に接続されている。
次に、半導体装置100に集積化された各回路ブロックの概要を説明する。
トランジスタ101Hは、外部端子T2と外部端子T8との間に接続されたNチャネルMOS(Metal Oxide Semiconductor Field Effect Transistor)電界効果トランジスタであり、出力トランジスタとして機能する。トランジスタ101Hのドレインは外部端子T2に接続され、ソースおよびバックゲートは外部端子T8に接続されている。トランジスタ101Hのゲートは、ドライバ回路102Hの出力端(=ゲート信号GHの出力端)に接続されている。トランジスタ101Hは、ゲート信号GHがH(論理ハイ)レベルであるときにオンし、ゲート信号GHがL(論理ロー)レベルであるときにオフする。
トランジスタ101Lは、外部端子T8と外部端子T7との間に接続されたNチャネルMOSトランジスタであり、同期整流トランジスタとして機能する。トランジスタ101Lのドレインは外部端子T8に接続され、ソースおよびバックゲートは外部端子T7に接続されている。トランジスタ101Lのゲートは、ドライバ回路102Lの出力端(=ゲート信号GLの出力端)に接続されている。トランジスタ101Lは、ゲート信号GLがHレベルであるときにオンし、ゲート信号GLがLレベルであるときにオフする。
トランジスタ101Hとトランジスタ101Lとを相補的にオンオフさせることにより、外部端子T8には矩形波状のスイッチ電圧Vswが現われる。なお、「相補的」とは、トランジスタ101Hおよびトランジスタ101Lのオンオフ状態が完全に逆転している場合のほか、貫通電流防止の観点からトランジスタ101Hおよびトランジスタ101Lのオンオフ状態の遷移タイミングに所定の遅延(いわゆるデッドタイム)が与えられている場合をも含むこととする。スイッチ電圧Vswは、入力電圧VinをHレベルとし、パワー系接地端PGNDをLレベルとする矩形波状の電圧である。このスイッチ電圧VswをインダクタL1およびキャパシタC2で平滑することにより、出力電圧Voutが生成される。
このように、スイッチング電源装置1では、トランジスタ101H(出力トランジスタ)、トランジスタ101L(同期整流トランジスタ)、インダクタL1およびキャパシタC2を用いることにより、入力電圧Vinを降圧して所望の出力電圧Voutを生成するスイッチ出力段が形成されている。
なお、トランジスタ101Hおよびトランジスタ101Lは、半導体装置100に外付けすることも可能である。その場合には、ゲート信号GHおよびGLをそれぞれ外部出力するための外部端子が必要となる。また、トランジスタ101Hとして、PチャネルMOSトランジスタを用いることも可能である。その場合には、ブーストラップ回路107が不要となる。また、トランジスタ101Hやトランジスタ101Lとして、IGBT(Integrated Gate Bipolar Transistor)などを用いることも可能である。
また、スイッチ出力段の整流方式としては、トランジスタ101Lを用いた同期整流方式に代えて、ダイオード整流方式を採用することも可能である。その場合、トランジスタ101Lと置き換えられるダイオードについては、カソードを外部端子T8に接続し、アノードを外部端子T7に接続すればよい。
ドライバ回路102Hは、制御信号SH(ハイサイドオンオフ制御信号)の電流能力を高めてゲート信号GHを生成することにより、スイッチ出力段のトランジスタ101Hを駆動する。ドライバ回路102Hは、制御信号SHの電圧レベルを引き上げるためのレベルシフタを含む。ゲート信号GHは、ブースト電圧VbをHレベルとし、スイッチ電圧VswをLレベルとする信号である。制御信号SHは、本発明における「第1の制御信号」に対応する。
ドライバ回路102Lは、制御信号SL(ローサイドオンオフ制御信号)の電流能力を高めてゲート信号GLを生成することにより、スイッチ出力段のトランジスタ101Lを駆動する。ゲート信号GLは、第2定電圧VregをHレベルとし、パワー系接地端PGNDをLレベルとする信号である。制御信号SLは、本発明における「第2の制御信号」に対応する。
ロジック回路103は、トランジスタ101Hとトランジスタ101Lとを相補的に駆動すべく、オン信号S1およびオフ信号S2に応じて制御信号SHおよび制御信号SLを生成する。具体的には、ロジック回路103は、オン信号S1のパルスエッジを受けて、制御信号SHをHレベルとし、制御信号SLをLレベルとする。逆に、ロジック回路103は、オフ信号S2のパルスエッジを受けて、制御信号SHをLレベルとし、制御信号SLをHレベルとする。
なお、ロジック回路103は、スイッチ出力段に過大な貫通電流が流れないように、制御信号SHと制御信号SLの論理切替タイミングを僅かにずらして、トランジスタ101Hとトランジスタ101Lとの同時オフ期間(デッドタイム)を設ける機能を備えている。
また、ロジック回路103は、異常保護信号SPに応じてスイッチ出力段のスイッチング動作を強制的に停止させる機能(=制御信号SHおよび制御信号SLをともにLレベルとする機能)も備えている。
第1レギュレータ回路104は、入力電圧Vinから第1定電圧Vpregを生成するプリレギュレータに相当する。なお、第1レギュレータ回路104は、外部端子T3を介して入力されるイネーブル信号ENに応じてその出力動作が許可/禁止される。具体的には、第1レギュレータ回路104の出力動作は、イネーブル信号ENがHレベルのときに許可され、イネーブル信号ENがLレベルのときに禁止される。
第2レギュレータ回路105は、第1定電圧Vpregから第2定電圧Vregを生成するメインレギュレータに相当する。このように、プリレギュレータとメインレギュレータとの2段構成とすることにより、入力変動の影響を受けにくい第2定電圧Vregを生成することが可能となる。
第3レギュレータ回路106は、入力電圧Vinから第3定電圧Vbregを生成するブーストラップ用レギュレータに相当する。
ブーストラップ回路107は、先述のキャパシタC3と半導体装置100に内蔵されているダイオードD1とを用いてブースト電圧Vbを生成し、これをドライバ回路102Hに供給する。なお、ダイオードD1のアノードは、第3レギュレータ回路106の出力端(=第3定電圧Vbregの出力端)に接続されている。また、ダイオードD1のカソードは、外部端子T1(=ブースト電圧Vbの印加端)に接続されている。
ブーストラップ回路107の動作を簡単に説明する。外部端子T8に現れるスイッチ電圧VswがLレベル(PGND=0V)であるときには、ダイオードD1は順バイアスとなるので、第3定電圧Vbregを用いてキャパシタC3が充電される。このとき、ブースト電圧Vbは、第3定電圧VbregからダイオードD1の順方向降下電圧Vfを差し引いた電圧値(=Vbreg−Vf)となる。
一方、スイッチ電圧VswがLレベルからHレベル(入力電圧Vin)に立ち上がると、キャパシタC3の電荷保存則により、ブースト電圧Vbもスイッチ電圧Vswの上昇分だけ引き上げられる。すなわち、ブースト電圧Vbが、入力電圧VinにキャパシタC3の端子間電圧(Vbreg−Vf)を足し合わせた高電圧(=Vin+Vbreg−Vf)となる。
このようなブースト電圧Vbをドライバ回路102Hに供給すれば、ゲート信号GHのHレベルを入力電圧Vinよりも高めることができるので、トランジスタ101Hをオンすることが可能となる。
基準電圧生成回路108は、第1レギュレータ回路104の出力端(=第1定電圧Vpregの出力端)と接地端との間に直列接続された抵抗R4およびR5を含み、互いの接続ノードから基準電圧Vref(=第1定電圧Vpregの分圧電圧に相当)を出力する。
ソフトスタート電圧生成回路109は、スイッチング電源装置1の起動時に緩やかに上昇するソフトスタート電圧Vssを生成する。なお、ソフトスタート電圧生成回路109は、異常保護信号SPに応じてソフトスタート電圧Vssを初期値(0V)にリセットする機能も備えている。
誤差増幅回路110は、第1非反転入力端(+)に入力される基準電圧Vrefと第2非反転入力端(+)に入力されるソフトスタート電圧Vssのより低い方と、反転入力端(−)に印加される帰還電圧Vfbとの差分に応じて誤差電圧V1を生成する。誤差電圧V1は、帰還電圧Vfbが基準電圧Vref(またはソフトスタート電圧Vss)よりも低いときに上昇し、帰還電圧Vfbが基準電圧Vref(またはソフトスタート電圧Vss)よりも高いときに低下する。なお、誤差増幅回路110の出力端には、外部端子T6を介して位相補償回路(キャパシタC4および抵抗R3)が接続されている。
発振回路111は、第1定電圧Vpregの供給を受けて動作し、スイッチング周波数fswで矩形波状のオン信号S1を生成する。
スロープ電圧生成回路112は、オン信号S1に同期してスロープ波状(三角波状や鋸波状など)のスロープ電圧V2を生成する。なお、スロープ電圧生成回路112は、スイッチ出力段に流れるインダクタ電流ILの大きさに応じて、スロープ電圧V2の傾きを調整する機能(スロープ補償機能)を備えている。このような構成とすることにより、いわゆるカレントモード制御を行なうことができるので、スイッチング電源装置1の負荷応答性を高めることが可能となる。
比較回路113は、反転入力端(−)に印加される誤差電圧V1と非反転入力端(+)に印加されるスロープ電圧V2とを比較してオフ信号S2を生成する。オフ信号S2は、誤差電圧V1がスロープ電圧V2よりも高いときにLレベルとなり、誤差電圧V1がスロープ電圧V2よりも低いときにHレベルとなる。
減電圧保護回路114は、第1定電圧Vpregを監視して減電圧異常を検出する。
温度保護回路115は、第1定電圧Vpregの供給を受けて動作し、半導体装置100の接合温度Tjを監視して温度異常を検出する。
短絡保護回路116は、第2定電圧Vregの供給を受けて動作し、たとえば帰還電圧Vfbを監視して短絡異常を検出する。短絡異常とは、たとえば、出力電圧Voutの出力端が接地端ないしはこれに準ずる低電位端に短絡する地絡状態である。
過電圧保護回路117は、第2定電圧Vregの供給を受けて動作し、たとえば帰還電圧Vfbを監視して過電圧異常を検出する。
過電流保護回路118は、第2定電圧Vregの供給を受けて動作し、たとえばスイッチ電圧Vswを監視してスイッチ出力端に流れる過電流を検出する。過電流保護回路118の形式としては、一周期毎にスイッチング動作の強制停止と自己復帰とを繰り返すパルスバイパルス形式が採用されている。
<スイッチング電源装置の動作>
図2は、ソフトスタート動作を含む、スイッチング電源装置1の動作の一例を示すタイミングチャートである。図2では、上から順番に、オン信号S1、帰還電圧Vfb(実線)、ソフトスタート電圧Vss(破線)、基準電圧Vref(一点鎖線)、誤差電圧V1(破線)、スロープ電圧V2(実線)、オフ信号S2、制御信号SH、制御信号SL、およびスイッチ電圧Vswが示されている。
オン信号S1がHレベルに立ち上がると、制御信号SHがHレベルとなり、制御信号SLがLレベルとなるので、トランジスタ101Hがオンし、トランジスタ101Lがオフする。よって、スイッチ電圧VswがHレベル(=Vin)となる。このとき、スロープ電圧V2が所定の傾きを持って初期値から上昇し始める。
その後、スロープ電圧V2が誤差電圧V1よりも高くなると、オフ信号S2がHレベルに立ち上がる。その結果、制御信号SHがLレベルとなり、制御信号SLがHレベルとなるので、トランジスタ101Hがオフし、トランジスタ101Lがオンする。よって、スイッチ電圧VswがLレベル(=0V)となる。このとき、スロープ電圧V2は初期値にリセットされる。
ところで、誤差電圧V1とスロープ電圧V2との交差タイミングは、誤差電圧V1が高いほど遅くなる。したがって、トランジスタ101Hのオン期間Tonが長くなり、ひいては、トランジスタ101HのオンデューティDon(=スイッチング周期Tに占めるオン期間Tonの割合、Don=Ton/T)が大きくなる。
反対に、誤差電圧V1が低いほどスロープ電圧V2との交差タイミングが早くなる。したがって、トランジスタ101Hのオン期間Tonが短くなり、ひいては、トランジスタ101HのオンデューティDonが小さくなる。
このように、スイッチング電源装置1では、誤差電圧V1に応じてトランジスタ101のオンデューティDonを決定することにより、入力電圧Vinから所望の出力電圧Voutが生成される。トランジスタ101HのオンデューティDonは、入力電圧Vinに対する出力電圧Voutの比(=Vout/Vin)で与えられる。
なお、ソフトスタート電圧Vssは、スイッチング電源装置1の起動後、0Vから緩やかに立ち上がり、最終的に基準電圧Vrefよりも高い電圧値まで上昇する。また、上述したように、誤差増幅回路110は、基準電圧Vrefおよびソフトスタート電圧Vssの低い方と帰還電圧Vfbとの差分に応じて誤差電圧V1を生成する。したがって、スイッチング電源装置1の起動後、ソフトスタート電圧Vssが基準電圧Vrefを下回っている期間(=ソフトスタート期間)には、帰還電圧Vfbとソフトスタート電圧Vssとの差分に応じた誤差電圧V1が生成される。
このようにして生成される誤差電圧V1は、ソフトスタート電圧Vssの上昇に伴い、0V近傍から緩やかに高くなっていく。したがって、トランジスタ101HのオンデューティDonもその最小値から徐々に大きくなっていくので、キャパシタC2や負荷への突入電流を防止することができる。
<軽負荷モード>
スイッチング電源装置1においては、負荷が軽い(=負荷電流Iloadが小さい)ほど、誤差電圧V1が低下していくため、トランジスタ101HのオンデューティDonも小さくなる。
そこで、スイッチング電源装置1は、誤差電圧V1がスロープ電圧V2のオフセットレベルよりも低い間、トランジスタ101Hのスイッチング動作を停止する機能(いわゆる軽負荷モード)を備えている。これにより、負荷電流Iloadが閾値電流Ithを下回ると、スイッチング電源装置1が軽負荷モードに移行する。そして、軽負荷モード中は、スイッチ出力段の動作を一時的に停止させることで、スイッチング電源装置1における不要な電力消費が抑えられ、結果的に軽負荷時の効率を高めることができる。
しかしながら、スロープ電圧V2のオフセットレベルを固定値とした場合には、図3および図4に示すように、スイッチング電源装置1が軽負荷モードに移行するときの負荷電流Iload(=閾値電流Ith)の大きさが、入出力設定(入力電圧Vinおよび出力電圧Voutの双方)に依存してばらつくという課題が生じてしまう。
図3および図4は、軽負荷モード移行動作の課題を説明するためのタイミングチャートであり、負荷電流Iload(破線)、インダクタ電流IL(実線)、誤差電圧V1(破線)、スロープ電圧V2(実線)、およびスイッチ電圧Vswが示されている。
図3には、入力電圧Vinを大きく引き下げなければ、所望の出力電圧Voutを生成することができない第1入出力設定(たとえばVin=24V,Vout=1V)での挙動が示されている。一方、図4には、入力電圧Vinをそれほど引き下げなくても、所望の出力電圧Voutを生成することができる第2入出力設定(たとえばVin=7V,Vout=5V)での挙動が示されている。なお、図3と図4とは、入出力設定のみが異なっており、スロープ電圧V2のオフセットレベルVofsは固定値である。また、図3と図4とは、出力平衡時における負荷電流Iload(1)と負荷電流Iload(2)とが互いに等しく、かつ、負荷電流Iloadの挙動が共通している。
図3に示されるように、第1入出力設定では、誤差電圧V1の平衡レベルV1(1)が低くなり、誤差電圧V1とスロープ電圧V2との交差タイミングが早くなる。したがって、トランジスタ101HのオンデューティDonが小さくなる(図3の時刻t11〜t13を参照)。
一方、図4に示されるように、第2入出力設定では、誤差電圧V1の平衡レベルV1(2)が高くなり、誤差電圧V1とスロープ電圧V2との交差タイミングが遅くなる。したがって、トランジスタ101HのオンデューティDonが大きくなる(図4の時刻t21〜t23を参照)。
また、第1入出力設定および第2入出力設定のいずれにおいても、負荷電流Iloadが小さくなるに従って、誤差電圧V1が低下するため、トランジスタ101HのオンデューティDonが低下している(図3の時刻t13〜t14、図4の時刻t23〜t27を参照)。
ロジック回路103は、負荷電流Iloadが閾値電流Ithを下回ると、スイッチ出力段の動作を一時的に停止させる軽負荷モードに移行する。具体的には、ロジック回路103は、オン信号S1のパルス生成タイミングにおいて、誤差電圧V1がスロープ電圧V2を下回っているとき(S2=H)に、オフ信号S2を用いてオン信号S1のパルスをマスクすることにより軽負荷モードに移行する。
図3に示すように、第1入出力設定では、時刻txで誤差電圧V1がスロープ電圧V2のオフセットレベルV2ofsを下回ったことに伴い、時刻tx以降におけるスイッチ出力段の動作が一時的に停止されている(図3の時刻tx〜t18参照)。
一方、図4に示すように、第2入出力設定では、時刻tyで誤差電圧V1がスロープ電圧V2のオフセットレベルVofsを下回ったことに伴い、時刻ty以降におけるスイッチ出力段の動作が一時的に停止されている(図4の時刻ty〜t28参照)。
図3および図4を比較して明らかなように、スロープ電圧V2のオフセットレベルVofsが固定値である場合には、第1入出力設定における誤差電圧V1の平衡レベルV1(1)とスロープ電圧V2のオフセットレベルV2ofsとの偏差ΔV(1)に比べて、第2入出力設定における誤差電圧V1の平衡レベルV1(2)とスロープ電圧V2のオフセットレベルV2ofsとの偏差ΔV(2)が小さくなっている。そのため、第1入出力設定における出力平衡時の負荷電流Iload(1)と軽負荷モード移行時の閾値電流Ith(1)との偏差ΔI(1)に比べて、第2入出力設定における出力平衡時の負荷電流Iload(2)と軽負荷モード移行時の閾値電流Ith(2)との偏差ΔI(2)が小さくなっている。
このように、スロープ電圧V2のオフセットレベルVofsが固定値である場合には、入出力設定に依存して、誤差電圧V1の平衡レベルとスロープ電圧V2のオフセットレベルVofsとの偏差ΔVがばらついてしまうため、結果的に、軽負荷モード移行時の閾値電流Ithも入出力設定に依存してばらついてしまうこととなる。
このような不具合に対する改善策として、上記特許文献1には、入出力設定に依らず誤差電圧V1の平衡レベルとスロープ電圧V2のオフセットレベルVofsとの差ΔVが一定となるように、スロープ電圧V2のオフセットレベルVofsを調整する構成が提案されている。具体的には、半導体装置内部のスロープ電圧生成回路において、入出力設定、すなわち、入力電圧Vinおよび出力電圧Voutの双方に応じて、スロープ電圧V2のオフセットレベルVofsの調整が行なわれる。
以下では、比較例として、特許文献1に記載されたスイッチング電源装置におけるスロープ電圧生成回路の構成を説明するとともに、その課題について説明する。なお、比較例に係るスイッチング電源装置の全体構成は、スロープ電圧生成回路の構成を除いて図1に示したスイッチング電源装置1と基本的に同じであるため、説明を省略する。
<スロープ電圧生成回路(比較例)>
図5は、比較例に係るスロープ電圧生成回路1120の構成を示す要部ブロック図である。図5を参照して、比較例に係るスロープ電圧生成回路1120は、第1電圧生成部1120Aと、第2電圧生成部1120Bと、マルチプレクサ部1120Cとを含む。
第1電圧生成部1120Aは、所定のリセットレベルV2AC(0)から所定の傾きで上昇する第1電圧V2ACを生成する。第1電圧生成部112Aは、スイッチ出力段に流れるインダクタ電流ILの大きさに応じて、第1電圧V2ACの傾きを調整する機能(=スロープ補償機能)を備えている。
第2電圧生成部1120Bは、スロープ電圧V2のオフセットレベルVofsに相当する第2電圧V2DCを生成する。第2電圧生成部1120Bは、誤差電圧V1の平衡レベルに追従するように第2電圧VDCを調整する機能を備えている。
マルチプレクサ部1120Cは、制御信号SHに応じて第1電圧V2ACおよび第2電圧V2DCの一方をスロープ電圧V2として出力する。具体的には、マルチプレクサ部1120Cは、制御信号SHがHレベルであるときに第1電圧V2ACをスロープ電圧V2として出力し、制御信号SHがLレベルであるときに第2電圧V2DCをスロープ電圧V2として出力する。
図6は、図5のスロープ電圧生成回路1120で生成されるスロープ電圧V2の波形図である。なお、破線は誤差電圧V1、実線はスロープ電圧V2、一点鎖線は第1電圧V2AC、二点鎖線は第2電圧V2DCをそれぞれ示している。
マルチプレクサ部1120Cの切替動作により、トランジスタ101Hのオン期間ON(=制御信号SHのHレベル期間)には、スロープ電圧V2として第1電圧V2ACが出力される。一方、トランジスタ101Hのオフ期間OFF(=制御信号SHのLレベル期間)には、スロープ電圧V2として第2電圧V2DCが出力される。
したがって、トランジスタ101Hのオン期間ONには、スロープ電圧V2がリセットレベルV2AC(0)から所定の傾きで上昇され、トランジスタ101Hのオフ期間OFFには、スロープ電圧V2がオフセットレベル(第2電圧V2DC)に維持される。
比較例に係るスロープ電圧生成回路1120では、スロープ電圧V2のオフセットレベル(=第2電圧V2DC)を、入出力設定に応じて変動する誤差電圧V1の平衡レベルに対する電圧差ΔVが常に一定となるように調整する。
図7および図8は、それぞれ軽負荷モード移行動作の改善を示すタイミングチャートであり、負荷電流Iload(破線)、インダクタ電流IL(実線)、誤差電圧V1(破線)、スロープ電圧V2(実線)、およびスイッチ電圧Vswが示されている。
図7は、図3と同様、第1入出力設定(たとえばVin=24V,Vout=1V)での挙動が示され、図8には、図4と同様、第2入出力設定(たとえばVin=24V,Vout=1V)での挙動が示されている。
両図から分かるように、スロープ電圧生成回路1120では、オフセット調整機能により、誤差電圧V1の平衡レベルに追従するように、第2電圧V2DCが調整される。具体的には、入出力設定に依ることなく、誤差電圧V1の平衡レベルとスロープ電圧V2のオフセットレベルV2DCとの電圧差ΔVが一定となるように、第2電圧V2DCが自動的に調整される。
その結果、図7に示すように、第1入出力設定では、時刻taで誤差電圧V1がスロープ電圧V2を下回ったことに伴い、時刻ta以降におけるスイッチ出力段の動作が一時的に停止されている(図7の時刻ta〜t38を参照)。
一方、図8に示すように、第2出力設定では、時刻tbで誤差電圧V1がスロープ電圧V2を下回ったことに伴い、時刻tb以降におけるスイッチ出力段の動作が一時的に停止されている(図8の時刻tb〜t48を参照)。
このように、誤差電圧V1の平衡レベルに追従するように第2電圧V2DCを調整することにより、入出力設定に依ることなく、出力平衡時における負荷電流Iloadと軽負荷モード移行時の閾値電流Ithとの電流差ΔIを一定値に維持することができる。
しかしながら、比較例に係るスロープ電圧生成回路1120においては、入出力設定(すなわち入力電圧Vinおよび出力電圧Voutの双方)に基づいて第2電圧V2DCを調整するように構成されるため、第2電圧生成部1120Bの回路構成が複雑となり、結果的にスロープ電圧生成回路1120が大規模となることが懸念される。
また、入力電圧Vinおよび出力電圧Voutが高くなるに伴い、第2電圧生成部1120Bの回路要素に流れる電流が大きくなり、結果的にスロープ電圧生成回路1120の消費電力が大きくなることが懸念される。以下、そのような理由について説明する。
図5に示すように、第2電圧生成部1120Bは、基準電流生成部B1と、調整電流生成部B2と、加算部B3と、抵抗B4とを含む。基準電流生成部B1は、一定の電流値を持つ基準電流IB1を生成する。調整電流生成部B2は、スロープ電圧V2のオフセットレベルを調整するための調整電流IB2を生成する。加算部B3は、基準電流IB1と調整電流IB2とを加算することにより、加算電流IB3(=IB1+IB2)を生成する。抵抗B4は、加算電流IB3を第2電圧V2DCに変換する(=IB3×RB4)に変換する電流/電圧機能素子として機能する。
第2電圧生成部1120Bによれば、第2電圧V2DCは、電圧値固定の基準電圧(=IB1×RB4)と電圧値可変の調整電圧(=IB2×RB4)とを加算した電圧値となる。したがって、スロープ電圧V2のオフセットレベル(=第2電圧V2DC)は、調整電流IB2が大きいほど高くなり、調整電流IB2が小さいほど低くなる。
図9は、図5に示した調整電流生成部B2の構成例を示す回路図である。図9を参照して、調整電流生成部B2は、npn型バイポーラトランジスタQ1〜Q6と、PチャネルMOSトランジスタP1,P2と、電流源CS1〜CS4とを含む。
トランジスタQ1のコレクタ、トランジスタQ2のコレクタ、トランジスタQ5のコレクタ、およびトランジスタQ6のコレクタは、いずれも、第2定電圧Vregの印加端に接続されている。トランジスタQ1のベースおよびトランジスタQ6のベースは、いずれも、バイアス電圧Vbiasの印加端に接続されている。トランジスタQ2のベースおよびトランジスタQ4のコレクタは、いずれも、トランジスタQ1のエミッタに接続されている。トランジスタQ3のベースは、トランジスタQ2のエミッタに接続されている。トランジスタQ3のエミッタおよびトランジスタQ4のエミッタは、互いに接続されている。
電流源CS1は、トランジスタQ2のエミッタと接地端との間に接続されており、第1電流IVinを生成する。電流源CS1は、入力電圧Vinの入力を受けており、これに比例して変化する第1電流IVinを生成する。具体的には、入力電圧Vinが高いほど第1電流IVinが大きくなり、入力電圧Vinが低いほど第1電流IVinが小さくなる。
電流源CS2は、トランジスタQ3およびQ4のエミッタと接地端との間に接続されており、所定の第2電流Idrvを生成する。
電流源CS3は、トランジスタQ5のエミッタと接地端との間に接続されており、所定の第3電流Irefを生成する。
電流源CS4は、トランジスタQ6のエミッタと接地端との間に接続されており、第4電流IVoutを生成する。電流源CS4は、出力電圧Voutの入力を受けており、これに比例して変化する第4電流IVoutを生成する。具体的には、出力電圧Voutが高いほど第4電流IVoutが大きくなり、出力電圧Voutが低いほど第4電流IVoutが小さくなる。
トランジスタP1のソースおよびトランジスタP2のソースは、いずれも、第2定電圧Vregの印加端に接続されている。トランジスタP1のゲートおよびトランジスタP2のゲートは、いずれもトランジスタP1のドレインに接続されている。トランジスタP1のドレインは、トランジスタQ3のコレクタに接続されている。トランジスタP2のドレインは、調整電流IB2の出力端に接続されている。
調整電流生成部B2はアナログ除算器を構成しており、トランジスタQ1〜Q6のベース・エミッタ間電圧Vbeがいずれも等しいと仮定した場合、調整電流IB2は、次式(1)で表わすことができる。
IB2=Iref×(IVout/IVin) …(1)
上記式(1)から分かるように、調整電流IB2は、第1電流IVinに対する第4電流IVoutの比(=IVout/IVin)に応じて変化する。第1電流IVinは入力電圧Vinに比例し、かつ、第4電流IVoutは出力電圧Voutに比例することから、(IVout/IVin)は、入力電圧Vinに対する出力電圧Voutの比(=Vout/Vin)を表している。よって、上記式(1)は次式(2)のように置き換えることができる。
IB2=Iref×(Vout/Vin) …(2)
すなわち、調整電流生成部B2では、入力電圧Vinおよび出力電圧Voutの双方(すなわち入出力設定)に応じて調整電流IB2の大きさを変化させることができる。これにより、第2電圧生成部1120Bは、入出力設定に応じて、第2電圧V2DCを調整することができる。
具体的には、図7および図8で示したように、入力電圧Vinに対する出力電圧Voutの比(=Vout/Vin)が小さいほど(図7参照)、スロープ電圧V2のオフセットレベルVofs(=V2DC)が引き上げられ、逆に、入力電圧Vinに対する出力電圧Voutの比が大きいほど(図8参照)、スロープ電圧V2のオフセットレベルVofsが引き上げられることとなる。これにより、入出力設定に依ることなく、誤差電圧V1の平衡レベルとスロープ電圧V2のオフセットレベルVofsとの電圧差ΔVを一定値に維持することができ、結果的に入出力設定に依ることなく、軽負荷モード移行時の閾値電流Ithを一定値に維持することができる。
しかしながら、比較例に係るスロープ電圧生成回路1120では、入力電圧Vinに対する出力電圧Voutの比(=Vout/Vin)に比例した調整電流IB2(式(2)参照)を生成するための手段として、入力電圧Vinおよび出力電圧Voutの双方を入力として、(Vout/Vin)を導出するアナログ除算器を採用している。
このアナログ除算器は、図9に示した通り、入力電圧Vinに応じた第1電流IVinを生成する電流源CS1、出力電圧Voutに応じた第4電流IVoutを生成する電流源CS4、所定の第2電流Idrvを生成する電流源CS2、および所定の第3電流Irefを生成する電流源CS3と、電流源CS1〜CS4により生成された電流IVin,IVout,Idrv,Irefおよびこれに応じた電流を流すための複数のnpn型バイポーラトランジスタとを用いて形成されている。そのため、スロープ電圧生成回路1120の回路要素が多くなり、回路構成が複雑となることが懸念される。
また、アナログ除算器において、電流源CS1および電流源CS4はそれぞれ、入力電圧Vinおよび出力電圧Voutの入力を受けるため、入力電圧Vinおよび出力電圧Voutの最大値(たとえば100V)の入力にも十分耐え得るだけの耐圧を有することが求められる。同様に、各npn型バイポーラトランジスタも、電流源CS1およびCS4がそれぞれ第1電流IVinおよび第4電流IVoutの最大値を流しても破壊に至らないための許容電流値を有することが求められる。その結果、広範囲の入力電圧Vinおよび出力電圧Voutを実現するためには、各回路要素に高耐圧および高電流対応のものが使用されることなり、スロープ電圧生成回路1120の回路規模の大型化やコストアップを招くことが懸念される。
さらに、上述したように、入力電圧Vinおよび出力電圧Voutが高くなるに伴って各回路要素に流れる電流が大きくなるため、スロープ電圧生成回路1120の消費電力が大きくなることが懸念される。そこで、以下では、これらの不具合を解消するために回路構成がより簡易化されたスロープ電圧生成回路の構成について説明する。
<スロープ電圧生成回路(第1実施例)>
図10は、本実施の形態に係るスロープ電圧生成回路の第1実施例を示す要部ブロック図である。図10を参照して、第1実施例に係るスロープ電圧生成回路は、図5に示した比較例に係るスロープ電圧生成回路と基本的な構成が同じであり、第1電圧生成部112Aと、第2電圧生成部112Bと、マルチプレクサ部112Cとを含む。
第1電圧生成部112Aは、所定のリセットレベルV2AC(0)から所定の傾きで上昇する第1電圧V2ACを生成する。図11は、図10の第1電圧生成部112Aの一構成例を示す要部ブロック図である。
図11を参照して、第1電圧生成部112Aは、電流源CS5,CS6と、キャパシタC11と、NチャネルMOSトランジスタN1〜N5と、PチャネルMOSトランジスタP3,P4と、抵抗R11,R12と、充放電制御部112xとを含む。
電流源CS5は、第2定電圧Vregの印加端とトランジスタN2のドレインおよびゲートとの間に接続されており、充電電流Icを生成する。
電流源CS6は、第2定電圧Vregの印加端と第1電圧V2ACの出力端との間に接続されており、スイッチ出力段に流れるインダクタ電流ILの大きさに応じたセンス電流Ia2を生成する。センス電流Ia2は、インダクタ電流ILに応じた電流値を持つ。具体的には、インダクタ電流ILが大きいほどセンス電流Ia2が大きくなり、インダクタ電流ILが低いほどセンス電流Ia2が小さくなる。
トランジスタN2およびトランジスタN3のゲートは、いずれも、トランジスタN2のドレインに接続されている。トランジスタN2のソースは、キャパシタC11の第1端に接続されている。キャパシタC11の第2端は、接地端に接続されている。トランジスタN3のソースは、抵抗R11(抵抗値:R11)の第1端に接続されている。抵抗R11の第2端は、接地端に接続されている。
トランジスタN1のドレインはキャパシタC11の第1端に接続され、トランジスタN1のソースはキャパシタC11の第2端に接続されている。すなわち、トランジスタN1は、キャパシタC11と並列に接続されている。
トランジスタP3のソースおよびトランジスタP4のソースは、いずれも、第2定電圧Vregの印加端に接続されている。トランジスタP3のゲートおよびトランジスタP4のゲートは、いずれもトランジスタP3のドレインに接続されている。トランジスタP3のドレインは、トランジスタN3のドレインに接続されている。トランジスタP3のドレインは、トランジスタN3のドレインに接続されている。トランジスタP4のドレインは、第1電圧V2ACの出力端に接続されている。抵抗R12は、第1電圧V2ACの出力端と接地端との間に接続されている。
キャパシタC11(容量値:C)は、トランジスタN2のソースと接地端との間に接続されており、充電電流Icを用いて充電される。トランジスタN1は、キャパシタC11に並列接続された充放電スイッチに相当する。トランジスタN1がオフされているときには、キャパシタC11が充電電流Icを用いて充電される。一方、トランジスタN1がオンされているときには、キャパシタC11の両端間が短絡されるため、キャパシタC11が放電される。
充放電制御部112xは、スイッチ出力段のスイッチング動作に同期して、トランジスタN1のオンオフ制御を行なう。たとえば、充放電制御部112xは、オン信号S1のパルスエッジを受けてトランジスタN1をオフし、オフ信号S2のパルスエッジを受けてトランジスタN1をオンするように構成される。あるいは、充放電制御部112xは、制御信号SHの立上りエッジを受けてトランジスタN1をオフし、制御信号SHの立下りエッジを受けてトランジスタN1をオンするように構成される。
トランジスタN2,N3,P3,P4および抵抗R11は、キャパシタC11の充電電圧をランプ電流Ia1に変換するための電圧/電流変換部を構成する。ランプ電流Ia1の電流値は、充電時間t(=ton(=T×Vout/Vin))の関数として、次式(3)で表わすことができる。
Ia={Ic/(R11×C)}×t …(3)
抵抗R12(抵抗値:R12)は、ランプ電流Ia1およびセンス電流Ia2を足し合わせたスロープ電流Ia3(=Ia1+Ia2)を第1電圧V2AC(=Ia3×R2)に変換する電流/電圧変換素子として機能する。
すなわち、第1電圧V2ACは、所定の傾きを持つランプ波形(=Ia1×R2)とインダクタ電流ILの大きさに応じたセンス波形(=Ia2×R2)とを足し合わせた電圧波形となる。したがって、第1電圧V2ACは、インダクタ電流ILが大きいほど高くなり、インダクタ電流ILが小さいほど低くなる。これにより、インダクタ電流ILが大きいほど、誤差電圧V1とスロープ電圧V2との交差タイミングが早くなり、オンデューティDonが低くなるので、インダクタ電流ILを引き下げる方向に帰還が掛かる。逆に、インダクタ電流ILが小さいほど、誤差電圧V1とスロープ電圧V2との交差タイミングが遅くなり、オンデューティDonが高くなるので、インダクタ電流ILを引き上げる方向に帰還が掛かる。このようなカレントモード制御により、スイッチング電源装置1の負荷応答性を高めることができる。
<第2電圧生成部(第1実施例)>
図12は、図10の第2電圧生成部112Bの一構成例を示す要部ブロック図である。
図12を参照して、第2電圧生成部112Bは、抵抗R13〜R18と、キャパシタC12〜C14と、バッファアンプBuと、PチャネルMOSトランジスタP5,P6とを含む。
抵抗R13(抵抗値:R13)の第1端は制御信号SHの印加端に接続され、抵抗R13の第2端は抵抗R14(抵抗値:R14)の第1端に接続されている。抵抗R14の第2端は、接地端に接続されている。すなわち、抵抗R13および抵抗R14は、制御信号SHの印加端と接地端との間に直列に接続されて、分圧回路を構成する。分圧回路は、制御信号SHのHレベルの電圧値を分圧する。制御信号SHのHレベルの電圧値をVccとすると、分圧回路から出力される制御信号SHのHレベルの電圧値はVcc×rとなる。なお、rは分圧回路の分圧比を示している(r=R14/(R13+R14))。Vccはたとえば5Vである。
抵抗R15の第1端は、抵抗R13および抵抗R14の接続ノードに接続され、抵抗R15の第2端は、抵抗R6の第1端に接続されている。抵抗R16の第2端は、バッファアンプBuの入力端に接続されている。
キャパシタC12は、抵抗R15の第1端と接地端との間に接続されている。キャパシタC13は、抵抗R16の第1端と接地端との間に接続されている。キャパシタC14は、抵抗R16の第2端と接地端との間に接続されている。
抵抗R15,R16およびキャパシタC12〜C14は、CRフィルタ回路を構成する。CRフィルタ回路のカットオフ周波数fcは、スイッチ出力段のスイッチング周波数f(=1/T)よりも十分に低い(fc≪f)。CRフィルタ回路の段数(図12では2段)については任意に増減が可能である。CRフィルタ回路は、分圧回路から出力される制御信号SHを平滑して直流電圧SHaveを生成する。
CRフィルタ回路により生成される直流電圧SHaveは、制御信号SHの平均電圧に相当する。具体的には、分圧回路から出力される制御信号SHは、Hレベルの電圧値をVcc×rとし、Lレベルの電圧値を0Vとするため、制御信号SHのデューティをDUTYとすると、直流電圧SHaveは次式(4)で表わすことができる。
SHave=Vcc×r×DUTY …(4)
ここで、制御信号SHのデューティDUTYは、トランジスタ101HのオンデューティDon(Don=Ton/T)に等しい。トランジスタ101HのオンデューティDonは、入力電圧Vinに対する出力電圧Voutの比(Vout/Vin)を示していることから、上記式(4)は次式(5)のように置き換えることができる。
SHave=Vcc×r×(Vout/Vin) …(5)
上記式(5)によれば、直流電圧SHaveは、入力電圧Vinに対する出力電圧Voutの比(=Vout/Vin)に比例して変化する。したがって、CRフィルタ回路では、入力電圧Vinに対する出力電圧Voutの比が低いほど、直流電圧SHaveが低くなり、逆に、入力電圧Vinに対する出力電圧Voutの比が高いほど、直流電圧SHaveが高くなる。すなわち、直流電圧SHaveは、本発明における「入力電圧Vinに対する出力電圧Voutの比を示す情報」の一実施例に対応する。
トランジスタP5のソースおよびトランジスタP6のソースは、いずれも、第2定電圧Vregの印加端に接続されている。トランジスタP5のゲートおよびトランジスタP6のゲートは、いずれもトランジスタP5のドレインに接続されている。トランジスタP5のドレインは、抵抗R7の第1端に接続されている。抵抗R7の第2端は、接地端に接続されている。トランジスタP6のドレインは、第2電圧V2DCの出力端に接続されている。抵抗R8は、第2電圧V2DCの出力端と接地端との間に接続されている。
トランジスタP5,P6および抵抗R7は、バッファアンプBuの出力電圧(ひいては直流電圧SHave)をスロープ電流Ibに変換するための電圧/電流変換部を構成する。具体的には、抵抗R17(抵抗値:R17)には、直流電圧SHaveに応じた電流Iy(=SHave/R17)が流れる。トランジスタP5およびP6はカレントミラーを形成しており、電流Iyをミラーしてスロープ電流Ibを生成する。すなわち、スロープ電流Ibは次式(6)で表わされる。
Ib=Vcc×r×(Vout/Vin)/R17 …(6)
抵抗R18(抵抗値:R18)は、スロープ電流Ibを第2電圧V2DC(=Ib×R18)に変換する電流/電圧変換素子として機能する。
上記式(6)から分かるように、スロープ電流Ibは、入力電圧Vinに対する出力電圧Voutの比(=Vout/Vin)に応じて変化する。すなわち、第2電圧生成部112Bでは、入力電圧Vinおよび出力電圧Voutの双方(すなわち入出力設定)に応じてスロープ電流Ibの大きさを変化させることができる。これにより、第2電圧生成部112Bは、比較例に係る第2電圧生成部1120Bと同様、入出力設定に応じて第2電圧V2DCを調整することができる。
すなわち、第1実施例に係るスロープ電圧生成回路112によっても、図7および図8で示したように、入力電圧Vinに対する出力電圧Voutの比(=Vout/Vin)が小さいほど(図7参照)、スロープ電圧V2のオフセットレベルVofs(=V2DC)が引き上げられ、逆に、入力電圧Vinに対する出力電圧Voutの比が大きいほど(図8参照)、スロープ電圧V2のオフセットレベルVofsが引き上げられることとなる。これにより、入出力設定に依ることなく、誤差電圧V1の平衡レベルとスロープ電圧V2のオフセットレベルVofsとの電圧差ΔVを一定値に維持することができ、結果的に、入出力設定に依ることなく、軽負荷モード移行時の閾値電流Ithを一定値に維持することができる。
図13は、軽負荷モード移行時の閾値電流Ithと出力電圧Voutとの関係を説明するための図である。図13の縦軸は閾値電流Ithを示し、横軸は出力電圧Voutを示している。なお、出力電圧Voutを可変値とする一方で、入力電圧Vinは固定値とされている。
図13において、波形k1はスロープ電圧V2のオフセットレベル調整機能を実行したときの閾値電流Ithと出力電圧Voutとの関係を示し、波形k2はオフセットレベル調整機能を非実行としたときの閾値電流Ithと出力電圧Voutとの関係を示している。なお、スロープ電圧V2のオフセットレベル調整機能は、第1実施例に係るスロープ電圧生成回路112(図10から図12参照)において、制御信号SHを平滑することにより得られた、入力電圧Vinに対する出力電圧Voutの比(=Vout/Vin)に応じて、オフセットレベル(=第2電圧V2DC)を調整することにより行なわれる。
スロープ電圧V2のオフセットレベルを調整しない場合(波形k2)には、出力電圧Voutが高いほど、すなわち、入力電圧Vinに対する出力電圧Voutの比(=Vin/Vout)が大きいほど、閾値電流Ithが低くなっている。
これに対して、スロープ電圧V2のオフセットレベルを調整した場合(波形k1)には、出力電圧Voutが高くなっても、すなわち、入力電圧Vinに対する出力電圧Voutの比(=Vin/Vout)が大きくなっても、閾値電流Ithはほとんど変化せず、一定に保たれている。
図14は、軽負荷モード移行時の閾値電流Ithと入力電圧Vinとの関係を説明するための図である。図14の縦軸は閾値電流Ithを示し、横軸は入力電圧Vinwを示している。なお、入力電圧Vinを可変値とする一方で、出力電圧Voutは固定値とされている。
図14において、波形k3はスロープ電圧V2のオフセットレベル調整機能を実行したときの閾値電流Ithと入力電圧Vinとの関係を示し、波形k4はオフセットレベル調整機能を非実行としたときの閾値電流Ithと入力電圧Vinとの関係を示している。
スロープ電圧V2のオフセットレベルを調整しない場合(波形k4)には、入力電圧Vinが高いほど、すなわち、入力電圧Vinに対する出力電圧Voutの比(=Vin/Vout)が小さいほど、閾値電流Ithが高くなっている。
これに対して、スロープ電圧V2のオフセットレベルを調整した場合(波形k3)には、入力電圧Vinが高くなっても、すなわち、入力電圧Vinに対する出力電圧Voutの比(=Vin/Vout)が小さくなっても、閾値電流Ithはほとんど変化せず、一定に保たれている。
以上説明したように、本実施の形態に係るスイッチング電源装置によれば、入力電圧Vinに対する出力電圧Voutの比(=Vout/Vin)に応じて、スロープ電圧V2のオフセットレベル(=第2電圧V2DC)を調整することにより、入出力設定(入力電圧Vinおよび出力電圧Voutの双方)に依ることなく、軽負荷モード移行時の閾値電流Ithを一定値に維持することができる。
また、本実施の形態に係るスイッチング電源装置において、スロープ電圧生成回路112は、制御信号SHを入力として、入力電圧Vinに対する出力電圧Voutの比(=Vout/Vin)を示す情報を取得するように構成されている。このようにすると、比較例に係るスロープ電圧生成回路1120(図5および図9参照)のように、入力電圧Vinおよび出力電圧Voutの双方の入力を受けることなく、入力電圧Vinに対する出力電圧Voutの比を導出することができる。したがって、スロープ電圧生成回路112によれば、入力電圧Vinに対する出力電圧Voutの比(=Vout/Vin)を導出する手段として、入力電圧Vinおよび出力電圧Voutの双方を入力として、(Vout/Vin)を導出するアナログ除算器(図9参照)の設置が不要となる。
具体的には、スロープ電圧生成回路112によれば、制御信号SHを平滑する回路(たとえばCRフィルタ回路)を用いて、入力電圧Vinに対する出力電圧Voutの比(=Vout/Vin)を導出することができるため、スロープ電圧生成回路112をより少ない回路要素で構成することができ、結果的に回路構成を簡易化することができる。
また、スロープ電圧生成回路112に入力される制御信号SHは、ロジック回路103で生成されてドライバ回路102Hにてゲート信号GH(Hレベル:Vb、Lレベル:Vsw)に変換される前の信号であるため、制御信号SHのHレベルの電圧値Vcc(たとえば5V)は入力電圧Vinに比べて低い。そのため、スロープ電圧生成回路112の回路要素に印加される電圧は、比較例に係るスロープ電圧生成回路1120の回路要素に印加される電圧よりも低くなる。また、スロープ電圧生成回路112の回路要素に流れる電流も、比較例に係るスロープ電圧生成回路1120の回路要素に流れる電流よりも小さくなる。これにより、スロープ電圧生成回路112では、比較例に係るスロープ電圧生成回路1120のように、回路要素に高耐圧および高電流対応であることが求められないため、スロープ電圧生成回路112の回路規模の小型化できるとともに、コストダウンを図ることが可能となる。
さらに、上述したように回路要素に流れる電流が小さくなることで、スロープ電圧生成回路112の消費電力を低減することができる。
<第2電圧生成部(第2実施例)>
図15は、第2電圧生成部112Bの第2実施例を示す要部ブロック図である。本実施例は、図12に示した第1実施例に対して、NOT回路(論理反転回路)NC1を追加したものである。そこで、第1実施例と同様の構成要素については、図12と同一の符号を付すことで重複した説明を省略する。
NOT回路NC1は、制御信号SLの印加端と抵抗R13の第1端との間に接続されている。NOT回路NC1は、制御信号SLがHレベルのときにLレベルとなり、制御信号SLがLレベルのときにHレベルとなる信号を出力する。すなわち、NOT回路NC1は、制御信号SLの論理レベルを反転させた信号(=制御信号SHに相当)を出力する。
したがって、図15に示した第2電圧生成部112Bにおいても、図12の第2電圧生成部112Bと同様、CRフィルタ回路によって制御信号SHのデューティDUTY(=入力電圧Vinに対する出力電圧Voutの比)が導出され、導出されたデューティDUTYに応じて第2電圧V2DCが調整される。
なお、第1実施例および第2実施例に係る第2電圧生成部112Bでは、制御信号SH(または、制御信号SLの論理レベルを反転させた信号)を平滑する回路として、CRフィルタ回路を例示したが、これに限定されるものではなく、その他の平滑回路を用いることが可能である。
<その他の変形例>
なお、上記実施形態では、同期整流方式の降圧型スイッチング電源装置に本発明を適用した構成について例示したが、本発明の適用対象はこれに限定されるものではなく、スイッチング駆動方式として非同期整流方式を採用してもよい。また、スイッチング電源装置のスイッチ出力段を昇圧型や昇降圧型としても構わない。
本発明に係るスイッチング電源装置は、液晶ディスプレイ、プラズマディスプレイ、BDレコーダ/プレーヤ、セットトップボックス、ならびにパーソナルコンピュータなど、種々の電子機器に搭載される電源として利用することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。