JP3648223B2 - Ｄｃ−ｄｃコンバータ及びｄｃ−ｄｃコンバータの駆動回路 - Google Patents
Ｄｃ−ｄｃコンバータ及びｄｃ−ｄｃコンバータの駆動回路 Download PDFInfo
- Publication number
- JP3648223B2 JP3648223B2 JP2002318327A JP2002318327A JP3648223B2 JP 3648223 B2 JP3648223 B2 JP 3648223B2 JP 2002318327 A JP2002318327 A JP 2002318327A JP 2002318327 A JP2002318327 A JP 2002318327A JP 3648223 B2 JP3648223 B2 JP 3648223B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- voltage
- output
- pulse width
- mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/0003—Details of control, feedback or regulation circuits
- H02M1/0016—Control circuits providing compensation of output voltage deviations using feedforward of disturbance parameters
- H02M1/0022—Control circuits providing compensation of output voltage deviations using feedforward of disturbance parameters the disturbance parameters being input voltage fluctuations
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/0003—Details of control, feedback or regulation circuits
- H02M1/0025—Arrangements for modifying reference values, feedback values or error values in the control loop of a converter
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
- H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
- H02M3/1582—Buck-boost converters
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＣ−ＤＣコンバータ、例えば、ステップダウン（降圧型）とクロス（昇降圧型）が交互に切り替えられるスイッチングレギュレータで構成されたＤＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータの駆動回路に関するものである。
【０００２】
【従来の技術】
スイッチングレギュレータは、スイッチング素子とインダクタンス素子、例えばコイルを組み合わせて構成され、入力電圧及び出力電圧に応じてスイッチング素子を制御することによって、常に所望の電圧を負荷回路に供給することが可能である。
【０００３】
スイッチングレギュレータの中、入力電圧に応じて動作モードを切り替え可能なものがある。例えば、入力電圧が所定の基準値を上回るとき、ステップダウン、いわゆる降圧モードで動作し、入力電圧が所定の基準値以下になると、動作モードを切り替えて、クロス、いわゆる昇降圧モードで動作する。こうした動作モードの切り替え制御によって、入力電圧の変動にもかかわらず、常に安定した出力電圧を負荷回路に供給することができる。この場合の入力電圧の電圧源としては、時間の経過に伴なって出力電圧が低下する二次電池などが挙げられる。
【０００４】
図８は上述した動作モード切り替え可能なスイッチングレギュレータの一構成例を示す回路図である。図示のように、このスイッチングレギュレータは、誤差検出部１０、パルス幅変調部２０、モード制御部３０及びスイッチング部４０によって構成されている。
【０００５】
誤差検出部１０は、出力電圧ＶOUT を所定の分圧比で分圧する抵抗素子Ｒ１，Ｒ２、ＧｍアンプＧＡＭＰ１及び抵抗素子Ｒ５とキャパシタＣ１からなるローパスフィルタによって構成されている。
ＧｍアンプＧＡＭＰ１は、抵抗素子Ｒ１とＲ２によって得られた分圧電圧、即ち、ノードＮ１の電圧と所定の基準電圧ＶREF とを比較し、当該比較の結果に応じて、誤差電圧ＶERを出力する。
【０００６】
パルス幅変調部２０は、ｎｐｎトランジスタＱＮ１、抵抗素子Ｒ３，Ｒ４及びコンパレータＣＯＭＰ１によって構成されている。抵抗素子Ｒ３とＲ４は、トランジスタＱＮ１のエミッタと接地電位との間に直列接続され、トランジスタＱＮ１のベースに誤差電圧ＶERが入力される。
トランジスタＱＮ１と抵抗素子Ｒ３とＲ４は、いわゆるエミッタフォロワを構成している。抵抗素子Ｒ３とＲ４の接続点Ｎ３から、誤差電圧ＶERに基づいた電圧が出力され、コンパレータＣＯＭＰ１の同相（非反転）入力端子（＋）に入力される。一方、コンパレータＣＯＭＰ１の反転入力端子（−）に、所定の周期の三角波ＶTR1 が入力される。このため、コンパレータＣＯＭＰ１から、誤差電圧ＶERに応じてデューティが制御されるパルス幅変調信号ＶPWM1が出力される。なお、ここで、デューティとは、パルス幅変調信号ＶPWM1が１周期のうちハイレベルに保持されている時間が占める割合をいう。
【０００７】
モード制御部３０は、図示のようにｐＭＯＳトランジスタＱＰＭ１、ｎＭＯＳトランジスタＱＮＭ１、バッファＤＲ０１，ＤＲ０２，ＤＲ０３，ＤＲ０４及びコンパレータＣＯＭＰ２によって構成されている。
トランジスタＱＰＭ１とＱＮＭ１のゲートは、ともにコンパレータＣＯＭＰ２の出力端子に接続されている。
コンパレータＣＯＭＰ２の同相（非反転）入力端子に入力電圧ＶINが印加され、反転入力端子には、基準電圧Ｖ２が入力される。
バッファＤＲ０１とＤＲ０４は、インバータからなり、入力信号の論理反転信号を出力し、バッファＤＲ０２とＤＲ０３は、入力信号をそのまま出力する。
【０００８】
モード制御部３０において、入力電圧ＶINが基準電圧Ｖ２より高いとき、コンパレータＣＯＭＰ２の出力がハイレベルになる。このため、ｐＭＯＳトランジスタＱＰＭ１が非導通し、ｎＭＯＳトランジスタＱＮＭ１が導通するので、バッファＤＲ０１とＤＲ０２の入力端子がローレベルに保持される。また、このとき、パルス幅変調信号ＶPWM1はバッファＤＲ０３とＤＲ０４の入力端子に印加される。
一方、入力電圧ＶINが基準電圧Ｖ２より低いとき、コンパレータＣＯＭＰ２の出力がローレベルにある。このため、ｐＭＯＳトランジスタＱＰＭ１が導通し、ｎＭＯＳトランジスタＱＮＭ１が非導通状態なので、パルス幅変調信号ＶPWM1は、バッファＤＲ０１〜ＤＲ０４の入力端子に印加される。
【０００９】
スイッチング部４０は、図示のように、スイッチング素子であるｎＭＯＳトランジスタＱＮＭ２，ＱＮＭ３，ＱＮＭ４，ＱＮＭ５及びインダクタンス素子であるコイルＬ１によって構成されている。これらのスイッチング素子とインダクタンス素子は、いわゆるＨ型ブリッジを構成している。
トランジスタＱＮＭ２のゲートにバッファＤＲ０３の出力が印加され、トランジスタＱＮＭ３のゲートにバッファＤＲ０４の出力が印加され、トランジスタＱＮＭ４のゲートにバッファＤＲ０１の出力が印加され、トランジスタＱＮＭ５のゲートにバッファＤＲ０２の出力が印加される。
トランジスタＱＮＭ２のドレインに、入力電圧ＶINが印加され、トランジスタＱＮＭ４のドレインから、出力電圧ＶOUT が出力される。なお、トランジスタのＱＮＭ４のドレインには、出力コンデンサＣOUT が接続されている。
【００１０】
上述したように構成されたスイッチングレギュレータにおいて、モード制御部３０によって、入力電圧ＶINに従って動作モードが制御される。例えば、入力電圧ＶINが基準電圧Ｖ２より高いとき、トランジスタＱＮＭ１が導通状態に保持され、これに応じてバッファＤＲ０１とＤＲ０２の入力端子がともにローレベルに保持されるので、バッファＤＲ０１の出力端子がハイレベル、バッファＤＲ０２の出力端子がローレベルにそれぞれ保持される。このため、スイッチング部４０において、トランジスタＱＮＭ４が導通、トランジスタＱＮＭ５が非導通状態にそれぞれ保持される。この場合、パルス幅変調信号ＶPWM1に応じて、トランジスタＱＮＭ２とＱＮＭ３が交互にオン・オフするように制御されるので、スイッチングレギュレータは、降圧モードで動作する。
【００１１】
一方、入力電圧ＶINが基準電圧Ｖ２より低いとき、トランジスタＱＰＭ１が導通状態に保持され、トランジスタＱＮＭ１が非導通状態に保持される。このとき、パルス幅変調信号ＶPWM1がすべてのバッファＤＲ０１〜ＤＲ０４の入力端子に入力される。これに応じて、スイッチング部４０において、パルス幅変調信号ＶPWM1に応じて、トランジスタＱＮＭ２とＱＮＭ５が導通し、トランジスタＱＮＭ３とＱＮＭ４が非導通する状態と、この逆の状態が交互に制御される。即ち、この場合、スイッチングレギュレータは、昇降圧モードで動作する。
【００１２】
このように、入力電圧ＶINに従ってスイッチングレギュレータの動作モードを適宜切り替えることによって、入力電圧ＶINのレベル変動に影響されることなく、常に安定した電圧ＶOUT を負荷回路に供給することができる。
【００１３】
【発明が解決しようとする課題】
ところで、上述した従来のＤＣ−ＤＣコンバータでは、動作モードの切り替えに伴い、出力電圧ＶOUT の変動が生じてしまうという不利益がある。
【００１４】
図８に示すスイッチングレギュレータにおいて、出力電圧ＶOUT と所定の基準電圧との誤差に応じて、パルス幅変調信号ＶPWM1が生成され、これに従ってスイッチング素子が制御される。即ち、出力電圧ＶOUT が所望の値に維持されるようにフィードバック制御ループが形成されている。当該フィードバック制御ループの利得（ループゲイン）が動作モードの切り替えに伴って変化する。
【００１５】
以下、シミュレーションの波形を参照して動作モードの切り替えに伴う出力電圧の変動を説明する。
図９は、動作モードの切り替えに伴なう出力電圧ＶOUT の変動を示すシミュレーションの波形図である。図示のように、ここで、例えば入力電圧ＶINが所定の基準電圧Ｖ２より高い状態から基準電圧Ｖ２以下に変化したときの波形を示している。
【００１６】
モード制御部３０によって、入力電圧ＶINの変動に応じてコンパレータＣＯＭＰ２の出力端子、即ちノードＮ５の電圧がハイレベルからローレベルに切り替わる。これに伴って、スイッチングレギュレータは降圧モードから昇降圧モードに動作モードが切り換わる。降圧モードと昇降圧モードにおける出力電圧ＶOUT を制御するフィードバックループの利得は互いに異なっており、降圧モードにおける利得が昇降圧モードにおける利得よりも高い。従って、このフィードバックループの利得は、動作モードが降圧モードから昇降圧モードに切り替わった際に直ちに変化する必要があるが、図８に示す回路においては、この利得は直ちに変化せず、徐々に変化することになる。このため、図９に示すように、動作モードが切り替えの直後にノードＮ２とＮ３の電圧が一時的に理想的な値より低くなる。このため、コンパレータＣＯＭＰ１により出力されるパルス幅変調信号ＶPWM1のデューティが理想的な値より高くなり、出力電圧ＶOUT が動作モードの切り替えの直後に一時的に上昇して希望の電圧より高くなる。
【００１７】
図９に示すシミュレーションの結果では、動作モードが切り替わった直後に出力電圧が所望の理想値より最大で約１２％が高くなることが分かる。このため、動作モードの切り替えによって出力電圧が一時的に上昇し、負荷回路の動作に影響を与えることがある。
【００１８】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、入力電圧の変動に従って動作モードを切り替え可能なＤＣ−ＤＣコンバータにおいて、動作モードの切り替えに応じてループゲインを補正することで、動作モードの切り替えに伴う出力電圧の変動を最小限に抑制できるＤＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータの駆動回路を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するため、本発明のＤＣ−ＤＣコンバータは、出力電圧に応じた電圧と第１の基準電圧との誤差に基づき、誤差信号を出力する誤差検出部と、上記誤差検出部によって出力された上記誤差信号に応じたデューティをもつパルス幅変調信号を出力するパルス幅変調部と、入力電圧と第２の基準電圧とを比較し、当該比較結果に応じて動作モードを第１のモードから第２のモードに切り替える動作モード制御部と、上記動作モード制御部によって設定した動作モードにおいて、上記パルス幅変調信号に応じてスイッチング動作を行い、出力電圧を所望の値に保持するスイッチング部と、上記動作モードを切り替えたとき、上記パルス幅変調信号のデューティを補正し、上記出力電圧の変動を抑制する補正部とを有する。
【００２０】
また、本発明では、好適には、上記パルス幅変調部は、上記誤差信号に応じて生成された変調基準信号と所望の周期をもつ交流信号とを比較し、当該比較結果に応じて所望のデューティをもつ上記パルス幅変調信号を出力する比較回路を有する。
【００２１】
また、本発明では、好適には、上記補正部は、上記動作モードの切り替えを制御する信号に応じて、上記変調基準信号のレベルを調整する。
【００２２】
さらに、本発明では、好適には、上記補正部は、上記動作モードの切り替えを制御する信号に応じて、所定の時間において上記変調基準信号のレベルを調整する。より具体的に、例えば、上記補正部は、上記動作モードの切り替えを制御する信号に応じて、所定の幅をもつパルス信号を生成し、当該パルス信号に応じて上記変調基準信号のレベルを調整する。
【００２３】
上記目的を達成するために、本発明の駆動回路は、第１の電源電圧端子とインダクタンス素子の一方の端子との間に接続された第１のスイッチング素子と、上記インダクタンス素子の一方の端子と第２の電源電圧端子との間に接続された第２のスイッチング素子と、上記インダクタンス素子の他方の端子と電圧出力端子との間に接続された第３のスイッチング素子と、上記インダクタンス素子の他方の端子と第２の電源電圧端子との間に接続された第４のスイッチング素子と、上記電圧出力端子に接続された出力コンデンサとを有するＤＣ−ＤＣコンバータの上記第１、第２、第３及び第４のスイッチング素子を駆動する駆動回路であって、上記電圧出力端子の出力電圧に応じた電圧と第１の基準電圧とを比較して誤差信号を出力する誤差出力部と、上記誤差信号に応じた制御電圧と所定の周波数の交流信号とを比較してパルス幅変調信号を生成するパルス幅変調信号生成部と、上記第１の電源電圧端子に供給される電圧と第２の基準電圧とを比較して第１のモード制御信号又は第２のモード制御信号を供給するモード制御信号供給部と、第１のモードのときに、上記第３のスイッチング素子を導通状態とし、上記第４のスイッチング素子を非導通状態として、上記パルス幅変調信号に応じて上記第１のスイッチング素子と上記第２のスイッチング素子とを交互に導通状態に駆動し、第２のモードのときに、上記パルス幅変調信号に応じて上記第１及び第４のスイッチング素子と上記第２及び第３のスイッチング素子とを交互に導通状態に駆動する駆動部と、上記モード制御信号の変化に応じて上記制御電圧を変化させる補正部とを有する。
【００２４】
【発明の実施の形態】
第１実施形態
図１は本発明に係るＤＣ−ＤＣコンバータの第１の実施形態を示す回路図である。
図示のように、本実施形態のＤＣ−ＤＣコンバータは、誤差検出部１０、パルス幅変調部２０、モード制御部３０、スイッチング部４０及びループゲイン補正部５０によって構成されている。
【００２５】
以下、本実施形態のＤＣ−ＤＣコンバータの各構成部分について説明する。
誤差検出部１０は、図１に示すように、出力電圧ＶOUT を所定の分圧比で分圧する抵抗素子Ｒ１とＲ２、ＧｍアンプＧＭＡＭＰ１、及びローパスフィルタを構成する抵抗素子Ｒ５、キャパシタＣ１によって構成されている。
【００２６】
ＧｍアンプＧＡＭＰ１は、抵抗素子Ｒ１とＲ２によって得られた分圧電圧、即ち、ノードＮ１の電圧と所定の基準電圧ＶREF とを比較し、当該比較の結果に応じて、誤差電流を出力し、当該誤差電流は直列接続されている抵抗素子Ｒ５とキャパシタＣ１からなるローパスフィルタに入力され、誤差電圧ＶERが出力される。
【００２７】
パルス幅変調部２０は、ｎｐｎトランジスタＱＮ１、抵抗素子Ｒ３，Ｒ４及びコンパレータＣＯＭＰ１によって構成されている。抵抗素子Ｒ３とＲ４は、トランジスタＱＮ１のエミッタと接地電位との間に直列接続され、トランジスタＱＮ１はベースに誤差電圧ＶERが入力され、コレクタに定電圧ＶCCが供給される。
トランジスタＱＮ１と抵抗素子Ｒ３とＲ４は、いわゆるエミッタフォロワを構成している。抵抗素子Ｒ３とＲ４の接続点Ｎ３から、誤差電圧ＶERに基づいた電圧が出力される。ノードＮ３の出力電圧は、いわゆるパルス幅変調を行うための変調基準電圧である。当該変調基準電圧が、所定の周波数をもつ交流信号、例えば、本実施形態では三角波ＶTR1 と比較され、パルス幅変調信号ＶPWM1を出力する。
【００２８】
具体的に、図１に示すように、コンパレータＣＯＭＰ１の同相（非反転）入力端子（＋）にノードＮ３の出力電圧が入力され、反転入力端子（−）に所定の周期の三角波ＶTR1 が入力される。このため、コンパレータＣＯＭＰ１の出力端子から、誤差電圧ＶERに応じてデューティが制御されるパルス幅変調信号ＶPWM1が出力される。
【００２９】
モード制御部３０は、図示のように、ｐＭＯＳトランジスタＱＰＭ１、ｎＭＯＳトランジスタＱＮＭ１、バッファＤＲ０１，ＤＲ０２，ＤＲ０３，ＤＲ０４及びコンパレータＣＯＭＰ２によって構成されている。
トランジスタＱＰＭ１とＱＮＭ１のゲートは、ともにコンパレータＣＯＭＰ２の出力端子に接続されている。トランジスタＱＰＭ１のソースがパルス幅変調部２０のコンパレータＣＯＭＰ１の出力端子に接続され、ドレインがバッファＤＲ０１とＤＲ０２の入力端子に接続されている。トランジスタＱＮＭ１のドレインがトランジスタＱＰＭ１ドレインに接続され、ソースが接地されている。
コンパレータＣＯＭＰ２の同相（非反転）入力端子に入力電圧ＶINが印加され、反転入力端子には、基準電圧Ｖ２が入力される。
バッファＤＲ０１とＤＲ０４は、インバータからなり、入力信号の論理反転信号を出力し、バッファＤＲ０２とＤＲ０３は、入力信号をそのまま出力する。
【００３０】
モード制御部３０において、入力電圧ＶINが基準電圧Ｖ２より高いとき、コンパレータＣＯＭＰ２の出力がハイレベルになる。このため、ｐＭＯＳトランジスタＱＰＭ１が非導通にあり、ｎＭＯＳトランジスタＱＮＭ１が導通状態にあるので、バッファＤＲ０１とＤＲ０２の入力端子がローレベルに保持される。また、このとき、パルス幅変調信号ＶPWM1はバッファＤＲ０３とＤＲ０４の入力端子に印加される。
一方、入力電圧ＶINが基準電圧Ｖ２より低いとき、コンパレータＣＯＭＰ２の出力がローレベルにある。このため、ｐＭＯＳトランジスタＱＰＭ１が導通状態にあり、ｎＭＯＳトランジスタＱＮＭ１が非導通状態にあるので、パルス幅変調信号ＶPWM1は、バッファＤＲ０１〜ＤＲ０４の入力端子に印加される。
【００３１】
スイッチング部４０は、図示のように、スイッチング素子であるｎＭＯＳトランジスタＱＮＭ２，ＱＮＭ３，ＱＮＭ４，ＱＮＭ５及びインダクタンス素子であるコイルＬ１によって構成されている。これらのスイッチング素子とインダクタンス素子は、いわゆるＨ型ブリッジを形成している。
トランジスタＱＮＭ２のゲートにバッファＤＲ０３の出力が印加され、トランジスタＱＮＭ３のゲートにバッファＤＲ０４の出力が印加され、トランジスタＱＮＭ４のゲートにバッファＤＲ０１の出力が印加され、トランジスタＱＮＭ５のゲートにバッファＤＲ０２の出力が印加される。
トランジスタＱＮＭ２のドレインに、入力電圧ＶINが印加され、トランジスタＱＮＭ４のドレインから、出力電圧ＶOUT が出力される。なお、トランジスタのＱＮＭ４のドレインには、出力コンデンサＣOUT が接続されている。
【００３２】
ループゲイン補正部５０は、図示のように、インバータＩＮＶ１、ｎＭＯＳトランジスタＱＮＭ６及び抵抗素子Ｒ６によって構成されている。インバータＩＮＶ１の入力端子がモード制御部３０のコンパレータＣＯＭＰ２の出力端子に接続され、出力端子がトランジスタＱＮＭ６のゲートに接続されている。トランジスタＱＮＭ６のソースが接地され、ドレインが抵抗素子Ｒ６を介してノードＮ３に接続されている。ノードＮ３は、パルス幅変調部２０の抵抗素子Ｒ３とＲ４の接続中点からなる。
【００３３】
このように構成されているループゲイン補正部５０において、モード制御部３０のコンパレータＣＯＭＰ２の出力端子、即ちノードＮ５がハイレベルのとき、インバータＩＮＶ１の出力端子がローレベルに保持される。このため、トランジスタＱＮＭ６が非導通状態にあり、抵抗素子Ｒ６は、ノードＮ３の変調基準電圧に影響を与えない。
【００３４】
一方、コンパレータＣＯＭＰ２の出力端子がローレベルに切り替わったとき、インバータＩＮＶ１の出力端子がハイレベルに切り替わり、トランジスタＱＮＭ６が導通状態になる。このとき、抵抗素子Ｒ６が抵抗素子Ｒ４と並列に接続される。このため、ノードＮ３と接地電位間の抵抗値が抵抗素子Ｒ４とＲ６が並列接続した抵抗値になり、抵抗素子Ｒ６が接続しないときに較べて抵抗値が低下するので、ノードＮ３の電圧も低下する。これに応じて、コンパレータＣＯＭＰ１から出力されるパルス幅変調信号ＶPWM1のデューティも低くなる。
【００３５】
次に、上述した構成を有する本実施形態のＤＣ−ＤＣコンバータの動作に説明する。
本実施形態のＤＣ−ＤＣコンバータにおいて、誤差検出回路１０において出力電圧ＶOUT が抵抗素子Ｒ１とＲ２によって分圧され、分圧電圧と基準電圧ＶREFがＧｍアンプＧＭＡＭＰ１に入力される。ＧｍアンプＧＭＡＭＰ１及び抵抗素子Ｒ５とキャパシタＣ１からなるローパスフィルタによって、誤差電圧ＶERが出力される。当該誤差電圧ＶERがパルス幅変調部２０に入力され、これに応じてデューティが制御されるパルス幅変調信号ＶPWM1が生成される。そして、モード制御部３０によって指定した動作モードに応じて、パルス幅変調信号ＶPWM1に応じてスイッチング部４０のスイッチング素子であるトランジスタＱＮＭ２〜ＱＮＭ５がオン・オフするように制御されるので、所望の出力電圧ＶOUT が出力される。
【００３６】
上述したように、本実施形態のＤＣ−ＤＣコンバータにおいて、出力電圧ＶOUT を制御するフィードバックループが形成されている。当該フィードバックループによって、出力電圧ＶOUT が所望の電圧になるように制御される。
フィードバックループは、所定のループゲインを有する。動作モードの切り替えによって、ループゲインが変化するので、動作モードが切り替わった直後に出力電圧ＶOUT が一時的に変動する。例えば、前述したように、ループゲインに対して補正を行わない場合、入力電圧ＶINが低下して、動作モードが降圧モードから昇降圧モードに切り替わったとき、出力電圧ＶOUT が一時的に所望の値より高くなることがあった。
【００３７】
本実施形態のＤＣ−ＤＣコンバータにおいて、動作モードが切り替わったとき、ループゲイン補正部５０によって、フィードバックループの利得を補正し、動作モードの切り替えによる出力電圧ＶOUT の変動を抑制する。例えば、入力電圧ＶINが基準電圧Ｖ２より高い状態から、基準電圧Ｖ２より低い状態に遷移したとき、コンパレータＣＯＭＰ２の出力がハイレベルからローレベルに切り替わる。これに応じて、ループゲイン補正部５０においてインバータＩＮＶ１の出力信号がローレベルからハイレベルに切り替わり、トランジスタＱＮＭ６が導通状態になる。このため、抵抗素子Ｒ６が抵抗素子Ｒ４と並列に接続される。
【００３８】
これに応じて、ノードＮ３の電圧が低下し、コンパレータＣＯＭＰ１から出力されるパルス幅変調信号ＶPWM1のデューティが低くなるので、昇降圧モードで動作するスイッチング部４０において、スイッチング素子であるトランジスタＱＮＭ２とＱＮＭ５が導通する時間が短くなり、出力電圧ＶOUT を下げる方向に制御が行われる。このため、従来のＤＣ−ＤＣコンバータにおいて動作モード切り替え直後に見られた出力電圧ＶOUT の一時的な上昇が抑制され、動作モードが変化しても出力電圧ＶOUT がほぼ所望の値に保たれる。即ち、本実施形態のＤＣ−ＤＣコンバータにおいて、動作モードの切り替えに伴って、ループゲイン制御部５０により、出力電圧ＶOUT を制御するフィードバックループの利得を補正することによって動作モード切り替え直後に出力電圧ＶOUT が一時的に上昇することが回避され、出力電圧の安定性が改善される。
【００３９】
図２は、本実施形態のＤＣ−ＤＣコンバータにおける動作モードが切り替わった前後の信号波形を示す波形図である。
図２に示すように、入力信号ＶINのレベルが低下することによって、モード制御部３０のコンパレータＣＯＭＰ２の出力、即ちノードＮ５の電圧がハイレベルからローレベルに切り替わる。これに伴ってループゲイン補正部５０が動作し、抵抗素子Ｒ６が抵抗素子Ｒ４と並列に接続されるので、パルス幅変調部２０のノードＮ３の変調基準電圧が低下する。これによって、出力電圧ＶOUT を制御するフィードバックループの利得が補正されるので、出力電圧ＶOUT の上昇が抑制され、動作モードを変えても出力電圧ＶOUT をほぼ一定に保つことができる。
【００４０】
図３は、比較のため、動作モードが切り替わる前後において、本発明のＤＣ−ＤＣコンバータ及び図８に示す従来のＤＣ−ＤＣコンバータの出力電圧を比較するための波形図である。図３に示すように、従来のＤＣ−ＤＣコンバータにおいて、動作モードが切り替わった直後に出力電圧ＶOUT が一時的に上昇し、その値が動作モード切り替え前の約２．７９５Ｖから最大で３．１２６Ｖまでに上昇する。即ち、出力電圧のピーク値が所望の理想値より約１１．６％も上昇してしまう。
【００４１】
これに対して、本実施形態のＤＣ−ＤＣコンバータにおいて、ループゲイン補正部５０を設けることにより、動作モードが切り替わったとき、パルス幅変調部２０の分圧用抵抗素子Ｒ４に抵抗素子Ｒ６が並列に接続され、フィードバックループの利得が下がる。これによって、パルス幅変調部２０において、コンパレータＣＯＭＰ１によって出力されるパルス幅変調信号ＶPWM1のデューティが低下し、出力電圧ＶOUT を下げる方向に制御が働く。この結果、図３に示すように、本実施形態のＤＣ−ＤＣコンバータにおいて、動作モードが切り替わったあと、出力電圧ＶOUT が理想値の２．７９５Ｖから２．８４７Ｖまでにわずかに上昇し、出力電圧の変動は、１．９％以下に抑制される。
【００４２】
以上説明したように、本実施形態によれば、出力電圧ＶOUT を制御するフィードバックループの利得を補正するループゲイン補正部５０が設けられ、入力電圧ＶINに従って動作モードが切り替わったとき、ループゲイン補正部５０が動作し、フィードバックループの利得が下がるように制御が行われる。これによって、パルス幅変調部２０によって出力されるパルス幅変調信号ＶPWM1のデューティが低くなり、出力電圧ＶOUT が下がる方向に制御される。このため、動作モードの切り替えにつれて出力電圧ＶOUT が一時的に上昇することを回避でき、出力電圧の安定性が向上し、負荷回路への影響を防止できる。
【００４３】
第２実施形態
図４は本発明に係るＤＣ−ＤＣコンバータの第２の実施形態を示す回路図である。
図１に示す第１の実施形態に較べて、本実施形態のＤＣ−ＤＣコンバータは、ループゲイン補正部の構成だけが異なり、他の構成部分はほぼ同じである。このため、図４において図１と同じ構成部分に同じ符号を付して表記している。また、以下の説明では、第１の実施形態と異なる構成を有するループゲイン補正部５０ａについてのみ説明し、他の部分の説明を省略する。
【００４４】
本実施形態のＤＣ−ＤＣコンバータにおいて、ループゲイン補正部５０ａは、図４に示すように、インバータＩＮＶ１、ｎｐｎトランジスタＱＮ２及び抵抗素子Ｒ６によって構成されている。
【００４５】
インバータＩＮＶ１の入力端子がモード制御部３０のコンパレータＣＯＭＰ２の出力端子に接続され、出力端子がトランジスタＱＮ２のベースに接続されている。トランジスタＱＮ２のエミッタが接地され、コレクタが抵抗素子Ｒ６を介してノードＮ３に接続されている。
【００４６】
即ち、図１に示す第１の実施形態に比較すると、本実施形態のＤＣ−ＤＣコンバータのループゲイン補正部において、ｎＭＯＳトランジスタの代わりに、バイポーラトランジスタであるｎｐｎトランジスタＱＮ２を用いて、抵抗素子Ｒ６の接続を制御する。
【００４７】
モード制御回路３０において、コンパレータＣＯＭＰ２の出力がハイレベルのとき、ループゲイン補正部５０ａのインバータＩＮＶ１の出力がローレベルに保持されるので、トランジスタＱＮ２が非導通状態にある。コンパレータＣＯＭＰ２の出力がハイレベルからローレベルに切り替わったとき、インバータＩＮＶ１の出力がローレベルからハイレベルに切り替わり、トランジスタＱＮ２が導通状態になる。このため、抵抗素子Ｒ６が抵抗素子Ｒ４と並列に接続され、これに応じてコンパレータＣＯＭＰ１によって出力されるパルス幅変調信号ＶPWM1のデューティが低下する。これによって、出力電圧ＶOUT の上昇が抑制され、動作モードの切り替えに影響されず、出力電圧ＶOUT をほぼ一定のレベルに保つことができる。
【００４８】
第３実施形態
図５は本発明に係るＤＣ−ＤＣコンバータの第３の実施形態を示す回路図である。
図示のように、本実施形態のＤＣ−ＤＣコンバータは、ループゲイン補正部５０ｂを除く他の構成部分は、図１に示す第１の実施形態の各構成部分とほぼ同じである。以下、第１の実施形態と異なる構成を有するループゲイン補正部５０ｂについてのみ説明し、他の部分の説明を省略する。
【００４９】
ループゲイン補正部５０ｂは、図５に示すように、インバータＩＮＶ１、ワンショート（Ｏｎｅ ｓｈｏｔ）回路ＯＳＴ１、ｎＭＯＳトランジスタＱＮＭ６及び抵抗素子Ｒ６によって構成されている。
【００５０】
インバータＩＮＶ１の入力端子はモード制御回路３０のコンパレータＣＯＭＰ２の出力端子に接続されている。インバータＩＮＶ１の出力信号がワンショート回路ＯＳＴ１に入力され、ワンショート回路ＯＳＴ１の出力信号がトランジスタＱＮＭ６のゲートに入力される。
トランジスタＱＮＭ６のソースが接地され、ドレインが抵抗素子Ｒ６を介してノードＮ３に接続されている。
【００５１】
即ち、本実施形態のＤＣ−ＤＣコンバータのループゲイン補正部５０ｂは、第１の実施形態のループゲイン補正部５０に較べて、ワンショート回路ＯＳＴ１が追加された点では異なる。以下、本実施形態のループゲイン補正回路５０ｂの動作について説明する。
【００５２】
ワンショート回路ＯＳＴ１は、入力信号の立ち上がりエッジによってトリガーされ、所定の幅をもつパルス信号Ｓp を出力する。
本実施形態のループゲイン補正部５０ｂにおいて、コンパレータＣＯＭＰ２の出力信号がハイレベルからローレベルに切り替わったとき、インバータＩＮＶ１の出力信号がローレベルからハイレベルに立ち上がる。これに応じて、ワンショート回路ＯＳＴ１が動作し、インバータＩＮＶ１の出力信号の立ち上がりエッジから所定の幅をもつパルス信号Ｓp を出力する。
【００５３】
入力電圧ＶINの低下に伴ってモード制御部３０によって動作モードの切り替えが行われたとき、コンパレータＣＯＭＰ２の出力信号がハイレベルからローレベルに切り替わる。これに応じて、インバータＩＮＶ１の出力信号が立ち上がり、ワンショート回路ＯＳＴ１から所定の幅をもつパルス信号Ｓp が出力される。パルスパルス信号Ｓp がハイレベルの間、トランジスタＱＮＭ６が導通するので、抵抗素子Ｒ６が抵抗素子Ｒ４と並列に接続される。これによって、出力電圧ＶOUT を制御するフィードバックループの利得が下げられ、出力電圧ＶOUT の上昇が抑制される。
【００５４】
前述したように、図８に示す従来のＤＣ−ＤＣコンバータにおいて、動作モードが切り替えた直後に出力電圧ＶOUT が一時的に上昇する。このため、本実施形態では、ループゲイン補正部５０ｂにおいて、ワンショート回路ＯＳＴ１を用いて、動作モードが切り替わったあと所定の期間において、パルス幅変調部２０の抵抗素子Ｒ４に抵抗素子Ｒ６を並列に接続し、フィードバックループの利得を下げる。これによって、ワンショート回路ＯＳＴ１によって出力されるパルス信号Ｓp のパルス期間中、パルス幅変調信号ＶPWM1のデューティが低く制御されるので、出力電圧ＶOUT の一時的な上昇が抑制される。
【００５５】
上述したように、本実施形態のＤＣ−ＤＣコンバータにおいて、ループゲイン補正部５０ｂにワンショート回路ＯＳＴ１が設けられ、動作モードの切り替えに応じて所定の幅をもつパルス信号Ｓp が出力され、これに応じて抵抗素子Ｒ６がパルス幅変調部２０の抵抗素子Ｒ４と並列に接続される。このため、動作モード切り替えのあと、ワンショート回路ＯＳＴ１のパルス期間中に、フィードバックループの利得が下げられ、出力電圧ＶOUT の上昇が抑制されるので、動作モードの切り替えに影響されることなく、出力電圧ＶOUT をほぼ一定に保つことができる。
【００５６】
第４実施形態
図６は本発明に係るＤＣ−ＤＣコンバータの第４の実施形態を示す回路図である。
本実施形態のＤＣ−ＤＣコンバータは、上述した第３の実施形態と同じように、ループゲイン補正部にワンショート回路ＯＳＴ１を用いてるが、本実施形態のループゲイン補正部５０ｃでは、抵抗素子Ｒ７の接続が異なる。
【００５７】
以下、本実施形態のループゲイン補正部５０ｃの構成及び動作についてそれぞれ説明する。
図６に示すように、ループゲイン補正部５０ｃは、インバータＩＮＶ１、ワンショート回路ＯＳＴ１、ｎＭＯＳトランジスタＱＮＭ６及び抵抗素子Ｒ７によって構成されている。
【００５８】
インバータＩＮＶ１の入力端子がモード制御部３０のコンパレータＣＯＭＰ２の出力端子に接続され、出力端子がワンショート回路ＯＳＴ１の入力端子に接続されている。
ワンショート回路ＯＳＴ１の出力端子がトランジスタＱＮＭ６のゲートに接続されている。
トランジスタＱＮＭ６のソースが接地され、ドレインが抵抗素子Ｒ７を介して、ノードＮ２に接続されている。
【００５９】
即ち、本実施形態のループゲイン補正部５０ｃにおいて、トランジスタＱＮＭ６のソースに接続されている抵抗素子Ｒ７の他方の端子がノードＮ３ではなく、ノードＮ２に接続されている点では、図５に示す本発明の第３の実施形態と異なる。
【００６０】
本実施形態のループゲイン補正部５０ｃにおいて、モード制御部３０によって動作モードが切り替えられたとき、ワンショート回路ＯＳＴ１から所定の幅をもつパルス信号Ｓp が出力される。これに応じて、トランジスタＱＮＭ６が導通し、等価的に抵抗素子Ｒ７がノードＮ２と接地電位との間に接続される。
【００６１】
このとき、ノードＮ２と接地電位間に、直列接続されている抵抗素子Ｒ５とキャパシタＣ１からなるローパスフィルタと並列に抵抗素子Ｒ７が接続される。即ち、ＧｍアンプＧＭＡＭＰ１の出力端子に接続されているローパスフィルタの利得が低くなるので、ノードＮ２から出力される誤差電圧ＶERの電圧が低下する。これに応じて、パルス幅変調部２０において、ノードＮ３の電圧も低下し、コンパレータＣＯＭＰ１から出力されるパルス幅変調信号ＶPWM1のデューティが低くなる。これによって出力電圧ＶOUT の上昇傾向が抑制される。
【００６２】
以上説明したように、本実施形態のＤＣ−ＤＣコンバータにおいて、ループゲイン補正部５０ｃを設けることによって、動作モードの切り替えに従って出力電圧ＶOUT を制御するフィードバックループの利得が低くなるように制御が行われる。これによって、動作モードの切り替えに伴う出力電圧ＶOUT の一時的な上昇が抑制され、出力電圧ＶOUT の安定性が改善される。
【００６３】
第５実施形態
図７は本発明に係るＤＣ−ＤＣコンバータの第５の実施形態を示す回路図である。
図示のように、本実施形態のＤＣ−ＤＣコンバータは、図１に示す本発明の第１の実施形態とほぼ同じ構成を有する。ただし、本実施形態では、モード制御部３０ａにおいて、バッファＤＲ０１’とＤＲ０３’は、第１の実施形態のバッファＤＲ０１とＤＲ０３とは異なり、また、スイッチング部４０ａにおいて、バッファＤＲ０１’及びＤＲ０３’の出力信号によって制御されるスイッチング素子は、ｐＭＯＳトランジスタＱＰＭ２及びＱＰＭ３からなる。
【００６４】
本実施形態のモード制御部３０ａにおいて、バッファＤＲ０１’は、入力信号を反転せず出力する。一方、バッファＤＲ０３’は、入力信号を反転して出力する。
【００６５】
このため、本実施形態のＤＣ−ＤＣコンバータにおいて、入力電圧ＶINが基準電圧Ｖ２より高いとき、モード制御部３０ａにおいて、コンパレータＣＯＭＰ２の出力がハイレベルに保持されるので、トランジスタＱＮＭ１が導通状態にあり、これに応じてノードＮ４がローレベルに保持される。このとき、バッファＤＲ０１’とＤＲ０２の出力端子がともにローレベルに保持される。これに応じて、スイッチング部４０ａにおいて、トランジスタＱＰＭ３が導通状態、トランジスタＱＮＭ５が非導通状態に保持されるので、ＤＣ−ＤＣコンバータは降圧モードで動作する。このとき、パルス幅変調部２０から出力されるパルス幅変調信号ＶPWM1に応じて、トランジスタＱＰＭ２とＱＮＭ３が交互にオン・オフするように制御されるので、出力電圧ＶOUT が所望のレベルに保持される。
【００６６】
入力電圧ＶINが基準電圧Ｖ２より低くなると、モード制御部３０ａにおいて、コンパレータＣＯＭＰ２の出力信号がローレベルになり、これに応じてトランジスタＱＮＭ１が非導通状態となり、トランジスタＱＰＭ１が導通状態となる。このため、パルス幅変調部２０から出力されるパルス幅変調信号ＶPWM1がバッファＤＲ０１’，ＤＲ０２，ＤＲ０３’，ＤＲ０４に入力される。これらのバッファの出力信号に応じて、スイッチング部４０ａにおいて、トランジスタＱＰＭ２とＱＮＭ５が導通し、トランジスタＱＰＭ３とＱＮＭ３が非導通の状態と、この逆の状態が交互に制御される。さらに、出力電圧ＶOUT と基準電圧ＶREF に基づき、フィードバックループによってパルス幅変調部２０から出力されるパルス幅変調信号ＶPWM1のデューティが制御される。これによって、出力電圧ＶOUT が所望の値に保たれる。
【００６７】
さらに、本実施形態のＤＣ−ＤＣコンバータにおいて、ループゲイン補正部５０が設けられ、当該ループゲイン補正部５０により、動作モードが切り替わったとき、フィードバックループの利得が制御され、動作モードの切り替えによる出力電圧ＶOUT の一時的な上昇が抑制され、出力電圧ＶOUT の安定性が改善される。
【００６８】
なお、上述した実施形態以外にも、本発明のＤＣ−ＤＣコンバータは他の構成をとることも可能である。例えば、誤差検出部１０において、ＧｍアンプＧＭＡＭＰ１の代わりに、電圧出力型の差動増幅回路を用いることもできる。また、パルス幅変調部２０において、バイポーラトランジスタＱＮ１の代わりに、ＭＯＳトランジスタ、例えばｎＭＯＳトランジスタを用いることもできる。その他にも、本発明のＤＣ−ＤＣコンバータは、種々の変形例があることはいうまでもない。
【００６９】
【発明の効果】
以上説明したように、本発明のＤＣ−ＤＣコンバータによれば、入力電圧に応じて動作モードが切り替わったとき、出力電圧を制御するフィードバックループの利得を補正することによって、動作モードの切り替えによる出力電圧の一時的な変動を抑制することができ、動作モードの切り替えに影響されることなく、常に安定した出力電圧を負荷回路に供給することができる利点がある。
【図面の簡単な説明】
【図１】本発明に係るＤＣ−ＤＣコンバータの第１の実施形態を示す回路図である。
【図２】ＤＣ−ＤＣコンバータの第１の実施形態の動作を示す波形図である。
【図３】動作モードの切り替えに伴う従来のＤＣ−ＤＣコンバータと本発明のＤＣ−ＤＣコンバータの出力電圧の変動を比較するための波形図である。
【図４】本発明に係るＤＣ−ＤＣコンバータの第２の実施形態を示す回路図である。
【図５】本発明に係るＤＣ−ＤＣコンバータの第３の実施形態を示す回路図である。
【図６】本発明に係るＤＣ−ＤＣコンバータの第４の実施形態を示す回路図である。
【図７】本発明に係るＤＣ−ＤＣコンバータの第５の実施形態を示す回路図である。
【図８】従来のＤＣ−ＤＣコンバータの一構成例を示す回路図である。
【図９】従来のＤＣ−ＤＣコンバータの動作を示す波形図である。
【符号の説明】
１０…誤差検出部、
２０…パルス幅変調部、
３０，３０ａ…モード制御部、
４０，４０ａ…スイッチング部、
５０，５０ａ，５０ｂ，５０ｃ…ループゲイン補正部、
ＶIN…入力電圧、ＶOUT …出力電圧。
【発明の属する技術分野】
本発明は、ＤＣ−ＤＣコンバータ、例えば、ステップダウン（降圧型）とクロス（昇降圧型）が交互に切り替えられるスイッチングレギュレータで構成されたＤＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータの駆動回路に関するものである。
【０００２】
【従来の技術】
スイッチングレギュレータは、スイッチング素子とインダクタンス素子、例えばコイルを組み合わせて構成され、入力電圧及び出力電圧に応じてスイッチング素子を制御することによって、常に所望の電圧を負荷回路に供給することが可能である。
【０００３】
スイッチングレギュレータの中、入力電圧に応じて動作モードを切り替え可能なものがある。例えば、入力電圧が所定の基準値を上回るとき、ステップダウン、いわゆる降圧モードで動作し、入力電圧が所定の基準値以下になると、動作モードを切り替えて、クロス、いわゆる昇降圧モードで動作する。こうした動作モードの切り替え制御によって、入力電圧の変動にもかかわらず、常に安定した出力電圧を負荷回路に供給することができる。この場合の入力電圧の電圧源としては、時間の経過に伴なって出力電圧が低下する二次電池などが挙げられる。
【０００４】
図８は上述した動作モード切り替え可能なスイッチングレギュレータの一構成例を示す回路図である。図示のように、このスイッチングレギュレータは、誤差検出部１０、パルス幅変調部２０、モード制御部３０及びスイッチング部４０によって構成されている。
【０００５】
誤差検出部１０は、出力電圧ＶOUT を所定の分圧比で分圧する抵抗素子Ｒ１，Ｒ２、ＧｍアンプＧＡＭＰ１及び抵抗素子Ｒ５とキャパシタＣ１からなるローパスフィルタによって構成されている。
ＧｍアンプＧＡＭＰ１は、抵抗素子Ｒ１とＲ２によって得られた分圧電圧、即ち、ノードＮ１の電圧と所定の基準電圧ＶREF とを比較し、当該比較の結果に応じて、誤差電圧ＶERを出力する。
【０００６】
パルス幅変調部２０は、ｎｐｎトランジスタＱＮ１、抵抗素子Ｒ３，Ｒ４及びコンパレータＣＯＭＰ１によって構成されている。抵抗素子Ｒ３とＲ４は、トランジスタＱＮ１のエミッタと接地電位との間に直列接続され、トランジスタＱＮ１のベースに誤差電圧ＶERが入力される。
トランジスタＱＮ１と抵抗素子Ｒ３とＲ４は、いわゆるエミッタフォロワを構成している。抵抗素子Ｒ３とＲ４の接続点Ｎ３から、誤差電圧ＶERに基づいた電圧が出力され、コンパレータＣＯＭＰ１の同相（非反転）入力端子（＋）に入力される。一方、コンパレータＣＯＭＰ１の反転入力端子（−）に、所定の周期の三角波ＶTR1 が入力される。このため、コンパレータＣＯＭＰ１から、誤差電圧ＶERに応じてデューティが制御されるパルス幅変調信号ＶPWM1が出力される。なお、ここで、デューティとは、パルス幅変調信号ＶPWM1が１周期のうちハイレベルに保持されている時間が占める割合をいう。
【０００７】
モード制御部３０は、図示のようにｐＭＯＳトランジスタＱＰＭ１、ｎＭＯＳトランジスタＱＮＭ１、バッファＤＲ０１，ＤＲ０２，ＤＲ０３，ＤＲ０４及びコンパレータＣＯＭＰ２によって構成されている。
トランジスタＱＰＭ１とＱＮＭ１のゲートは、ともにコンパレータＣＯＭＰ２の出力端子に接続されている。
コンパレータＣＯＭＰ２の同相（非反転）入力端子に入力電圧ＶINが印加され、反転入力端子には、基準電圧Ｖ２が入力される。
バッファＤＲ０１とＤＲ０４は、インバータからなり、入力信号の論理反転信号を出力し、バッファＤＲ０２とＤＲ０３は、入力信号をそのまま出力する。
【０００８】
モード制御部３０において、入力電圧ＶINが基準電圧Ｖ２より高いとき、コンパレータＣＯＭＰ２の出力がハイレベルになる。このため、ｐＭＯＳトランジスタＱＰＭ１が非導通し、ｎＭＯＳトランジスタＱＮＭ１が導通するので、バッファＤＲ０１とＤＲ０２の入力端子がローレベルに保持される。また、このとき、パルス幅変調信号ＶPWM1はバッファＤＲ０３とＤＲ０４の入力端子に印加される。
一方、入力電圧ＶINが基準電圧Ｖ２より低いとき、コンパレータＣＯＭＰ２の出力がローレベルにある。このため、ｐＭＯＳトランジスタＱＰＭ１が導通し、ｎＭＯＳトランジスタＱＮＭ１が非導通状態なので、パルス幅変調信号ＶPWM1は、バッファＤＲ０１〜ＤＲ０４の入力端子に印加される。
【０００９】
スイッチング部４０は、図示のように、スイッチング素子であるｎＭＯＳトランジスタＱＮＭ２，ＱＮＭ３，ＱＮＭ４，ＱＮＭ５及びインダクタンス素子であるコイルＬ１によって構成されている。これらのスイッチング素子とインダクタンス素子は、いわゆるＨ型ブリッジを構成している。
トランジスタＱＮＭ２のゲートにバッファＤＲ０３の出力が印加され、トランジスタＱＮＭ３のゲートにバッファＤＲ０４の出力が印加され、トランジスタＱＮＭ４のゲートにバッファＤＲ０１の出力が印加され、トランジスタＱＮＭ５のゲートにバッファＤＲ０２の出力が印加される。
トランジスタＱＮＭ２のドレインに、入力電圧ＶINが印加され、トランジスタＱＮＭ４のドレインから、出力電圧ＶOUT が出力される。なお、トランジスタのＱＮＭ４のドレインには、出力コンデンサＣOUT が接続されている。
【００１０】
上述したように構成されたスイッチングレギュレータにおいて、モード制御部３０によって、入力電圧ＶINに従って動作モードが制御される。例えば、入力電圧ＶINが基準電圧Ｖ２より高いとき、トランジスタＱＮＭ１が導通状態に保持され、これに応じてバッファＤＲ０１とＤＲ０２の入力端子がともにローレベルに保持されるので、バッファＤＲ０１の出力端子がハイレベル、バッファＤＲ０２の出力端子がローレベルにそれぞれ保持される。このため、スイッチング部４０において、トランジスタＱＮＭ４が導通、トランジスタＱＮＭ５が非導通状態にそれぞれ保持される。この場合、パルス幅変調信号ＶPWM1に応じて、トランジスタＱＮＭ２とＱＮＭ３が交互にオン・オフするように制御されるので、スイッチングレギュレータは、降圧モードで動作する。
【００１１】
一方、入力電圧ＶINが基準電圧Ｖ２より低いとき、トランジスタＱＰＭ１が導通状態に保持され、トランジスタＱＮＭ１が非導通状態に保持される。このとき、パルス幅変調信号ＶPWM1がすべてのバッファＤＲ０１〜ＤＲ０４の入力端子に入力される。これに応じて、スイッチング部４０において、パルス幅変調信号ＶPWM1に応じて、トランジスタＱＮＭ２とＱＮＭ５が導通し、トランジスタＱＮＭ３とＱＮＭ４が非導通する状態と、この逆の状態が交互に制御される。即ち、この場合、スイッチングレギュレータは、昇降圧モードで動作する。
【００１２】
このように、入力電圧ＶINに従ってスイッチングレギュレータの動作モードを適宜切り替えることによって、入力電圧ＶINのレベル変動に影響されることなく、常に安定した電圧ＶOUT を負荷回路に供給することができる。
【００１３】
【発明が解決しようとする課題】
ところで、上述した従来のＤＣ−ＤＣコンバータでは、動作モードの切り替えに伴い、出力電圧ＶOUT の変動が生じてしまうという不利益がある。
【００１４】
図８に示すスイッチングレギュレータにおいて、出力電圧ＶOUT と所定の基準電圧との誤差に応じて、パルス幅変調信号ＶPWM1が生成され、これに従ってスイッチング素子が制御される。即ち、出力電圧ＶOUT が所望の値に維持されるようにフィードバック制御ループが形成されている。当該フィードバック制御ループの利得（ループゲイン）が動作モードの切り替えに伴って変化する。
【００１５】
以下、シミュレーションの波形を参照して動作モードの切り替えに伴う出力電圧の変動を説明する。
図９は、動作モードの切り替えに伴なう出力電圧ＶOUT の変動を示すシミュレーションの波形図である。図示のように、ここで、例えば入力電圧ＶINが所定の基準電圧Ｖ２より高い状態から基準電圧Ｖ２以下に変化したときの波形を示している。
【００１６】
モード制御部３０によって、入力電圧ＶINの変動に応じてコンパレータＣＯＭＰ２の出力端子、即ちノードＮ５の電圧がハイレベルからローレベルに切り替わる。これに伴って、スイッチングレギュレータは降圧モードから昇降圧モードに動作モードが切り換わる。降圧モードと昇降圧モードにおける出力電圧ＶOUT を制御するフィードバックループの利得は互いに異なっており、降圧モードにおける利得が昇降圧モードにおける利得よりも高い。従って、このフィードバックループの利得は、動作モードが降圧モードから昇降圧モードに切り替わった際に直ちに変化する必要があるが、図８に示す回路においては、この利得は直ちに変化せず、徐々に変化することになる。このため、図９に示すように、動作モードが切り替えの直後にノードＮ２とＮ３の電圧が一時的に理想的な値より低くなる。このため、コンパレータＣＯＭＰ１により出力されるパルス幅変調信号ＶPWM1のデューティが理想的な値より高くなり、出力電圧ＶOUT が動作モードの切り替えの直後に一時的に上昇して希望の電圧より高くなる。
【００１７】
図９に示すシミュレーションの結果では、動作モードが切り替わった直後に出力電圧が所望の理想値より最大で約１２％が高くなることが分かる。このため、動作モードの切り替えによって出力電圧が一時的に上昇し、負荷回路の動作に影響を与えることがある。
【００１８】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、入力電圧の変動に従って動作モードを切り替え可能なＤＣ−ＤＣコンバータにおいて、動作モードの切り替えに応じてループゲインを補正することで、動作モードの切り替えに伴う出力電圧の変動を最小限に抑制できるＤＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータの駆動回路を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するため、本発明のＤＣ−ＤＣコンバータは、出力電圧に応じた電圧と第１の基準電圧との誤差に基づき、誤差信号を出力する誤差検出部と、上記誤差検出部によって出力された上記誤差信号に応じたデューティをもつパルス幅変調信号を出力するパルス幅変調部と、入力電圧と第２の基準電圧とを比較し、当該比較結果に応じて動作モードを第１のモードから第２のモードに切り替える動作モード制御部と、上記動作モード制御部によって設定した動作モードにおいて、上記パルス幅変調信号に応じてスイッチング動作を行い、出力電圧を所望の値に保持するスイッチング部と、上記動作モードを切り替えたとき、上記パルス幅変調信号のデューティを補正し、上記出力電圧の変動を抑制する補正部とを有する。
【００２０】
また、本発明では、好適には、上記パルス幅変調部は、上記誤差信号に応じて生成された変調基準信号と所望の周期をもつ交流信号とを比較し、当該比較結果に応じて所望のデューティをもつ上記パルス幅変調信号を出力する比較回路を有する。
【００２１】
また、本発明では、好適には、上記補正部は、上記動作モードの切り替えを制御する信号に応じて、上記変調基準信号のレベルを調整する。
【００２２】
さらに、本発明では、好適には、上記補正部は、上記動作モードの切り替えを制御する信号に応じて、所定の時間において上記変調基準信号のレベルを調整する。より具体的に、例えば、上記補正部は、上記動作モードの切り替えを制御する信号に応じて、所定の幅をもつパルス信号を生成し、当該パルス信号に応じて上記変調基準信号のレベルを調整する。
【００２３】
上記目的を達成するために、本発明の駆動回路は、第１の電源電圧端子とインダクタンス素子の一方の端子との間に接続された第１のスイッチング素子と、上記インダクタンス素子の一方の端子と第２の電源電圧端子との間に接続された第２のスイッチング素子と、上記インダクタンス素子の他方の端子と電圧出力端子との間に接続された第３のスイッチング素子と、上記インダクタンス素子の他方の端子と第２の電源電圧端子との間に接続された第４のスイッチング素子と、上記電圧出力端子に接続された出力コンデンサとを有するＤＣ−ＤＣコンバータの上記第１、第２、第３及び第４のスイッチング素子を駆動する駆動回路であって、上記電圧出力端子の出力電圧に応じた電圧と第１の基準電圧とを比較して誤差信号を出力する誤差出力部と、上記誤差信号に応じた制御電圧と所定の周波数の交流信号とを比較してパルス幅変調信号を生成するパルス幅変調信号生成部と、上記第１の電源電圧端子に供給される電圧と第２の基準電圧とを比較して第１のモード制御信号又は第２のモード制御信号を供給するモード制御信号供給部と、第１のモードのときに、上記第３のスイッチング素子を導通状態とし、上記第４のスイッチング素子を非導通状態として、上記パルス幅変調信号に応じて上記第１のスイッチング素子と上記第２のスイッチング素子とを交互に導通状態に駆動し、第２のモードのときに、上記パルス幅変調信号に応じて上記第１及び第４のスイッチング素子と上記第２及び第３のスイッチング素子とを交互に導通状態に駆動する駆動部と、上記モード制御信号の変化に応じて上記制御電圧を変化させる補正部とを有する。
【００２４】
【発明の実施の形態】
第１実施形態
図１は本発明に係るＤＣ−ＤＣコンバータの第１の実施形態を示す回路図である。
図示のように、本実施形態のＤＣ−ＤＣコンバータは、誤差検出部１０、パルス幅変調部２０、モード制御部３０、スイッチング部４０及びループゲイン補正部５０によって構成されている。
【００２５】
以下、本実施形態のＤＣ−ＤＣコンバータの各構成部分について説明する。
誤差検出部１０は、図１に示すように、出力電圧ＶOUT を所定の分圧比で分圧する抵抗素子Ｒ１とＲ２、ＧｍアンプＧＭＡＭＰ１、及びローパスフィルタを構成する抵抗素子Ｒ５、キャパシタＣ１によって構成されている。
【００２６】
ＧｍアンプＧＡＭＰ１は、抵抗素子Ｒ１とＲ２によって得られた分圧電圧、即ち、ノードＮ１の電圧と所定の基準電圧ＶREF とを比較し、当該比較の結果に応じて、誤差電流を出力し、当該誤差電流は直列接続されている抵抗素子Ｒ５とキャパシタＣ１からなるローパスフィルタに入力され、誤差電圧ＶERが出力される。
【００２７】
パルス幅変調部２０は、ｎｐｎトランジスタＱＮ１、抵抗素子Ｒ３，Ｒ４及びコンパレータＣＯＭＰ１によって構成されている。抵抗素子Ｒ３とＲ４は、トランジスタＱＮ１のエミッタと接地電位との間に直列接続され、トランジスタＱＮ１はベースに誤差電圧ＶERが入力され、コレクタに定電圧ＶCCが供給される。
トランジスタＱＮ１と抵抗素子Ｒ３とＲ４は、いわゆるエミッタフォロワを構成している。抵抗素子Ｒ３とＲ４の接続点Ｎ３から、誤差電圧ＶERに基づいた電圧が出力される。ノードＮ３の出力電圧は、いわゆるパルス幅変調を行うための変調基準電圧である。当該変調基準電圧が、所定の周波数をもつ交流信号、例えば、本実施形態では三角波ＶTR1 と比較され、パルス幅変調信号ＶPWM1を出力する。
【００２８】
具体的に、図１に示すように、コンパレータＣＯＭＰ１の同相（非反転）入力端子（＋）にノードＮ３の出力電圧が入力され、反転入力端子（−）に所定の周期の三角波ＶTR1 が入力される。このため、コンパレータＣＯＭＰ１の出力端子から、誤差電圧ＶERに応じてデューティが制御されるパルス幅変調信号ＶPWM1が出力される。
【００２９】
モード制御部３０は、図示のように、ｐＭＯＳトランジスタＱＰＭ１、ｎＭＯＳトランジスタＱＮＭ１、バッファＤＲ０１，ＤＲ０２，ＤＲ０３，ＤＲ０４及びコンパレータＣＯＭＰ２によって構成されている。
トランジスタＱＰＭ１とＱＮＭ１のゲートは、ともにコンパレータＣＯＭＰ２の出力端子に接続されている。トランジスタＱＰＭ１のソースがパルス幅変調部２０のコンパレータＣＯＭＰ１の出力端子に接続され、ドレインがバッファＤＲ０１とＤＲ０２の入力端子に接続されている。トランジスタＱＮＭ１のドレインがトランジスタＱＰＭ１ドレインに接続され、ソースが接地されている。
コンパレータＣＯＭＰ２の同相（非反転）入力端子に入力電圧ＶINが印加され、反転入力端子には、基準電圧Ｖ２が入力される。
バッファＤＲ０１とＤＲ０４は、インバータからなり、入力信号の論理反転信号を出力し、バッファＤＲ０２とＤＲ０３は、入力信号をそのまま出力する。
【００３０】
モード制御部３０において、入力電圧ＶINが基準電圧Ｖ２より高いとき、コンパレータＣＯＭＰ２の出力がハイレベルになる。このため、ｐＭＯＳトランジスタＱＰＭ１が非導通にあり、ｎＭＯＳトランジスタＱＮＭ１が導通状態にあるので、バッファＤＲ０１とＤＲ０２の入力端子がローレベルに保持される。また、このとき、パルス幅変調信号ＶPWM1はバッファＤＲ０３とＤＲ０４の入力端子に印加される。
一方、入力電圧ＶINが基準電圧Ｖ２より低いとき、コンパレータＣＯＭＰ２の出力がローレベルにある。このため、ｐＭＯＳトランジスタＱＰＭ１が導通状態にあり、ｎＭＯＳトランジスタＱＮＭ１が非導通状態にあるので、パルス幅変調信号ＶPWM1は、バッファＤＲ０１〜ＤＲ０４の入力端子に印加される。
【００３１】
スイッチング部４０は、図示のように、スイッチング素子であるｎＭＯＳトランジスタＱＮＭ２，ＱＮＭ３，ＱＮＭ４，ＱＮＭ５及びインダクタンス素子であるコイルＬ１によって構成されている。これらのスイッチング素子とインダクタンス素子は、いわゆるＨ型ブリッジを形成している。
トランジスタＱＮＭ２のゲートにバッファＤＲ０３の出力が印加され、トランジスタＱＮＭ３のゲートにバッファＤＲ０４の出力が印加され、トランジスタＱＮＭ４のゲートにバッファＤＲ０１の出力が印加され、トランジスタＱＮＭ５のゲートにバッファＤＲ０２の出力が印加される。
トランジスタＱＮＭ２のドレインに、入力電圧ＶINが印加され、トランジスタＱＮＭ４のドレインから、出力電圧ＶOUT が出力される。なお、トランジスタのＱＮＭ４のドレインには、出力コンデンサＣOUT が接続されている。
【００３２】
ループゲイン補正部５０は、図示のように、インバータＩＮＶ１、ｎＭＯＳトランジスタＱＮＭ６及び抵抗素子Ｒ６によって構成されている。インバータＩＮＶ１の入力端子がモード制御部３０のコンパレータＣＯＭＰ２の出力端子に接続され、出力端子がトランジスタＱＮＭ６のゲートに接続されている。トランジスタＱＮＭ６のソースが接地され、ドレインが抵抗素子Ｒ６を介してノードＮ３に接続されている。ノードＮ３は、パルス幅変調部２０の抵抗素子Ｒ３とＲ４の接続中点からなる。
【００３３】
このように構成されているループゲイン補正部５０において、モード制御部３０のコンパレータＣＯＭＰ２の出力端子、即ちノードＮ５がハイレベルのとき、インバータＩＮＶ１の出力端子がローレベルに保持される。このため、トランジスタＱＮＭ６が非導通状態にあり、抵抗素子Ｒ６は、ノードＮ３の変調基準電圧に影響を与えない。
【００３４】
一方、コンパレータＣＯＭＰ２の出力端子がローレベルに切り替わったとき、インバータＩＮＶ１の出力端子がハイレベルに切り替わり、トランジスタＱＮＭ６が導通状態になる。このとき、抵抗素子Ｒ６が抵抗素子Ｒ４と並列に接続される。このため、ノードＮ３と接地電位間の抵抗値が抵抗素子Ｒ４とＲ６が並列接続した抵抗値になり、抵抗素子Ｒ６が接続しないときに較べて抵抗値が低下するので、ノードＮ３の電圧も低下する。これに応じて、コンパレータＣＯＭＰ１から出力されるパルス幅変調信号ＶPWM1のデューティも低くなる。
【００３５】
次に、上述した構成を有する本実施形態のＤＣ−ＤＣコンバータの動作に説明する。
本実施形態のＤＣ−ＤＣコンバータにおいて、誤差検出回路１０において出力電圧ＶOUT が抵抗素子Ｒ１とＲ２によって分圧され、分圧電圧と基準電圧ＶREFがＧｍアンプＧＭＡＭＰ１に入力される。ＧｍアンプＧＭＡＭＰ１及び抵抗素子Ｒ５とキャパシタＣ１からなるローパスフィルタによって、誤差電圧ＶERが出力される。当該誤差電圧ＶERがパルス幅変調部２０に入力され、これに応じてデューティが制御されるパルス幅変調信号ＶPWM1が生成される。そして、モード制御部３０によって指定した動作モードに応じて、パルス幅変調信号ＶPWM1に応じてスイッチング部４０のスイッチング素子であるトランジスタＱＮＭ２〜ＱＮＭ５がオン・オフするように制御されるので、所望の出力電圧ＶOUT が出力される。
【００３６】
上述したように、本実施形態のＤＣ−ＤＣコンバータにおいて、出力電圧ＶOUT を制御するフィードバックループが形成されている。当該フィードバックループによって、出力電圧ＶOUT が所望の電圧になるように制御される。
フィードバックループは、所定のループゲインを有する。動作モードの切り替えによって、ループゲインが変化するので、動作モードが切り替わった直後に出力電圧ＶOUT が一時的に変動する。例えば、前述したように、ループゲインに対して補正を行わない場合、入力電圧ＶINが低下して、動作モードが降圧モードから昇降圧モードに切り替わったとき、出力電圧ＶOUT が一時的に所望の値より高くなることがあった。
【００３７】
本実施形態のＤＣ−ＤＣコンバータにおいて、動作モードが切り替わったとき、ループゲイン補正部５０によって、フィードバックループの利得を補正し、動作モードの切り替えによる出力電圧ＶOUT の変動を抑制する。例えば、入力電圧ＶINが基準電圧Ｖ２より高い状態から、基準電圧Ｖ２より低い状態に遷移したとき、コンパレータＣＯＭＰ２の出力がハイレベルからローレベルに切り替わる。これに応じて、ループゲイン補正部５０においてインバータＩＮＶ１の出力信号がローレベルからハイレベルに切り替わり、トランジスタＱＮＭ６が導通状態になる。このため、抵抗素子Ｒ６が抵抗素子Ｒ４と並列に接続される。
【００３８】
これに応じて、ノードＮ３の電圧が低下し、コンパレータＣＯＭＰ１から出力されるパルス幅変調信号ＶPWM1のデューティが低くなるので、昇降圧モードで動作するスイッチング部４０において、スイッチング素子であるトランジスタＱＮＭ２とＱＮＭ５が導通する時間が短くなり、出力電圧ＶOUT を下げる方向に制御が行われる。このため、従来のＤＣ−ＤＣコンバータにおいて動作モード切り替え直後に見られた出力電圧ＶOUT の一時的な上昇が抑制され、動作モードが変化しても出力電圧ＶOUT がほぼ所望の値に保たれる。即ち、本実施形態のＤＣ−ＤＣコンバータにおいて、動作モードの切り替えに伴って、ループゲイン制御部５０により、出力電圧ＶOUT を制御するフィードバックループの利得を補正することによって動作モード切り替え直後に出力電圧ＶOUT が一時的に上昇することが回避され、出力電圧の安定性が改善される。
【００３９】
図２は、本実施形態のＤＣ−ＤＣコンバータにおける動作モードが切り替わった前後の信号波形を示す波形図である。
図２に示すように、入力信号ＶINのレベルが低下することによって、モード制御部３０のコンパレータＣＯＭＰ２の出力、即ちノードＮ５の電圧がハイレベルからローレベルに切り替わる。これに伴ってループゲイン補正部５０が動作し、抵抗素子Ｒ６が抵抗素子Ｒ４と並列に接続されるので、パルス幅変調部２０のノードＮ３の変調基準電圧が低下する。これによって、出力電圧ＶOUT を制御するフィードバックループの利得が補正されるので、出力電圧ＶOUT の上昇が抑制され、動作モードを変えても出力電圧ＶOUT をほぼ一定に保つことができる。
【００４０】
図３は、比較のため、動作モードが切り替わる前後において、本発明のＤＣ−ＤＣコンバータ及び図８に示す従来のＤＣ−ＤＣコンバータの出力電圧を比較するための波形図である。図３に示すように、従来のＤＣ−ＤＣコンバータにおいて、動作モードが切り替わった直後に出力電圧ＶOUT が一時的に上昇し、その値が動作モード切り替え前の約２．７９５Ｖから最大で３．１２６Ｖまでに上昇する。即ち、出力電圧のピーク値が所望の理想値より約１１．６％も上昇してしまう。
【００４１】
これに対して、本実施形態のＤＣ−ＤＣコンバータにおいて、ループゲイン補正部５０を設けることにより、動作モードが切り替わったとき、パルス幅変調部２０の分圧用抵抗素子Ｒ４に抵抗素子Ｒ６が並列に接続され、フィードバックループの利得が下がる。これによって、パルス幅変調部２０において、コンパレータＣＯＭＰ１によって出力されるパルス幅変調信号ＶPWM1のデューティが低下し、出力電圧ＶOUT を下げる方向に制御が働く。この結果、図３に示すように、本実施形態のＤＣ−ＤＣコンバータにおいて、動作モードが切り替わったあと、出力電圧ＶOUT が理想値の２．７９５Ｖから２．８４７Ｖまでにわずかに上昇し、出力電圧の変動は、１．９％以下に抑制される。
【００４２】
以上説明したように、本実施形態によれば、出力電圧ＶOUT を制御するフィードバックループの利得を補正するループゲイン補正部５０が設けられ、入力電圧ＶINに従って動作モードが切り替わったとき、ループゲイン補正部５０が動作し、フィードバックループの利得が下がるように制御が行われる。これによって、パルス幅変調部２０によって出力されるパルス幅変調信号ＶPWM1のデューティが低くなり、出力電圧ＶOUT が下がる方向に制御される。このため、動作モードの切り替えにつれて出力電圧ＶOUT が一時的に上昇することを回避でき、出力電圧の安定性が向上し、負荷回路への影響を防止できる。
【００４３】
第２実施形態
図４は本発明に係るＤＣ−ＤＣコンバータの第２の実施形態を示す回路図である。
図１に示す第１の実施形態に較べて、本実施形態のＤＣ−ＤＣコンバータは、ループゲイン補正部の構成だけが異なり、他の構成部分はほぼ同じである。このため、図４において図１と同じ構成部分に同じ符号を付して表記している。また、以下の説明では、第１の実施形態と異なる構成を有するループゲイン補正部５０ａについてのみ説明し、他の部分の説明を省略する。
【００４４】
本実施形態のＤＣ−ＤＣコンバータにおいて、ループゲイン補正部５０ａは、図４に示すように、インバータＩＮＶ１、ｎｐｎトランジスタＱＮ２及び抵抗素子Ｒ６によって構成されている。
【００４５】
インバータＩＮＶ１の入力端子がモード制御部３０のコンパレータＣＯＭＰ２の出力端子に接続され、出力端子がトランジスタＱＮ２のベースに接続されている。トランジスタＱＮ２のエミッタが接地され、コレクタが抵抗素子Ｒ６を介してノードＮ３に接続されている。
【００４６】
即ち、図１に示す第１の実施形態に比較すると、本実施形態のＤＣ−ＤＣコンバータのループゲイン補正部において、ｎＭＯＳトランジスタの代わりに、バイポーラトランジスタであるｎｐｎトランジスタＱＮ２を用いて、抵抗素子Ｒ６の接続を制御する。
【００４７】
モード制御回路３０において、コンパレータＣＯＭＰ２の出力がハイレベルのとき、ループゲイン補正部５０ａのインバータＩＮＶ１の出力がローレベルに保持されるので、トランジスタＱＮ２が非導通状態にある。コンパレータＣＯＭＰ２の出力がハイレベルからローレベルに切り替わったとき、インバータＩＮＶ１の出力がローレベルからハイレベルに切り替わり、トランジスタＱＮ２が導通状態になる。このため、抵抗素子Ｒ６が抵抗素子Ｒ４と並列に接続され、これに応じてコンパレータＣＯＭＰ１によって出力されるパルス幅変調信号ＶPWM1のデューティが低下する。これによって、出力電圧ＶOUT の上昇が抑制され、動作モードの切り替えに影響されず、出力電圧ＶOUT をほぼ一定のレベルに保つことができる。
【００４８】
第３実施形態
図５は本発明に係るＤＣ−ＤＣコンバータの第３の実施形態を示す回路図である。
図示のように、本実施形態のＤＣ−ＤＣコンバータは、ループゲイン補正部５０ｂを除く他の構成部分は、図１に示す第１の実施形態の各構成部分とほぼ同じである。以下、第１の実施形態と異なる構成を有するループゲイン補正部５０ｂについてのみ説明し、他の部分の説明を省略する。
【００４９】
ループゲイン補正部５０ｂは、図５に示すように、インバータＩＮＶ１、ワンショート（Ｏｎｅ ｓｈｏｔ）回路ＯＳＴ１、ｎＭＯＳトランジスタＱＮＭ６及び抵抗素子Ｒ６によって構成されている。
【００５０】
インバータＩＮＶ１の入力端子はモード制御回路３０のコンパレータＣＯＭＰ２の出力端子に接続されている。インバータＩＮＶ１の出力信号がワンショート回路ＯＳＴ１に入力され、ワンショート回路ＯＳＴ１の出力信号がトランジスタＱＮＭ６のゲートに入力される。
トランジスタＱＮＭ６のソースが接地され、ドレインが抵抗素子Ｒ６を介してノードＮ３に接続されている。
【００５１】
即ち、本実施形態のＤＣ−ＤＣコンバータのループゲイン補正部５０ｂは、第１の実施形態のループゲイン補正部５０に較べて、ワンショート回路ＯＳＴ１が追加された点では異なる。以下、本実施形態のループゲイン補正回路５０ｂの動作について説明する。
【００５２】
ワンショート回路ＯＳＴ１は、入力信号の立ち上がりエッジによってトリガーされ、所定の幅をもつパルス信号Ｓp を出力する。
本実施形態のループゲイン補正部５０ｂにおいて、コンパレータＣＯＭＰ２の出力信号がハイレベルからローレベルに切り替わったとき、インバータＩＮＶ１の出力信号がローレベルからハイレベルに立ち上がる。これに応じて、ワンショート回路ＯＳＴ１が動作し、インバータＩＮＶ１の出力信号の立ち上がりエッジから所定の幅をもつパルス信号Ｓp を出力する。
【００５３】
入力電圧ＶINの低下に伴ってモード制御部３０によって動作モードの切り替えが行われたとき、コンパレータＣＯＭＰ２の出力信号がハイレベルからローレベルに切り替わる。これに応じて、インバータＩＮＶ１の出力信号が立ち上がり、ワンショート回路ＯＳＴ１から所定の幅をもつパルス信号Ｓp が出力される。パルスパルス信号Ｓp がハイレベルの間、トランジスタＱＮＭ６が導通するので、抵抗素子Ｒ６が抵抗素子Ｒ４と並列に接続される。これによって、出力電圧ＶOUT を制御するフィードバックループの利得が下げられ、出力電圧ＶOUT の上昇が抑制される。
【００５４】
前述したように、図８に示す従来のＤＣ−ＤＣコンバータにおいて、動作モードが切り替えた直後に出力電圧ＶOUT が一時的に上昇する。このため、本実施形態では、ループゲイン補正部５０ｂにおいて、ワンショート回路ＯＳＴ１を用いて、動作モードが切り替わったあと所定の期間において、パルス幅変調部２０の抵抗素子Ｒ４に抵抗素子Ｒ６を並列に接続し、フィードバックループの利得を下げる。これによって、ワンショート回路ＯＳＴ１によって出力されるパルス信号Ｓp のパルス期間中、パルス幅変調信号ＶPWM1のデューティが低く制御されるので、出力電圧ＶOUT の一時的な上昇が抑制される。
【００５５】
上述したように、本実施形態のＤＣ−ＤＣコンバータにおいて、ループゲイン補正部５０ｂにワンショート回路ＯＳＴ１が設けられ、動作モードの切り替えに応じて所定の幅をもつパルス信号Ｓp が出力され、これに応じて抵抗素子Ｒ６がパルス幅変調部２０の抵抗素子Ｒ４と並列に接続される。このため、動作モード切り替えのあと、ワンショート回路ＯＳＴ１のパルス期間中に、フィードバックループの利得が下げられ、出力電圧ＶOUT の上昇が抑制されるので、動作モードの切り替えに影響されることなく、出力電圧ＶOUT をほぼ一定に保つことができる。
【００５６】
第４実施形態
図６は本発明に係るＤＣ−ＤＣコンバータの第４の実施形態を示す回路図である。
本実施形態のＤＣ−ＤＣコンバータは、上述した第３の実施形態と同じように、ループゲイン補正部にワンショート回路ＯＳＴ１を用いてるが、本実施形態のループゲイン補正部５０ｃでは、抵抗素子Ｒ７の接続が異なる。
【００５７】
以下、本実施形態のループゲイン補正部５０ｃの構成及び動作についてそれぞれ説明する。
図６に示すように、ループゲイン補正部５０ｃは、インバータＩＮＶ１、ワンショート回路ＯＳＴ１、ｎＭＯＳトランジスタＱＮＭ６及び抵抗素子Ｒ７によって構成されている。
【００５８】
インバータＩＮＶ１の入力端子がモード制御部３０のコンパレータＣＯＭＰ２の出力端子に接続され、出力端子がワンショート回路ＯＳＴ１の入力端子に接続されている。
ワンショート回路ＯＳＴ１の出力端子がトランジスタＱＮＭ６のゲートに接続されている。
トランジスタＱＮＭ６のソースが接地され、ドレインが抵抗素子Ｒ７を介して、ノードＮ２に接続されている。
【００５９】
即ち、本実施形態のループゲイン補正部５０ｃにおいて、トランジスタＱＮＭ６のソースに接続されている抵抗素子Ｒ７の他方の端子がノードＮ３ではなく、ノードＮ２に接続されている点では、図５に示す本発明の第３の実施形態と異なる。
【００６０】
本実施形態のループゲイン補正部５０ｃにおいて、モード制御部３０によって動作モードが切り替えられたとき、ワンショート回路ＯＳＴ１から所定の幅をもつパルス信号Ｓp が出力される。これに応じて、トランジスタＱＮＭ６が導通し、等価的に抵抗素子Ｒ７がノードＮ２と接地電位との間に接続される。
【００６１】
このとき、ノードＮ２と接地電位間に、直列接続されている抵抗素子Ｒ５とキャパシタＣ１からなるローパスフィルタと並列に抵抗素子Ｒ７が接続される。即ち、ＧｍアンプＧＭＡＭＰ１の出力端子に接続されているローパスフィルタの利得が低くなるので、ノードＮ２から出力される誤差電圧ＶERの電圧が低下する。これに応じて、パルス幅変調部２０において、ノードＮ３の電圧も低下し、コンパレータＣＯＭＰ１から出力されるパルス幅変調信号ＶPWM1のデューティが低くなる。これによって出力電圧ＶOUT の上昇傾向が抑制される。
【００６２】
以上説明したように、本実施形態のＤＣ−ＤＣコンバータにおいて、ループゲイン補正部５０ｃを設けることによって、動作モードの切り替えに従って出力電圧ＶOUT を制御するフィードバックループの利得が低くなるように制御が行われる。これによって、動作モードの切り替えに伴う出力電圧ＶOUT の一時的な上昇が抑制され、出力電圧ＶOUT の安定性が改善される。
【００６３】
第５実施形態
図７は本発明に係るＤＣ−ＤＣコンバータの第５の実施形態を示す回路図である。
図示のように、本実施形態のＤＣ−ＤＣコンバータは、図１に示す本発明の第１の実施形態とほぼ同じ構成を有する。ただし、本実施形態では、モード制御部３０ａにおいて、バッファＤＲ０１’とＤＲ０３’は、第１の実施形態のバッファＤＲ０１とＤＲ０３とは異なり、また、スイッチング部４０ａにおいて、バッファＤＲ０１’及びＤＲ０３’の出力信号によって制御されるスイッチング素子は、ｐＭＯＳトランジスタＱＰＭ２及びＱＰＭ３からなる。
【００６４】
本実施形態のモード制御部３０ａにおいて、バッファＤＲ０１’は、入力信号を反転せず出力する。一方、バッファＤＲ０３’は、入力信号を反転して出力する。
【００６５】
このため、本実施形態のＤＣ−ＤＣコンバータにおいて、入力電圧ＶINが基準電圧Ｖ２より高いとき、モード制御部３０ａにおいて、コンパレータＣＯＭＰ２の出力がハイレベルに保持されるので、トランジスタＱＮＭ１が導通状態にあり、これに応じてノードＮ４がローレベルに保持される。このとき、バッファＤＲ０１’とＤＲ０２の出力端子がともにローレベルに保持される。これに応じて、スイッチング部４０ａにおいて、トランジスタＱＰＭ３が導通状態、トランジスタＱＮＭ５が非導通状態に保持されるので、ＤＣ−ＤＣコンバータは降圧モードで動作する。このとき、パルス幅変調部２０から出力されるパルス幅変調信号ＶPWM1に応じて、トランジスタＱＰＭ２とＱＮＭ３が交互にオン・オフするように制御されるので、出力電圧ＶOUT が所望のレベルに保持される。
【００６６】
入力電圧ＶINが基準電圧Ｖ２より低くなると、モード制御部３０ａにおいて、コンパレータＣＯＭＰ２の出力信号がローレベルになり、これに応じてトランジスタＱＮＭ１が非導通状態となり、トランジスタＱＰＭ１が導通状態となる。このため、パルス幅変調部２０から出力されるパルス幅変調信号ＶPWM1がバッファＤＲ０１’，ＤＲ０２，ＤＲ０３’，ＤＲ０４に入力される。これらのバッファの出力信号に応じて、スイッチング部４０ａにおいて、トランジスタＱＰＭ２とＱＮＭ５が導通し、トランジスタＱＰＭ３とＱＮＭ３が非導通の状態と、この逆の状態が交互に制御される。さらに、出力電圧ＶOUT と基準電圧ＶREF に基づき、フィードバックループによってパルス幅変調部２０から出力されるパルス幅変調信号ＶPWM1のデューティが制御される。これによって、出力電圧ＶOUT が所望の値に保たれる。
【００６７】
さらに、本実施形態のＤＣ−ＤＣコンバータにおいて、ループゲイン補正部５０が設けられ、当該ループゲイン補正部５０により、動作モードが切り替わったとき、フィードバックループの利得が制御され、動作モードの切り替えによる出力電圧ＶOUT の一時的な上昇が抑制され、出力電圧ＶOUT の安定性が改善される。
【００６８】
なお、上述した実施形態以外にも、本発明のＤＣ−ＤＣコンバータは他の構成をとることも可能である。例えば、誤差検出部１０において、ＧｍアンプＧＭＡＭＰ１の代わりに、電圧出力型の差動増幅回路を用いることもできる。また、パルス幅変調部２０において、バイポーラトランジスタＱＮ１の代わりに、ＭＯＳトランジスタ、例えばｎＭＯＳトランジスタを用いることもできる。その他にも、本発明のＤＣ−ＤＣコンバータは、種々の変形例があることはいうまでもない。
【００６９】
【発明の効果】
以上説明したように、本発明のＤＣ−ＤＣコンバータによれば、入力電圧に応じて動作モードが切り替わったとき、出力電圧を制御するフィードバックループの利得を補正することによって、動作モードの切り替えによる出力電圧の一時的な変動を抑制することができ、動作モードの切り替えに影響されることなく、常に安定した出力電圧を負荷回路に供給することができる利点がある。
【図面の簡単な説明】
【図１】本発明に係るＤＣ−ＤＣコンバータの第１の実施形態を示す回路図である。
【図２】ＤＣ−ＤＣコンバータの第１の実施形態の動作を示す波形図である。
【図３】動作モードの切り替えに伴う従来のＤＣ−ＤＣコンバータと本発明のＤＣ−ＤＣコンバータの出力電圧の変動を比較するための波形図である。
【図４】本発明に係るＤＣ−ＤＣコンバータの第２の実施形態を示す回路図である。
【図５】本発明に係るＤＣ−ＤＣコンバータの第３の実施形態を示す回路図である。
【図６】本発明に係るＤＣ−ＤＣコンバータの第４の実施形態を示す回路図である。
【図７】本発明に係るＤＣ−ＤＣコンバータの第５の実施形態を示す回路図である。
【図８】従来のＤＣ−ＤＣコンバータの一構成例を示す回路図である。
【図９】従来のＤＣ−ＤＣコンバータの動作を示す波形図である。
【符号の説明】
１０…誤差検出部、
２０…パルス幅変調部、
３０，３０ａ…モード制御部、
４０，４０ａ…スイッチング部、
５０，５０ａ，５０ｂ，５０ｃ…ループゲイン補正部、
ＶIN…入力電圧、ＶOUT …出力電圧。
Claims (8)
- 出力電圧に応じた電圧と第１の基準電圧との誤差に基づき、誤差信号を出力する誤差検出部と、
上記誤差検出部によって出力された上記誤差信号に応じたデューティをもつパルス幅変調信号を出力するパルス幅変調部と、
入力電圧と第２の基準電圧とを比較し、当該比較結果に応じて動作モードを第１のモードから第２のモードに切り替える動作モード制御部と、
上記動作モード制御部によって設定した動作モードにおいて、上記パルス幅変調信号に応じてスイッチング動作を行い、出力電圧を所望の値に保持するスイッチング部と、
上記動作モードを切り替えたとき、上記パルス幅変調信号のデューティを補正し、上記出力電圧の変動を抑制する補正部と
を有し、
上記パルス幅変調部は、上記誤差信号に応じて生成された変調基準信号と所望の周期をもつ交流信号とを比較し、当該比較結果に応じて所望のデューティをもつ上記パルス幅変調信号を出力する比較回路を含み、
上記補正部は、上記動作モードの切り替えを制御する信号に応じて、上記変調基準信号のレベルを調整する
ＤＣ−ＤＣコンバータ。 - 上記補正部は、上記動作モードの切り替えを制御する信号に応じて、所定の時間において上記変調基準信号のレベルを調整する
請求項１に記載のＤＣ−ＤＣコンバータ。 - 上記補正部は、上記動作モードの切り替えを制御する信号に応じて、所定の幅をもつパルス信号を生成し、当該パルス信号に応じて上記変調基準信号のレベルを調整する
請求項１に記載のＤＣ−ＤＣコンバータ。 - 第１の電源電圧端子とインダクタンス素子の一方の端子との間に接続された第１のスイッチング素子と、上記インダクタンス素子の一方の端子と第２の電源電圧端子との間に接続された第２のスイッチング素子と、上記インダクタンス素子の他方の端子と電圧出力端子との間に接続された第３のスイッチング素子と、上記インダクタンス素子の他方の端子と第２の電源電圧端子との間に接続された第４のスイッチング素子と、上記電圧出力端子に接続された出力コンデンサとを有するＤＣ−ＤＣコンバータの上記第１、第２、第３及び第４のスイッチング素子を駆動する駆動回路であって、
上記電圧出力端子の出力電圧に応じた電圧と第１の基準電圧とを比較して誤差信号を出力する誤差出力部と、
上記誤差信号に応じた制御電圧と所定の周波数の交流信号とを比較してパルス幅変調信号を生成するパルス幅変調信号生成部と、
上記第１の電源電圧端子に供給される電圧と第２の基準電圧とを比較して第１のモード制御信号又は第２のモード制御信号を供給するモード制御信号供給部と、
第１のモードのときに、上記第３のスイッチング素子を導通状態とし、上記第４のスイッチング素子を非導通状態として、上記パルス幅変調信号に応じて上記第１のスイッチング素子と上記第２のスイッチング素子とを交互に導通状態に駆動し、第２のモードのときに、上記パルス幅変調信号に応じて上記第１及び第４のスイッチング素子と上記第２及び第３のスイッチング素子とを交互に導通状態に駆動する駆動部と、
上記モード制御信号の変化に応じて上記制御電圧を変化させる補正部と、
を有するＤＣ−ＤＣコンバータの駆動回路。 - 上記補正部が、上記第１のモードから上記第２のモードへの変化に応答して上記制御電圧を低下させる
請求項４に記載の駆動回路。 - 上記第１のモードが降圧モードであり、上記第２のモードが昇降圧モードである
請求項５に記載の駆動回路。 - 上記パルス幅変調信号生成部が、上記誤差信号を制御端子に入力するトランジスタと、上記トランジスタに直列に接続され、上記トランジスタから供給される電流に応じた上記制御電圧を生成する抵抗素子と、上記制御電圧と三角波信号とを入力して上記パルス幅変調信号を生成するコンパレータとを有し、
上記補正部が、上記抵抗素子に接続され、上記モード制御信号に応答して導通するスイッチ回路を有する
請求項４、５又は６に記載の駆動回路。 - 上記駆動部が、上記第１、第２、第３及び第４のスイッチング素子をそれぞれ駆動する第１、第２、第３及び第４のドライバを有し、上記モード制御信号供給部から上記第１のモード制御信号が供給されるときに上記第１及び第２のドライバのみに上記パルス幅変調信号を供給する
請求項７に記載の駆動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002318327A JP3648223B2 (ja) | 2002-10-31 | 2002-10-31 | Ｄｃ−ｄｃコンバータ及びｄｃ−ｄｃコンバータの駆動回路 |
| US10/695,181 US6853170B2 (en) | 2002-10-31 | 2003-10-28 | DC-DC converter and DC-DC converter drive circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002318327A JP3648223B2 (ja) | 2002-10-31 | 2002-10-31 | Ｄｃ−ｄｃコンバータ及びｄｃ−ｄｃコンバータの駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004153965A JP2004153965A (ja) | 2004-05-27 |
| JP3648223B2 true JP3648223B2 (ja) | 2005-05-18 |
Family
ID=32461481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002318327A Expired - Fee Related JP3648223B2 (ja) | 2002-10-31 | 2002-10-31 | Ｄｃ−ｄｃコンバータ及びｄｃ−ｄｃコンバータの駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6853170B2 (ja) |
| JP (1) | JP3648223B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI252967B (en) * | 2004-07-19 | 2006-04-11 | Richtek Techohnology Corp | Output voltage overload suppression circuit applied in voltage regulator |
| JP2006062515A (ja) * | 2004-08-26 | 2006-03-09 | Favess Co Ltd | 昇圧装置及び電動パワーステアリング装置 |
| US7977929B2 (en) * | 2006-03-02 | 2011-07-12 | Semiconductor Components Industries, Llc | Method for regulating a voltage and circuit therefor |
| JP5023819B2 (ja) | 2006-06-16 | 2012-09-12 | 富士通セミコンダクター株式会社 | 昇降圧型ｄｃ−ｄｃコンバータの制御方法、昇降圧型ｄｃ−ｄｃコンバータの制御回路、および昇降圧型ｄｃ−ｄｃコンバータ |
| JP4976086B2 (ja) * | 2006-09-14 | 2012-07-18 | 株式会社リコー | 昇降圧ｄｃ−ｄｃコンバータ |
| US20080205087A1 (en) * | 2007-02-27 | 2008-08-28 | Arlaindo Vitug Asuncion | Power supply feedback control using sensed duty cycle |
| CN101267155B (zh) | 2007-03-13 | 2010-04-14 | 昂宝电子（上海）有限公司 | 用于为功率系统提供稳定控制的系统与方法 |
| JP5190981B2 (ja) * | 2007-07-27 | 2013-04-24 | ルネサスエレクトロニクス株式会社 | Ｄｃ／ｄｃコンバータ |
| JP5168082B2 (ja) * | 2008-10-24 | 2013-03-21 | 富士通セミコンダクター株式会社 | 昇降圧ｄｃ−ｄｃコンバータ制御回路、および昇降圧ｄｃ−ｄｃコンバータ制御方法 |
| JP6227890B2 (ja) | 2012-05-02 | 2017-11-08 | 株式会社半導体エネルギー研究所 | 信号処理回路および制御回路 |
| US9711962B2 (en) | 2012-07-09 | 2017-07-18 | Davide Andrea | System and method for isolated DC to DC converter |
| JP6901238B2 (ja) | 2015-06-29 | 2021-07-14 | ローム株式会社 | スイッチングレギュレータ及び集積回路パッケージ |
| WO2017002834A1 (ja) * | 2015-06-29 | 2017-01-05 | ローム株式会社 | スイッチングレギュレータ及び集積回路パッケージ |
| US10079539B2 (en) * | 2017-02-01 | 2018-09-18 | Dialog Semiconductor (Uk) Limited | Power supply protection circuit |
| CN109494982B (zh) * | 2018-12-24 | 2023-10-27 | 上海艾为电子技术股份有限公司 | 一种开关电源控制模式切换电路及开关电源芯片 |
| US12081127B2 (en) | 2019-08-21 | 2024-09-03 | Mitsubishi Electric Corporation | Power conversion device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087817A (en) * | 1999-09-14 | 2000-07-11 | Linear Technology Corp. | Circuits and methods for developing a regulated auxiliary output with an overwinding on a synchronous buck regulator |
| US6531853B2 (en) * | 2000-11-21 | 2003-03-11 | Rohm Co., Ltd. | DC-DC converter |
| US6448752B1 (en) * | 2000-11-21 | 2002-09-10 | Rohm Co., Ltd. | Switching regulator |
-
2002
- 2002-10-31 JP JP2002318327A patent/JP3648223B2/ja not_active Expired - Fee Related
-
2003
- 2003-10-28 US US10/695,181 patent/US6853170B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6853170B2 (en) | 2005-02-08 |
| US20040113597A1 (en) | 2004-06-17 |
| JP2004153965A (ja) | 2004-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3648223B2 (ja) | Ｄｃ−ｄｃコンバータ及びｄｃ−ｄｃコンバータの駆動回路 | |
| KR101331721B1 (ko) | 스위칭 전압 조절기 및 제어 신호 생성 방법 | |
| US20050007167A1 (en) | PWM switching regulator control circuit | |
| JP6356214B2 (ja) | スイッチングレギュレータにおける１００パーセントデューティサイクルのためのシステムおよび方法 | |
| JP2011035948A (ja) | Ｄｃ−ｄｃコンバータ、制御回路及び電源電圧制御方法 | |
| US20090080227A1 (en) | Switching power supply | |
| JP5405891B2 (ja) | 電源装置、制御回路、電源装置の制御方法 | |
| JP2007124748A (ja) | Ｄｃ−ｄｃコンバータ、ｄｃ−ｄｃコンバータの制御回路及びｄｃ−ｄｃコンバータの制御方法 | |
| TW200822508A (en) | Method and circuit for controlling DC-DC converter | |
| JP2011239522A (ja) | 電源装置、制御回路及び電源装置の制御方法 | |
| JP6487719B2 (ja) | スイッチング制御回路およびスイッチング制御方法 | |
| JP4611040B2 (ja) | スイッチングレギュレータ制御回路およびスイッチングレギュレータ。 | |
| JP2002233138A (ja) | スイッチング電源装置 | |
| US9755510B2 (en) | Switching power supply | |
| JP5398422B2 (ja) | スイッチング電源装置 | |
| JP2001308688A (ja) | 出力回路 | |
| JP5942652B2 (ja) | スイッチング電源回路 | |
| JPH10243642A (ja) | スイッチング電源装置 | |
| JP3581002B2 (ja) | デューティー比制限機能付きパルス発生回路及びｄｃ／ｄｃコンバータ | |
| JP2010063290A (ja) | 電源制御回路 | |
| JP4677284B2 (ja) | 誤差増幅回路 | |
| JP3375951B2 (ja) | スイッチングレギュレータ | |
| JP6936667B2 (ja) | スイッチング電源装置 | |
| JP2008067531A (ja) | スイッチング制御回路 | |
| JPH10262365A (ja) | スイッチング電源装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041109 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041116 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050112 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050201 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050210 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3648223 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080218 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090218 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110218 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120218 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130218 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140218 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees | ||
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |