JP3581002B2 - デューティー比制限機能付きパルス発生回路及びｄｃ／ｄｃコンバータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入力電圧と所定電圧との誤差に応じてパルス幅変調を行ってパルスを発生するとともに、発生するパルスのデューティー比が所定値よりも大きくならないように制限する機能を有するデューティー比制限機能付きパルス発生回路、及び、スイッチング素子を用いてＤＣ電圧を変換するＤＣ／ＤＣコンバータに関するものである。
【０００２】
【従来の技術】
図６はＤＣ／ＤＣコンバータの主要部分の回路構成を示す図である。同図において、スイッチングトランジスタＴｒがＯＮ／ＯＦＦされるが、トランジスタＴｒがＯＮからＯＦＦに切り換わるときには、コイルＬのインダクタンスにより、トランジスタＴｒには電流が流れ続けようとし、トランジスタＴｒのコレクタ電位が上昇する。このようにインダクタンスの性質を利用し、端子ＩＮから入力した１次側のＤＣ電圧を昇圧して端子ＯＵＴから出力するが、トランジスタＴｒがＯＮしている時間とＯＦＦしている時間との比で出力電圧が変化する。
【０００３】
そして、トランジスタＴｒのＯＮ／ＯＦＦはパルス発生回路Ｐ’が出力するパルスにより行われる。パルス発生回路Ｐ’における動作は以下の通りである。端子Ｆから入力する昇圧電圧を抵抗ＲＡと抵抗ＲＢとで分圧する。エラーアンプＥは、抵抗ＲＡと抵抗ＲＢとで分圧された昇圧電圧と基準電圧Ｖｒｅｆとを入力し、昇圧電圧と設定電圧との誤差に応じた電圧を出力する。尚、エラーアンプＥの出力電圧は、昇圧電圧が設定電圧よりも高くなるほど低くなり、設定電圧よりも低くなるほど高くなる。
【０００４】
コンパレータＣＯＭＰ’はエラーアンプＥの出力電圧と三角波発生回路ＳがコンデンサＣＴを充放電することにより生成される三角波の電圧とを比較し、三角波の電圧がエラーアンプＥの出力電圧よりも高ければハイレベルの出力を行い、逆に、三角波の電圧がエラーアンプＥの出力電圧よりも低ければローレベルの出力を行う。
【０００５】
そして、コンパレータＣＯＭＰ’の出力側はトランジスタＱのベースに接続されている。トランジスタＱのコレクタは定電流回路ＣＣの電流流出側に接続されているとともに、アンプＡを介して端子ＳＷに接続されている。トランジスタＱのエミッタは接地されている。
【０００６】
したがって、コンパレータＣＯＭＰ’の出力電圧がハイレベルになると、トランジスタＱがＯＮし、端子ＳＷからはローレベルの電圧が出力され、端子ＳＷにベースが接続されたスイッチングトランジスタＴｒがＯＦＦとなる。一方、コンパレータＣＯＭＰ’の出力電圧がローレベルになると、トランジスタＱがＯＦＦし、端子ＳＷからはハイレベルの電圧が出力され、スイッチングトランジスタＴｒがＯＮとなる。
【０００７】
以上の動作により、コンパレータＣＯＭＰ’ではエラーアンプＥの出力電圧と三角波の電圧とを比較することからして、昇圧電圧と設定電圧との誤差に応じてパルス幅変調が行われたパルスが端子ＳＷから出力されることになり、具体的には、端子ＳＷから出力されるパルスは、昇圧電圧が設定電圧よりも高くなるほど、ハイレベルのデューティー比が小さくなり、一方、昇圧電圧が設定電圧よりも低くなるほど、ハイレベルのデューティー比が大きくなる。
【０００８】
この結果、スイッチングトランジスタＴｒのＯＮ／ＯＦＦのデューティー比が昇圧電圧と設定電圧との誤差に応じて制御され、端子ＯＵＴから出力される電圧は設定電圧で安定するようになる。このように、ＤＣ／ＤＣコンバータなどの電源回路では出力電圧をフィードバック制御することによって出力電圧を安定させるようになっている。
【０００９】
ところで、スイッチングトランジスタＴｒのＯＮデューティー、すなわち、端子ＳＷから出力されるパルスのハイレベルのデューティー比がある程度大きくなるとコイルＬが磁気飽和を起こしてしまうので、昇圧電圧が設定電圧よりも低いからといって、パルス発生回路Ｐ’では端子ＳＷから出力するパルスのハイレベルのデューティー比を無制限に大きくすることはできない。また、２次側の電圧が０Ｖから起動する場合などには、スイッチングトランジスタＴｒのＯＮデューティーに制限がないと、帰還の極性によってスイッチングトランジスタＴｒが永久にＯＮし続けてしまい、その結果、２次側電圧が全く発生しないという状態に陥ってしまう。すなわち、パルス発生回路Ｐ’はデューティー比（この例ではハイレベルのデューティー比）を制限する機能を備えていなければならないわけである。
【００１０】
そこで、従来のパルス発生回路Ｐ’では、出力するパルスのハイレベルのデューティー比を制限するためのＤＣ電圧（以下、「デューティー比制限用電圧」と呼ぶ）を端子Ｍから入力してコンパレータＣＯＭＰ’に与え、コンパレータＣＯＭＰ’では昇圧電圧が設定電圧よりも低くなり過ぎてエラーアンプＥの出力電圧がデューティー比制限用電圧よりも高くなると、エラーアンプＥの出力電圧の代わりにデューティー比制限用電圧を三角波の電圧と比較することによって、端子ＳＷから出力されるパルスのハイレベルのデューティー比が所定値よりも大きくならないようにしていた（図７参照）。尚、図８にコンパレータＣＯＭＰ’の等価回路を示しておく。
【００１１】
【発明が解決しようとする課題】
このように、ＤＣ／ＤＣコンバータなどにて出力電圧をフィードバック制御するために使用されるパルス発生回路では、従来は、出力するパルスのデューティー比を制限するために、ＤＣ電圧であるデューティー比制限用電圧が別途必要であった。そして、三角波のＤＣレベル、振幅はそれぞれ電源電圧の設定の仕方、クロック同期の有無によって変化するので、所望の最大デューティー比を得るためには、各仕様に合わせてデューティー比制限用電圧を調整する必要があった。
【００１２】
このため、温度や調整ズレによる最大デューティー比のばらつきが大きかった。尚、温度による最大デューティー比のばらつきとはＤＣ電圧であるデューティー比制限用電圧が温度変化により変動することに起因して生じるものである。
【００１３】
また、デューティー比制限用電圧を入力するための端子が必要であるとともに、エラーアンプの出力電圧と三角波の電圧を比較するコンパレータが複雑になるため、回路面積が大きく、また、コストが高いという問題を招いていた。
【００１４】
尚、クロック同期とは機器内のシステムクロックの周期の整数倍にＤＣ／ＤＣコンバータのスイッチング周期を同期させることであり、機器内で生成される信号に干渉を及ぼさないようにすること、ＤＣ／ＤＣコンバータの温度変動をなくすことなどを目的として行われる場合がある。
【００１５】
そして、クロック同期を行うと、三角波の振幅が小さくなるので、同一のデューティー比制限用電圧では、クロック同期の有無（クロック同期を行っているか、行っていないか）によって、最大デューティー比が変化してしまう。例えば、図６に示したパルス発生回路Ｐ’では、自走時（クロック同期を行っていないとき）に設定したデューティー比制限用電圧のままでクロック同期を行うと、ハイレベルの最大デューティー比が小さくなってしまう（図９参照）。
【００１６】
また、同一の仕様であっても三角波のＤＣレベルや振幅に個体差があれば、所望の最大デューティー比を得るために各機器毎にデューティー比制限用電圧を調整しなければならなくなるので、三角波のＤＣレベルや振幅のばらつきは許されず、三角波の生成に関して高精度な電圧発生回路などが要求され、回路面積が大きく、また、コストが高いという問題に拍車がかかっていた。
【００１７】
また、出力電圧をフィードバック制御するパルス発生回路が上記問題を有することを受けて、ＤＣ／ＤＣコンバータは、出力電圧の安定度が低く、また、回路面積が大きい、及び、コストが高い、さらに、機器に組み込む際のセットアップが困難であるという問題があった。
【００１８】
そこで、本発明は、温度や調整ズレによる最大デューティー比のばらつきを抑制するとともに、回路面積の縮小及びコストダウンを実現した、出力パルスのデューティー比を制限する機能を有するパルス発生回路を提供することを目的とする。
【００１９】
また、本発明は、出力電圧をより安定させ、また、回路面積の縮小及びコストダウンを実現し、さらに、機器に組み込む際のセットアップを容易にしたＤＣ／ＤＣコンバータを提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記の目的を達成するため、本発明のデューティー比制限機能付きパルス発生回路では、三角波を発生する三角波発生回路を備え、当該パルス発生回路への入力電圧に応じた電圧を前記三角波の電圧と比較することにより、前記入力電圧に応じたパルス幅変調が行われた、ハイレベルとローレベルとの２つのレベルから成るパルスを出力するとともに、出力するパルスの一方のレベルのデューティー比を制限する機能を有するデューティー比制限機能付きパルス発生回路において、前記三角波の電圧が増加中あるいは減少中には前記入力電圧によらず出力するパルスの電圧を他方のレベルに固定することにより、出力するパルスの一方のレベルの最大デューティー比を前記三角波の電圧減少あるいは電圧増加のデューティー比とし、これによって出力するパルスの一方のレベルのデューティー比を制限している。
【００２２】
以上の構成により、ＤＣ電圧であるデューティー比制限用電圧は不要となり、また、三角波のＤＣレベルや振幅によらず所望の最大デューティー比を得ることができる。
【００２３】
【発明の実施の形態】
以下に、本発明の実施形態を図面を参照しながら説明する。図１は本発明の一実施形態であるパルス発生回路Ｐを用いて出力電圧をフィードバック制御するＤＣ／ＤＣコンバータの回路構成を示す図である。尚、図１において図６と同一である部分については同一の符号を付して説明を省略する。
【００２４】
コンパレータＣＯＭＰはエラーアンプＥの出力電圧と三角波発生回路ＳがコンデンサＣＴを充放電することにより生成される三角波の電圧とを比較し、エラーアンプＥの出力電圧が三角波の電圧よりも高ければハイレベルの出力を行い、逆に、エラーアンプＥの出力電圧が三角波の電圧よりも低ければローレベルの出力を行う。
【００２５】
そして、コンパレータＣＯＭＰの出力側はトランジスタＱのベースに接続されている。トランジスタＱのコレクタは定電流回路ＣＣの電流流出側に接続されているとともに、反転アンプＨを介して端子ＳＷに接続されている。また、コンパレータＣＯＭＰの出力側はＮＰＮ型のトランジスタＱＫを介して接地されている。
【００２６】
したがって、トランジスタＱＫがＯＦＦである場合は、コンパレータＣＯＭＰの出力電圧がハイレベルになると、トランジスタＱがＯＮし、反転アンプＨにより端子ＳＷからはハイレベルの電圧が出力され、スイッチングトランジスタＴｒがＯＮとなり、一方、コンパレータＣＯＭＰの出力電圧がローレベルになると、トランジスタＱがＯＦＦし、反転アンプＨにより端子ＳＷからはローレベルの電圧が出力され、スイッチングトランジスタＴｒがＯＦＦとなる。
【００２７】
以上の動作により、コンパレータＣＯＭＰはエラーアンプＥの出力電圧と三角波の電圧とを比較することから、昇圧電圧と設定電圧との誤差に応じてパルス幅変調が行われたパルスが端子ＳＷから出力されることになり、具体的には、端子ＳＷから出力されるパルスは、昇圧電圧が設定電圧よりも高くなるほど、ハイレベルのデューティー比が小さくなり、一方、昇圧電圧が設定電圧よりも低くなるほど、ハイレベルのデューティー比が大きくなる。この結果、スイッチングトランジスタＴｒのＯＮ／ＯＦＦのデューティー比が昇圧電圧と設定電圧との誤差に応じて制御され、端子ＯＵＴから出力される電圧は設定電圧で安定するようになる。
【００２８】
尚、トランジスタＱＫがＯＮしている間は、コンパレータＣＯＭＰでの比較結果によらず、トランジスタＱがＯＦＦとなり、端子ＳＷから出力される電圧はローレベルに固定される。そして、後述するように、トランジスタＱＫは三角波発生回路Ｓからの信号により所定のタイミングでＯＮし、端子ＳＷから出力されるパルスのハイレベルのデューティー比に制限がかかるようになっている。
【００２９】
次に、三角波発生回路Ｓについて説明する。接続関係は以下の通りである。ＰＮＰ型のトランジスタＱ１及びＱ２とは差動対を形成しており、これらのエミッタは定電流回路ＣＣ０の電流流出側に接続されている。トランジスタＱ１、Ｑ２のコレクタは２つのＮＰＮ型トランジスタで構成された電流流入型のカレントミラー回路ＣＭ０の入力側、出力側にそれぞれ接続されている。トランジスタＱ１のベースは端子Ｃに接続されている。トランジスタＱ２のベースは抵抗Ｒ１と抵抗Ｒ２との接続点に接続されている。抵抗Ｒ１、Ｒ２は抵抗Ｒ３と共に電圧ＶＢＧ間に高電位側から抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３の順で直列に接続されている。抵抗Ｒ２と抵抗Ｒ３との接続点はＮＰＮ型のトランジスタＱ３を介して接地されている。
【００３０】
トランジスタＱ２のコレクタとカレントミラー回路ＣＭ０の出力側との接続点である点Ｋには、それぞれ抵抗Ｒ４、Ｒ５を介してＮＰＮ型のトランジスタＱ３、Ｑ４のベースが接続されているとともに、コンパレータＣＯＭＰの出力側がそれを介して接地されている前出のトランジスタＱＫのベースが抵抗ＲＫを介して接続されている。
【００３１】
定電流回路ＣＣ１の電流流出側は、２つのＮＰＮ型のトランジスタで構成された電流流入型のカレントミラー回路ＣＭ１の入力側に接続されているとともに、トランジスタＱ４を介して接地されている。カレントミラー回路ＣＭ１の出力側は２つのＰＮＰ型トランジスタで構成された電流流出型のカレントミラー回路ＣＭ２の入力側に接続されており、カレントミラー回路ＣＭ２の出力側は端子Ｃに接続されている。
【００３２】
定電流回路ＣＣ２の電流流出側は２つのＮＰＮ型のトランジスタで構成された電流流入型のカレントミラー回路ＣＭ３の入力側に接続されている。カレントミラー回路ＣＭ３の出力側は端子Ｃに接続されている。
【００３３】
以上の構成により、電源投入後は、トランジスタＱ３及びＱ４がＯＦＦであり、定電流回路ＣＣ１、ＣＣ２の出力電流をＩ、カレントミラー回路ＣＭ２の電流増幅度をＮとすると、コンデンサＣＴには電流（Ｎ−１）×Ｉが流れ込み、コンデンサＣＴが充電される。そして、コンデンサＣＴの電圧がＶＨ＝（Ｒ２＋Ｒ３）ＶＢＧ／（Ｒ１＋Ｒ２＋Ｒ３）以上となると（但し、Ｒ１、Ｒ２、Ｒ３の抵抗値をそれぞれＲ１、Ｒ２、Ｒ３としている）、トランジスタＱ３及びＱ４がＯＮとなり、コンデンサＣＴからは電流Ｉが流れ出し、コンデンサＣＴが放電される。そして、コンデンサＣＴの電圧がＶＬ＝Ｒ２・ＶＢＧ／（Ｒ１＋Ｒ２）となると、トランジスタＱ３及びＱ４がＯＦＦとなり、電流（Ｎ−１）×ＩによるコンデンサＣＴの充電が再開される。
【００３４】
この結果、端子ＣＴの電圧波形は図２に示すようになり、電圧ＶＨとＶＬとの間で行き来する三角波が生成される。尚、生成される三角波の電圧がＶＬからＶＨにまで増加するのに要する時間とＶＨからＶＬにまで減少するのに要する時間との比は１／｛（Ｎ−１）・Ｉ｝：１／Ｉ＝１：（Ｎ−１）となる。
【００３５】
そして、トランジスタＱＫはトランジスタＱ３及びＱ４と同じタイミングでＯＮ／ＯＦＦするので、コンデンサＣＴの充電時、すなわち、三角波の電圧が増加している間は、トランジスタＱＫがＯＦＦとなり、コンパレータＣＯＭＰでの比較結果に応じてトランジスタＱがＯＮ／ＯＦＦするが、コンデンサＣＴの放電時、すなわち、三角波の電圧が減少している間は、トランジスタＱＫがＯＮとなり、トランジスタＱがＯＦＦに固定される。
【００３６】
これにより、端子ＳＷから出力されるパルスのハイレベルの最大デューティー比は、三角波の電圧増加のデューティー比となり、三角波のデューティー比がそのまま出力パルスの最大デューティー比となる（図３参照）。三角波の電圧増加のデューティー比＝１／｛１＋（Ｎ−１）｝＝１／Ｎであるので、例えば端子ＳＷから出力されるパルスのハイレベルの最大デューティー比を８０％にしたい場合は、カレントミラー回路ＣＭ２の電流増幅度ＮをＮ＝５／４に設定すればよいことになる。
【００３７】
次に、クロック同期を行う場合について考えてみる。図４はクロック同期を行う回路であるクロック同期用回路ＣＳを図１に示した三角波発生回路Ｓに接続したものである。クロック同期用回路ＣＳについて説明する。接続関係は以下の通りである。
【００３８】
トランジスタＱ１１のベースは端子ＣＬＫとグランド電位点との間に直列に接続された抵抗Ｒ１１と抵抗１２との接続点に接続されている。トランジスタＱ１２及びＱ１６のベースはそれぞれ抵抗Ｒ１３、Ｒ１４を介してトランジスタＱ１１のコレクタに接続されている。トランジスタＱ１３のベースはトランジスタＱ１２のコレクタに接続されているとともに、コンデンサＣＤを介して接地されている。トランジスタＱ１４、Ｑ１５のベースはそれぞれトランジスタＱ１３、Ｑ１４のコレクタに接続されている。
【００３９】
トランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４のコレクタはそれぞれ定電流回路ＣＣ１１、ＣＣ１２、ＣＣ１３、ＣＣ１４の電流流出側に接続されている。トランジスタＱ１５及びＱ１６のコレクタは定電流回路ＣＣ１５の電流流出側に共通に接続されている。定電流回路ＣＣ１５とトランジスタＱ１５及びＱ１６のコレクタとの接続点にはトランジスタＱ１７のベースが接続されている。トランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ１５、Ｑ１６、Ｑ１７のエミッタはそれぞれ接地されている。そして、トランジスタＱ１７のコレクタが、クロック同期用回路ＣＳの出力端子であり、三角波発生回路Ｓ内の点Ｋに接続されている。
【００４０】
以上の構成により、端子ＣＬＫに入力されるクロックの立ち上がりでワンショットのパルスがトランジスタＱ１７のベースに印加され、その結果、三角波発生回路Ｓ内の点Ｋは端子ＣＬＫに入力されるクロックの立ち上がりで一瞬接地されることになる。
【００４１】
したがって、三角波発生回路Ｓ内では、端子ＣＬＫに入力されるクロックの立ち上がりでトランジスタＱ３及びＱ４が一瞬ＯＦＦとなり、コンデンサＣＴの充電中はトランジスタＱ３及びＱ４が元々ＯＦＦであるので何等影響はないが、コンデンサＣＴの放電中はトランジスタＱ３及びＱ４がＯＮであるので、コンデンサＣＴの充電に切り換わる。すなわち、コンデンサＣＴの電圧がＶＬにまで減少する前に端子ＣＬＫに入力されるクロックの立ち上がりで強制的に充電を開始することになり、生成される三角波の振幅は小さくなる（図５参照）。
【００４２】
尚、端子ＣＬＫに入力するクロックの周波数によっては、クロック同期の開始当初（電源投入直後）はコンデンサＣＴの充電時間と放電時間との比が各充放電毎にばらつくが、次第にそのばらつきは無視できるほど小さくなり、三角波のデューティー比は安定する。
【００４３】
このように、クロック同期を行うと三角波の振幅は小さくなってしまうが、本実施形態のパルス発生回路Ｐでは、出力するパルスの最大デューティー比に何等影響が及ぶことはない。というのは、出力するパルスの最大デューティー比は三角波のデューティー比そのものであり、三角波の振幅がたとえ小さくなったとしても、コンデンサＣＴの充放電電流が一定である限り、その三角波のデューティー比は変化しないからである。
【００４４】
以上のように、本実施形態のパルス発生回路Ｐでは、従来必要であったＤＣ電圧であるデューティー比制限用電圧なしで、出力するパルスのデューティー比を制限することができる。そして、出力するパルスの最大デューティー比は、三角波のデューティー比そのものであるので、三角波発生回路ＳがコンデンサＣＴを充放電する電流によって設定することができ、コンデンサＣＴの充放電電流にばらつきがなければ、三角波のＤＣレベルや振幅によらず一定となる。
【００４５】
これにより、出力パルスの最大デューティー比を所望のものとするために、三角波のＤＣレベルの変化をもたらす電源電圧の設定の仕方や、三角波の振幅の変化をもたらすクロック同期の有無に応じた調整をする必要はなくなる。尚、実際には三角波発生回路ＳはＩＣ（集積回路）となっており、コンデンサＣＴを充放電する電流のばらつきが少ないので、出力パルスの最大デューティー比は高精度なものとなる。
【００４６】
したがって、次のような利点がある。まず、温度や調整ズレによる最大デューティー比のばらつきを抑制することができる。また、デューティー比制限用電圧を入力するための端子が不要となるとともに、エラーアンプＥの出力電圧と三角波の電圧とを比較するコンパレータの構成も簡略化され、回路面積の縮小及びコストダウンを実現することができる。さらに、三角波の生成に関与する電圧発生回路などには高精度が要求されなくなるので、回路面積の縮小及びコストダウンをより一層促進することができる。
【００４７】
そして、ＤＣ／ＤＣコンバータでは、出力電圧をフィードバック制御するパルス発生回路が上記利点を有すること受けて、出力電圧がより安定し、また、回路面積の縮小及びコストダウンがもたらされ、さらに、機器に組み込む際のセットアップが容易となる。
【００４８】
【発明の効果】
以上説明したように、本発明のパルス発生回路によれば、出力するパルスの最大デューティー比を三角波のデューティー比としているので、出力するパルスのデューティー比を制限するためのＤＣ電圧であるデューティー比制限用電圧が不要となるとともに、所望の最大デューティー比を得るために電源電圧の設定の仕方やクロック同期の有無に応じて行っていた調整は不要となる。したがって、まず、温度や調整ズレによる最大デューティー比のばらつきが抑制される。また、回路面積の縮小及びコストダウンを実現することができる。さらに、三角波の生成に関与する電圧発生回路などには高精度が要求されなくなり、回路面積の縮小及びコストダウンをより一層促進することができる。
【００４９】
また、本発明のＤＣ／ＤＣコンバータによれば、出力電圧をフィードバック制御するパルス発生回路が上記効果を有することを受けて、出力電圧をより安定させ、また、回路面積の縮小及びコストダウンを実現し、さらに、機器に組み込む際のセットアップを容易にすることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるパルス発生回路を用いて出力電圧をフィードバック制御するＤＣ／ＤＣコンバータの回路構成を示す図である。
【図２】三角波発生回路とコンデンサとにより生成される三角波の波形を示す図である。
【図３】本発明のパルス発生回路による入力電圧と出力電圧との関係を示す波形図である。
【図４】本発明の一実施形態であるパルス発生回路を用いて出力電圧をフィードバック制御するＤＣ／ＤＣコンバータの回路構成を示す図である。
【図５】クロック同期時に三角波が生成される様子を示す波形図である。
【図６】従来のパルス発生回路を用いて出力電圧をフィードバック制御するＤＣ／ＤＣコンバータの回路構成を示す図である。
【図７】従来のパルス発生回路における入力電圧と出力電圧との関係を示す波形図である。
【図８】図６におけるコンパレータの等価回路を示す図である。
【図９】従来のパルス発生回路では、クロック同期時に、出力パルスの最大デューティー比が変化することを示す図である。
【符号の説明】
Ｔｒ スイッチングトランジスタ
Ｌ コイル
Ｄｉ 整流用ダイオード
ＣＦ 平滑用コンデンサ
ＲＡ、ＲＢ 抵抗
Ｅ エラーアンプ
ＣＯＭＰ コンパレータ
Ｑ ＮＰＮ型のトランジスタ
ＣＣ 定電流回路
Ｈ 反転アンプ
Ｑ１、Ｑ２ ＰＮＰ型のトランジスタ
Ｑ３、Ｑ４、ＱＫ ＮＰＮ型のトランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、ＲＫ 抵抗
ＣＣ０、ＣＣ１、ＣＣ２、ＣＣ３ 定電流回路
ＣＭ０、ＣＭ１、ＣＭ２、ＣＭ３ カレントミラー回路
ＣＴ 三角波生成用コンデンサ
Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ１５、Ｑ１６、Ｑ１７ ＮＰＮ型のトランジスタ
Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４ 抵抗
ＣＤ コンデンサ
ＣＣ１１、ＣＣ１２、ＣＣ１３、ＣＣ１４、ＣＣ１５ 定電流回路
ＣＯＭＰ’ コンパレータ
Ａ アンプ
【発明の属する技術分野】
本発明は、入力電圧と所定電圧との誤差に応じてパルス幅変調を行ってパルスを発生するとともに、発生するパルスのデューティー比が所定値よりも大きくならないように制限する機能を有するデューティー比制限機能付きパルス発生回路、及び、スイッチング素子を用いてＤＣ電圧を変換するＤＣ／ＤＣコンバータに関するものである。
【０００２】
【従来の技術】
図６はＤＣ／ＤＣコンバータの主要部分の回路構成を示す図である。同図において、スイッチングトランジスタＴｒがＯＮ／ＯＦＦされるが、トランジスタＴｒがＯＮからＯＦＦに切り換わるときには、コイルＬのインダクタンスにより、トランジスタＴｒには電流が流れ続けようとし、トランジスタＴｒのコレクタ電位が上昇する。このようにインダクタンスの性質を利用し、端子ＩＮから入力した１次側のＤＣ電圧を昇圧して端子ＯＵＴから出力するが、トランジスタＴｒがＯＮしている時間とＯＦＦしている時間との比で出力電圧が変化する。
【０００３】
そして、トランジスタＴｒのＯＮ／ＯＦＦはパルス発生回路Ｐ’が出力するパルスにより行われる。パルス発生回路Ｐ’における動作は以下の通りである。端子Ｆから入力する昇圧電圧を抵抗ＲＡと抵抗ＲＢとで分圧する。エラーアンプＥは、抵抗ＲＡと抵抗ＲＢとで分圧された昇圧電圧と基準電圧Ｖｒｅｆとを入力し、昇圧電圧と設定電圧との誤差に応じた電圧を出力する。尚、エラーアンプＥの出力電圧は、昇圧電圧が設定電圧よりも高くなるほど低くなり、設定電圧よりも低くなるほど高くなる。
【０００４】
コンパレータＣＯＭＰ’はエラーアンプＥの出力電圧と三角波発生回路ＳがコンデンサＣＴを充放電することにより生成される三角波の電圧とを比較し、三角波の電圧がエラーアンプＥの出力電圧よりも高ければハイレベルの出力を行い、逆に、三角波の電圧がエラーアンプＥの出力電圧よりも低ければローレベルの出力を行う。
【０００５】
そして、コンパレータＣＯＭＰ’の出力側はトランジスタＱのベースに接続されている。トランジスタＱのコレクタは定電流回路ＣＣの電流流出側に接続されているとともに、アンプＡを介して端子ＳＷに接続されている。トランジスタＱのエミッタは接地されている。
【０００６】
したがって、コンパレータＣＯＭＰ’の出力電圧がハイレベルになると、トランジスタＱがＯＮし、端子ＳＷからはローレベルの電圧が出力され、端子ＳＷにベースが接続されたスイッチングトランジスタＴｒがＯＦＦとなる。一方、コンパレータＣＯＭＰ’の出力電圧がローレベルになると、トランジスタＱがＯＦＦし、端子ＳＷからはハイレベルの電圧が出力され、スイッチングトランジスタＴｒがＯＮとなる。
【０００７】
以上の動作により、コンパレータＣＯＭＰ’ではエラーアンプＥの出力電圧と三角波の電圧とを比較することからして、昇圧電圧と設定電圧との誤差に応じてパルス幅変調が行われたパルスが端子ＳＷから出力されることになり、具体的には、端子ＳＷから出力されるパルスは、昇圧電圧が設定電圧よりも高くなるほど、ハイレベルのデューティー比が小さくなり、一方、昇圧電圧が設定電圧よりも低くなるほど、ハイレベルのデューティー比が大きくなる。
【０００８】
この結果、スイッチングトランジスタＴｒのＯＮ／ＯＦＦのデューティー比が昇圧電圧と設定電圧との誤差に応じて制御され、端子ＯＵＴから出力される電圧は設定電圧で安定するようになる。このように、ＤＣ／ＤＣコンバータなどの電源回路では出力電圧をフィードバック制御することによって出力電圧を安定させるようになっている。
【０００９】
ところで、スイッチングトランジスタＴｒのＯＮデューティー、すなわち、端子ＳＷから出力されるパルスのハイレベルのデューティー比がある程度大きくなるとコイルＬが磁気飽和を起こしてしまうので、昇圧電圧が設定電圧よりも低いからといって、パルス発生回路Ｐ’では端子ＳＷから出力するパルスのハイレベルのデューティー比を無制限に大きくすることはできない。また、２次側の電圧が０Ｖから起動する場合などには、スイッチングトランジスタＴｒのＯＮデューティーに制限がないと、帰還の極性によってスイッチングトランジスタＴｒが永久にＯＮし続けてしまい、その結果、２次側電圧が全く発生しないという状態に陥ってしまう。すなわち、パルス発生回路Ｐ’はデューティー比（この例ではハイレベルのデューティー比）を制限する機能を備えていなければならないわけである。
【００１０】
そこで、従来のパルス発生回路Ｐ’では、出力するパルスのハイレベルのデューティー比を制限するためのＤＣ電圧（以下、「デューティー比制限用電圧」と呼ぶ）を端子Ｍから入力してコンパレータＣＯＭＰ’に与え、コンパレータＣＯＭＰ’では昇圧電圧が設定電圧よりも低くなり過ぎてエラーアンプＥの出力電圧がデューティー比制限用電圧よりも高くなると、エラーアンプＥの出力電圧の代わりにデューティー比制限用電圧を三角波の電圧と比較することによって、端子ＳＷから出力されるパルスのハイレベルのデューティー比が所定値よりも大きくならないようにしていた（図７参照）。尚、図８にコンパレータＣＯＭＰ’の等価回路を示しておく。
【００１１】
【発明が解決しようとする課題】
このように、ＤＣ／ＤＣコンバータなどにて出力電圧をフィードバック制御するために使用されるパルス発生回路では、従来は、出力するパルスのデューティー比を制限するために、ＤＣ電圧であるデューティー比制限用電圧が別途必要であった。そして、三角波のＤＣレベル、振幅はそれぞれ電源電圧の設定の仕方、クロック同期の有無によって変化するので、所望の最大デューティー比を得るためには、各仕様に合わせてデューティー比制限用電圧を調整する必要があった。
【００１２】
このため、温度や調整ズレによる最大デューティー比のばらつきが大きかった。尚、温度による最大デューティー比のばらつきとはＤＣ電圧であるデューティー比制限用電圧が温度変化により変動することに起因して生じるものである。
【００１３】
また、デューティー比制限用電圧を入力するための端子が必要であるとともに、エラーアンプの出力電圧と三角波の電圧を比較するコンパレータが複雑になるため、回路面積が大きく、また、コストが高いという問題を招いていた。
【００１４】
尚、クロック同期とは機器内のシステムクロックの周期の整数倍にＤＣ／ＤＣコンバータのスイッチング周期を同期させることであり、機器内で生成される信号に干渉を及ぼさないようにすること、ＤＣ／ＤＣコンバータの温度変動をなくすことなどを目的として行われる場合がある。
【００１５】
そして、クロック同期を行うと、三角波の振幅が小さくなるので、同一のデューティー比制限用電圧では、クロック同期の有無（クロック同期を行っているか、行っていないか）によって、最大デューティー比が変化してしまう。例えば、図６に示したパルス発生回路Ｐ’では、自走時（クロック同期を行っていないとき）に設定したデューティー比制限用電圧のままでクロック同期を行うと、ハイレベルの最大デューティー比が小さくなってしまう（図９参照）。
【００１６】
また、同一の仕様であっても三角波のＤＣレベルや振幅に個体差があれば、所望の最大デューティー比を得るために各機器毎にデューティー比制限用電圧を調整しなければならなくなるので、三角波のＤＣレベルや振幅のばらつきは許されず、三角波の生成に関して高精度な電圧発生回路などが要求され、回路面積が大きく、また、コストが高いという問題に拍車がかかっていた。
【００１７】
また、出力電圧をフィードバック制御するパルス発生回路が上記問題を有することを受けて、ＤＣ／ＤＣコンバータは、出力電圧の安定度が低く、また、回路面積が大きい、及び、コストが高い、さらに、機器に組み込む際のセットアップが困難であるという問題があった。
【００１８】
そこで、本発明は、温度や調整ズレによる最大デューティー比のばらつきを抑制するとともに、回路面積の縮小及びコストダウンを実現した、出力パルスのデューティー比を制限する機能を有するパルス発生回路を提供することを目的とする。
【００１９】
また、本発明は、出力電圧をより安定させ、また、回路面積の縮小及びコストダウンを実現し、さらに、機器に組み込む際のセットアップを容易にしたＤＣ／ＤＣコンバータを提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記の目的を達成するため、本発明のデューティー比制限機能付きパルス発生回路では、三角波を発生する三角波発生回路を備え、当該パルス発生回路への入力電圧に応じた電圧を前記三角波の電圧と比較することにより、前記入力電圧に応じたパルス幅変調が行われた、ハイレベルとローレベルとの２つのレベルから成るパルスを出力するとともに、出力するパルスの一方のレベルのデューティー比を制限する機能を有するデューティー比制限機能付きパルス発生回路において、前記三角波の電圧が増加中あるいは減少中には前記入力電圧によらず出力するパルスの電圧を他方のレベルに固定することにより、出力するパルスの一方のレベルの最大デューティー比を前記三角波の電圧減少あるいは電圧増加のデューティー比とし、これによって出力するパルスの一方のレベルのデューティー比を制限している。
【００２２】
以上の構成により、ＤＣ電圧であるデューティー比制限用電圧は不要となり、また、三角波のＤＣレベルや振幅によらず所望の最大デューティー比を得ることができる。
【００２３】
【発明の実施の形態】
以下に、本発明の実施形態を図面を参照しながら説明する。図１は本発明の一実施形態であるパルス発生回路Ｐを用いて出力電圧をフィードバック制御するＤＣ／ＤＣコンバータの回路構成を示す図である。尚、図１において図６と同一である部分については同一の符号を付して説明を省略する。
【００２４】
コンパレータＣＯＭＰはエラーアンプＥの出力電圧と三角波発生回路ＳがコンデンサＣＴを充放電することにより生成される三角波の電圧とを比較し、エラーアンプＥの出力電圧が三角波の電圧よりも高ければハイレベルの出力を行い、逆に、エラーアンプＥの出力電圧が三角波の電圧よりも低ければローレベルの出力を行う。
【００２５】
そして、コンパレータＣＯＭＰの出力側はトランジスタＱのベースに接続されている。トランジスタＱのコレクタは定電流回路ＣＣの電流流出側に接続されているとともに、反転アンプＨを介して端子ＳＷに接続されている。また、コンパレータＣＯＭＰの出力側はＮＰＮ型のトランジスタＱＫを介して接地されている。
【００２６】
したがって、トランジスタＱＫがＯＦＦである場合は、コンパレータＣＯＭＰの出力電圧がハイレベルになると、トランジスタＱがＯＮし、反転アンプＨにより端子ＳＷからはハイレベルの電圧が出力され、スイッチングトランジスタＴｒがＯＮとなり、一方、コンパレータＣＯＭＰの出力電圧がローレベルになると、トランジスタＱがＯＦＦし、反転アンプＨにより端子ＳＷからはローレベルの電圧が出力され、スイッチングトランジスタＴｒがＯＦＦとなる。
【００２７】
以上の動作により、コンパレータＣＯＭＰはエラーアンプＥの出力電圧と三角波の電圧とを比較することから、昇圧電圧と設定電圧との誤差に応じてパルス幅変調が行われたパルスが端子ＳＷから出力されることになり、具体的には、端子ＳＷから出力されるパルスは、昇圧電圧が設定電圧よりも高くなるほど、ハイレベルのデューティー比が小さくなり、一方、昇圧電圧が設定電圧よりも低くなるほど、ハイレベルのデューティー比が大きくなる。この結果、スイッチングトランジスタＴｒのＯＮ／ＯＦＦのデューティー比が昇圧電圧と設定電圧との誤差に応じて制御され、端子ＯＵＴから出力される電圧は設定電圧で安定するようになる。
【００２８】
尚、トランジスタＱＫがＯＮしている間は、コンパレータＣＯＭＰでの比較結果によらず、トランジスタＱがＯＦＦとなり、端子ＳＷから出力される電圧はローレベルに固定される。そして、後述するように、トランジスタＱＫは三角波発生回路Ｓからの信号により所定のタイミングでＯＮし、端子ＳＷから出力されるパルスのハイレベルのデューティー比に制限がかかるようになっている。
【００２９】
次に、三角波発生回路Ｓについて説明する。接続関係は以下の通りである。ＰＮＰ型のトランジスタＱ１及びＱ２とは差動対を形成しており、これらのエミッタは定電流回路ＣＣ０の電流流出側に接続されている。トランジスタＱ１、Ｑ２のコレクタは２つのＮＰＮ型トランジスタで構成された電流流入型のカレントミラー回路ＣＭ０の入力側、出力側にそれぞれ接続されている。トランジスタＱ１のベースは端子Ｃに接続されている。トランジスタＱ２のベースは抵抗Ｒ１と抵抗Ｒ２との接続点に接続されている。抵抗Ｒ１、Ｒ２は抵抗Ｒ３と共に電圧ＶＢＧ間に高電位側から抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３の順で直列に接続されている。抵抗Ｒ２と抵抗Ｒ３との接続点はＮＰＮ型のトランジスタＱ３を介して接地されている。
【００３０】
トランジスタＱ２のコレクタとカレントミラー回路ＣＭ０の出力側との接続点である点Ｋには、それぞれ抵抗Ｒ４、Ｒ５を介してＮＰＮ型のトランジスタＱ３、Ｑ４のベースが接続されているとともに、コンパレータＣＯＭＰの出力側がそれを介して接地されている前出のトランジスタＱＫのベースが抵抗ＲＫを介して接続されている。
【００３１】
定電流回路ＣＣ１の電流流出側は、２つのＮＰＮ型のトランジスタで構成された電流流入型のカレントミラー回路ＣＭ１の入力側に接続されているとともに、トランジスタＱ４を介して接地されている。カレントミラー回路ＣＭ１の出力側は２つのＰＮＰ型トランジスタで構成された電流流出型のカレントミラー回路ＣＭ２の入力側に接続されており、カレントミラー回路ＣＭ２の出力側は端子Ｃに接続されている。
【００３２】
定電流回路ＣＣ２の電流流出側は２つのＮＰＮ型のトランジスタで構成された電流流入型のカレントミラー回路ＣＭ３の入力側に接続されている。カレントミラー回路ＣＭ３の出力側は端子Ｃに接続されている。
【００３３】
以上の構成により、電源投入後は、トランジスタＱ３及びＱ４がＯＦＦであり、定電流回路ＣＣ１、ＣＣ２の出力電流をＩ、カレントミラー回路ＣＭ２の電流増幅度をＮとすると、コンデンサＣＴには電流（Ｎ−１）×Ｉが流れ込み、コンデンサＣＴが充電される。そして、コンデンサＣＴの電圧がＶＨ＝（Ｒ２＋Ｒ３）ＶＢＧ／（Ｒ１＋Ｒ２＋Ｒ３）以上となると（但し、Ｒ１、Ｒ２、Ｒ３の抵抗値をそれぞれＲ１、Ｒ２、Ｒ３としている）、トランジスタＱ３及びＱ４がＯＮとなり、コンデンサＣＴからは電流Ｉが流れ出し、コンデンサＣＴが放電される。そして、コンデンサＣＴの電圧がＶＬ＝Ｒ２・ＶＢＧ／（Ｒ１＋Ｒ２）となると、トランジスタＱ３及びＱ４がＯＦＦとなり、電流（Ｎ−１）×ＩによるコンデンサＣＴの充電が再開される。
【００３４】
この結果、端子ＣＴの電圧波形は図２に示すようになり、電圧ＶＨとＶＬとの間で行き来する三角波が生成される。尚、生成される三角波の電圧がＶＬからＶＨにまで増加するのに要する時間とＶＨからＶＬにまで減少するのに要する時間との比は１／｛（Ｎ−１）・Ｉ｝：１／Ｉ＝１：（Ｎ−１）となる。
【００３５】
そして、トランジスタＱＫはトランジスタＱ３及びＱ４と同じタイミングでＯＮ／ＯＦＦするので、コンデンサＣＴの充電時、すなわち、三角波の電圧が増加している間は、トランジスタＱＫがＯＦＦとなり、コンパレータＣＯＭＰでの比較結果に応じてトランジスタＱがＯＮ／ＯＦＦするが、コンデンサＣＴの放電時、すなわち、三角波の電圧が減少している間は、トランジスタＱＫがＯＮとなり、トランジスタＱがＯＦＦに固定される。
【００３６】
これにより、端子ＳＷから出力されるパルスのハイレベルの最大デューティー比は、三角波の電圧増加のデューティー比となり、三角波のデューティー比がそのまま出力パルスの最大デューティー比となる（図３参照）。三角波の電圧増加のデューティー比＝１／｛１＋（Ｎ−１）｝＝１／Ｎであるので、例えば端子ＳＷから出力されるパルスのハイレベルの最大デューティー比を８０％にしたい場合は、カレントミラー回路ＣＭ２の電流増幅度ＮをＮ＝５／４に設定すればよいことになる。
【００３７】
次に、クロック同期を行う場合について考えてみる。図４はクロック同期を行う回路であるクロック同期用回路ＣＳを図１に示した三角波発生回路Ｓに接続したものである。クロック同期用回路ＣＳについて説明する。接続関係は以下の通りである。
【００３８】
トランジスタＱ１１のベースは端子ＣＬＫとグランド電位点との間に直列に接続された抵抗Ｒ１１と抵抗１２との接続点に接続されている。トランジスタＱ１２及びＱ１６のベースはそれぞれ抵抗Ｒ１３、Ｒ１４を介してトランジスタＱ１１のコレクタに接続されている。トランジスタＱ１３のベースはトランジスタＱ１２のコレクタに接続されているとともに、コンデンサＣＤを介して接地されている。トランジスタＱ１４、Ｑ１５のベースはそれぞれトランジスタＱ１３、Ｑ１４のコレクタに接続されている。
【００３９】
トランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４のコレクタはそれぞれ定電流回路ＣＣ１１、ＣＣ１２、ＣＣ１３、ＣＣ１４の電流流出側に接続されている。トランジスタＱ１５及びＱ１６のコレクタは定電流回路ＣＣ１５の電流流出側に共通に接続されている。定電流回路ＣＣ１５とトランジスタＱ１５及びＱ１６のコレクタとの接続点にはトランジスタＱ１７のベースが接続されている。トランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ１５、Ｑ１６、Ｑ１７のエミッタはそれぞれ接地されている。そして、トランジスタＱ１７のコレクタが、クロック同期用回路ＣＳの出力端子であり、三角波発生回路Ｓ内の点Ｋに接続されている。
【００４０】
以上の構成により、端子ＣＬＫに入力されるクロックの立ち上がりでワンショットのパルスがトランジスタＱ１７のベースに印加され、その結果、三角波発生回路Ｓ内の点Ｋは端子ＣＬＫに入力されるクロックの立ち上がりで一瞬接地されることになる。
【００４１】
したがって、三角波発生回路Ｓ内では、端子ＣＬＫに入力されるクロックの立ち上がりでトランジスタＱ３及びＱ４が一瞬ＯＦＦとなり、コンデンサＣＴの充電中はトランジスタＱ３及びＱ４が元々ＯＦＦであるので何等影響はないが、コンデンサＣＴの放電中はトランジスタＱ３及びＱ４がＯＮであるので、コンデンサＣＴの充電に切り換わる。すなわち、コンデンサＣＴの電圧がＶＬにまで減少する前に端子ＣＬＫに入力されるクロックの立ち上がりで強制的に充電を開始することになり、生成される三角波の振幅は小さくなる（図５参照）。
【００４２】
尚、端子ＣＬＫに入力するクロックの周波数によっては、クロック同期の開始当初（電源投入直後）はコンデンサＣＴの充電時間と放電時間との比が各充放電毎にばらつくが、次第にそのばらつきは無視できるほど小さくなり、三角波のデューティー比は安定する。
【００４３】
このように、クロック同期を行うと三角波の振幅は小さくなってしまうが、本実施形態のパルス発生回路Ｐでは、出力するパルスの最大デューティー比に何等影響が及ぶことはない。というのは、出力するパルスの最大デューティー比は三角波のデューティー比そのものであり、三角波の振幅がたとえ小さくなったとしても、コンデンサＣＴの充放電電流が一定である限り、その三角波のデューティー比は変化しないからである。
【００４４】
以上のように、本実施形態のパルス発生回路Ｐでは、従来必要であったＤＣ電圧であるデューティー比制限用電圧なしで、出力するパルスのデューティー比を制限することができる。そして、出力するパルスの最大デューティー比は、三角波のデューティー比そのものであるので、三角波発生回路ＳがコンデンサＣＴを充放電する電流によって設定することができ、コンデンサＣＴの充放電電流にばらつきがなければ、三角波のＤＣレベルや振幅によらず一定となる。
【００４５】
これにより、出力パルスの最大デューティー比を所望のものとするために、三角波のＤＣレベルの変化をもたらす電源電圧の設定の仕方や、三角波の振幅の変化をもたらすクロック同期の有無に応じた調整をする必要はなくなる。尚、実際には三角波発生回路ＳはＩＣ（集積回路）となっており、コンデンサＣＴを充放電する電流のばらつきが少ないので、出力パルスの最大デューティー比は高精度なものとなる。
【００４６】
したがって、次のような利点がある。まず、温度や調整ズレによる最大デューティー比のばらつきを抑制することができる。また、デューティー比制限用電圧を入力するための端子が不要となるとともに、エラーアンプＥの出力電圧と三角波の電圧とを比較するコンパレータの構成も簡略化され、回路面積の縮小及びコストダウンを実現することができる。さらに、三角波の生成に関与する電圧発生回路などには高精度が要求されなくなるので、回路面積の縮小及びコストダウンをより一層促進することができる。
【００４７】
そして、ＤＣ／ＤＣコンバータでは、出力電圧をフィードバック制御するパルス発生回路が上記利点を有すること受けて、出力電圧がより安定し、また、回路面積の縮小及びコストダウンがもたらされ、さらに、機器に組み込む際のセットアップが容易となる。
【００４８】
【発明の効果】
以上説明したように、本発明のパルス発生回路によれば、出力するパルスの最大デューティー比を三角波のデューティー比としているので、出力するパルスのデューティー比を制限するためのＤＣ電圧であるデューティー比制限用電圧が不要となるとともに、所望の最大デューティー比を得るために電源電圧の設定の仕方やクロック同期の有無に応じて行っていた調整は不要となる。したがって、まず、温度や調整ズレによる最大デューティー比のばらつきが抑制される。また、回路面積の縮小及びコストダウンを実現することができる。さらに、三角波の生成に関与する電圧発生回路などには高精度が要求されなくなり、回路面積の縮小及びコストダウンをより一層促進することができる。
【００４９】
また、本発明のＤＣ／ＤＣコンバータによれば、出力電圧をフィードバック制御するパルス発生回路が上記効果を有することを受けて、出力電圧をより安定させ、また、回路面積の縮小及びコストダウンを実現し、さらに、機器に組み込む際のセットアップを容易にすることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるパルス発生回路を用いて出力電圧をフィードバック制御するＤＣ／ＤＣコンバータの回路構成を示す図である。
【図２】三角波発生回路とコンデンサとにより生成される三角波の波形を示す図である。
【図３】本発明のパルス発生回路による入力電圧と出力電圧との関係を示す波形図である。
【図４】本発明の一実施形態であるパルス発生回路を用いて出力電圧をフィードバック制御するＤＣ／ＤＣコンバータの回路構成を示す図である。
【図５】クロック同期時に三角波が生成される様子を示す波形図である。
【図６】従来のパルス発生回路を用いて出力電圧をフィードバック制御するＤＣ／ＤＣコンバータの回路構成を示す図である。
【図７】従来のパルス発生回路における入力電圧と出力電圧との関係を示す波形図である。
【図８】図６におけるコンパレータの等価回路を示す図である。
【図９】従来のパルス発生回路では、クロック同期時に、出力パルスの最大デューティー比が変化することを示す図である。
【符号の説明】
Ｔｒ スイッチングトランジスタ
Ｌ コイル
Ｄｉ 整流用ダイオード
ＣＦ 平滑用コンデンサ
ＲＡ、ＲＢ 抵抗
Ｅ エラーアンプ
ＣＯＭＰ コンパレータ
Ｑ ＮＰＮ型のトランジスタ
ＣＣ 定電流回路
Ｈ 反転アンプ
Ｑ１、Ｑ２ ＰＮＰ型のトランジスタ
Ｑ３、Ｑ４、ＱＫ ＮＰＮ型のトランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、ＲＫ 抵抗
ＣＣ０、ＣＣ１、ＣＣ２、ＣＣ３ 定電流回路
ＣＭ０、ＣＭ１、ＣＭ２、ＣＭ３ カレントミラー回路
ＣＴ 三角波生成用コンデンサ
Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ１５、Ｑ１６、Ｑ１７ ＮＰＮ型のトランジスタ
Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４ 抵抗
ＣＤ コンデンサ
ＣＣ１１、ＣＣ１２、ＣＣ１３、ＣＣ１４、ＣＣ１５ 定電流回路
ＣＯＭＰ’ コンパレータ
Ａ アンプ
Claims (2)
- 三角波を発生する三角波発生回路を備え、
当該パルス発生回路への入力電圧に応じた電圧を前記三角波の電圧と比較することにより、前記入力電圧に応じたパルス幅変調が行われた、ハイレベルとローレベルとの２つのレベルから成るパルスを出力するとともに、出力するパルスの一方のレベルのデューティー比を制限する機能を有するデューティー比制限機能付きパルス発生回路において、
前記三角波の電圧が増加中あるいは減少中には前記入力電圧によらず出力するパルスの電圧を他方のレベルに固定することにより、出力するパルスの一方のレベルの最大デューティー比を前記三角波の電圧減少あるいは電圧増加のデューティー比とし、これによって出力するパルスの一方のレベルのデューティー比を制限することを特徴とするパルス発生回路。 - スイッチング素子をＯＮ／ＯＦＦすることによりＤＣ電圧を変換するとともに、前記スイッチング素子がＯＮである時間とＯＦＦである時間との比によってＤＣ電圧の変換度が決まるＤＣ／ＤＣコンバータにおいて、前記スイッチング素子がＯＮである時間とＯＦＦである時間との比を変換後の電圧に応じて変化させることによって変換後の電圧をフィードバック制御する手段として、請求項１に記載のデューティー比制限機能付きパルス発生回路を用いたことを特徴とするＤＣ／ＤＣコンバータ。
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