JP4835064B2

JP4835064B2 - Ｄｃ−ｄｃコンバータ

Info

Publication number: JP4835064B2
Application number: JP2005226306A
Authority: JP
Inventors: 智己野中
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2005-08-04
Filing date: 2005-08-04
Publication date: 2011-12-14
Anticipated expiration: 2025-08-04
Also published as: JP2007043847A

Description

本発明は、高い直流入力電圧から低い直流出力電圧を得る降圧型のＤＣ−ＤＣコンバータに関する。

直流を任意の電圧の直流に変換（ＤＣ−ＤＣ変換）するＤＣ−ＤＣコンバータは、様々な電気・電子機器で使用され、昇圧型のＤＣ−ＤＣコンバータや降圧型のＤＣ−ＤＣコンバータなど、使用目的に応じたＤＣ−ＤＣコンバータが提案されている。図３はこのような従来の降圧型のＤＣ−ＤＣコンバータの回路構成図である。

このＤＣ−ＤＣコンバータは、制御ＩＣ１内に構成されたエラーアンプ（誤差増幅器）Ｑ１、及びエラーアンプＱ１の出力信号Ｖｅｒｒ（誤差電圧）と三角波発生器１１からの１Ｖ〜２Ｖの三角波電圧（鋸歯状の電圧）を比較して出力ＭＯＳドライバ１２に出力ＭＯＳトランジスタの時比率（デューティ）を制御するデューティ（Ｄｕｔｙ）信号を出力するコンパレータＱ２と、エラーアンプＱ１に基準電圧Ｖｒｅｆ（１Ｖ）を入力する基準電圧発生器１３、及びエラーアンプＱ１に電源電圧ＶＲＥＧを供給する内部電源１４を有している。また、出力ＭＯＳドライバ１２により駆動される出力ＭＯＳトランジスタＴｒ１には入力電圧Ｖｃｃ（５Ｖ）が供給され、出力ＭＯＳトランジスタＴｒ１がスイッチング動作すると、転流ダイオード（フライホイールダイオード）Ｄ１、インダクタＬ１、平滑コンデンサＣ１により、負荷２に入力電圧Ｖｃｃより低い出力電圧Ｖｏが供給される。また、エラーアンプＱ１のＦＢ（フィードバック）信号が入力される反転入力端子と出力端子との間には、抵抗Ｒ１とコンデンサＣ２が位相補償素子として直列に接続され、負荷２にはスイッチＳＷ１が接続されている。

上記エラーアンプＱ１は、出力電圧Ｖｏを抵抗Ｒ２とＲ３で分圧したＦＢ信号と基準電圧Ｖｒｅｆを比較し、ＦＢ信号が基準電圧Ｖｒｅｆより低い場合は高い方向、逆に高い場合は低い方向に出力信号Ｖｅｒｒを制御する。この出力信号ＶｅｒｒはコンパレータＱ２に入力されて、制御ＩＣ１内部で生成された三角波電圧と比較され、出力ＭＯＳトランジスタＴｒ１のオン（ＯＮ）、オフ（ＯＦＦ）のデューティ比が決定される。このとき、エラーアンプＱ１の電源電圧として、負側（Ｖ−）が０Ｖ（ＧＮＤ）、正側（Ｖ＋）がＶＲＥＧ（３Ｖ）の電圧が与えられているため、エラーアンプＱ１の出力信号Ｖｅｒｒは０Ｖ〜３Ｖまで変化し、出力電圧Ｖｏが設定出力電圧よりも高い場合には０Ｖに近づき、逆に低い場合にはＶＲＥＧ（３Ｖ）に近づく。

図４は図３の各部の出力波形を示す図である。ここでは、負荷電流Ｉｏ（Ａ）と、エラーアンプＱ１の出力信号Ｖｅｒｒ（Ｖ）と、出力電圧Ｖｏ（Ｖ）を示している。エラーアンプＱ１の出力信号Ｖｅｒｒに関するグラフ中に記してある２−αは、三角波電圧の最大値が２Ｖであるので、ＤＣ−ＤＣコンバータが平衡状態となっているときはエラーアンプＱ１の出力信号Ｖｅｒｒがそれ以下の電圧となることを示している。そして、出力電圧Ｖｏとして例えば４．８Ｖが得られ、負荷２に１〜０Ａの負荷電流Ｉｏが流れる。

また、出力電圧が出力上限電圧を上回ったときにエラーアンプの出力信号Ｖｅｒｒを、出力電圧を低下させる電圧に強制的に変化させるようにした降圧型のＤＣ−ＤＣコンバータも提案されている（例えば特許文献１参照）。これは、目標電圧より所定の電圧だけ高い出力上限電圧を設定し、この出力上限電圧と出力電圧を比較して、出力電圧が出力上限電圧より高い場合に、出力電圧を低下させるようにエラーアンプの出力を強制的に変更するものである。
特開２００４−５６９９２号公報（段落番号〔０００９〕，〔００４１〕〜〔００４６〕，〔００９７〕，図４，図５）

しかしながら、上記のような従来の降圧型のＤＣ−ＤＣコンバータにおいては、設定出力電圧が入力電圧Ｖｃｃとほぼ等しい場合、あるいは設定出力電圧が入力電圧Ｖｃｃより若干低く負荷が重い場合、エラーアンプＱ１の出力信号Ｖｅｒｒが正側（Ｖ＋）の電源電圧ＶＲＥＧに振り切れ、出力ＭＯＳトランジスタＴｒ１のデューティ比が１００％となることがある。特に後者の場合、負荷が重い状態（１Ａ）から急激に軽い状態（０Ａ）に移ると、負荷が軽くなった分出力電圧Ｖｏが上昇し（ΔＶ）、エラーアンプＱ１の出力も平衡条件（所定のデューティ比を実現するレベル＝２−α（Ｖ））になるまで低下する。このとき、出力信号Ｖｅｒｒは重負荷（１Ａ）時にはＶＲＥＧ（３Ｖ）であり、軽負荷（０Ａ）となり、デューティ比をコントロール可能なレベル（三角波の最大電圧＝２Ｖ以下）に低下するまである程度の時間（制御不能時間＝Δｔ）が必要となる。この間はデューティ比が１００％のままであり、出力電圧Ｖｏが設定出力電圧よりも高くなる、いわゆるオーバーシュート（ΔＶ）を生じた状態となる。

また、前者の場合でも、設定出力電圧を急激に下げても同様にデューティ比をコントロール可能なレベルになるまで時間を要し、応答性が悪いという問題がある。
また、出力電圧Ｖｏが出力上限電圧を上回ったときにエラーアンプＱ１の出力を、出力電圧Ｖｏを低下させる電圧に強制的に変化させる場合でも、負荷が急に軽くなっても出力電圧Ｖｏが出力電源電圧を上回るまで待つ必要があるとともに、エラーアンプＱ１が通常動作に戻るときに不具合が起こる可能性がある。すなわち、誤差電圧の初期値が電源電圧まで上がりきっていると、出力電圧Ｖｏが出力上限電圧を下回っても、誤差電圧がまだ三角波の最大値を上回っている可能性があり、その場合、また出力電圧Ｖｏが上昇してしまう。

本発明は、このような点に鑑みてなされたものであり、重負荷から軽負荷へ負荷状態が急変してデューティ比が最大値から所定値に下がる場合でも出力電圧にオーバーシュートが発生するのを抑制でき、目標電圧を急に下げた場合でも応答性が良く、また、出力電圧の変動が小さく、過電圧がなく、付属・周辺デバイスの信頼性が向上したＤＣ−ＤＣコンバータを提供することを目的とする。

本発明では上記課題を解決するために、入力された直流電圧が供給されるスイッチング素子をパルス幅変調制御して入力電圧より低い直流電圧を出力する降圧型のＤＣ−ＤＣコンバータにおいて、出力電圧のフィードバック信号と基準電圧を比較して誤差電圧を出力するエラーアンプと、前記誤差電圧と三角波電圧を比較して前記スイッチング素子のオン時間とオフ時間のデューティ比を決定するコンパレータと、前記誤差電圧の最大値を前記三角波電圧の上限レベルの１００％以上であって１０５％以下だけ高い所定のレベルに設定する設定手段と、を備えたことを特徴とするＤＣ−ＤＣコンバータが提供される。

このようなＤＣ−ＤＣコンバータによれば、重負荷から軽負荷へ負荷状態が急変してデューティ比が最大値から所定値に下がる場合でも出力電圧にオーバーシュートが発生するのを抑制でき、目標電圧を急に下げた場合でも応答性が良く、また、出力電圧の変動が小さく、過電圧がなく、付属・周辺デバイスの信頼性が向上する。

本発明のＤＣ−ＤＣコンバータは、負荷状態が急変した場合でもＦＢ信号の変化が僅かであり、重負荷から軽負荷へ負荷状態が急変してデューティ比が最大値から所定値に下がる場合でも出力電圧にオーバーシュートが発生するのを抑制でき、目標電圧を急に下げた場合でも応答性が良く、また、出力電圧の変動が小さく、過電圧がなく、付属・周辺デバイスの信頼性が向上するという利点がある。

以下、本発明の実施の形態を図面を参照して説明する。
図１は本発明の実施の形態のＤＣ−ＤＣコンバータの回路構成図であり、図３と同一符号は同一構成要素を示している。このＤＣ−ＤＣコンバータは、入力された直流電圧が供給されるスイッチング素子をＰＷＭ（パルス幅変調）制御して入力電圧より低い直流電圧を出力する降圧型のＤＣ−ＤＣコンバータであり、スイッチング素子としてＭＯＳＦＥＴを使用している。

制御ＩＣ１内には、エラーアンプＱ１とコンパレータＱ２が構成されており、コンパレータＱ２からのデューティ信号によりスイッチング素子である出力ＭＯＳトランジスタＴｒ１がＰＷＭ制御される。このとき、エラーアンプＱ１は、出力電圧Ｖｏを抵抗Ｒ２とＲ３で分圧したＦＢ信号と基準電圧Ｖｒｅｆが入力され、出力信号Ｖｅｒｒ（誤差電圧）を出力する。コンパレータＱ２は、その出力信号Ｖｅｒｒと三角波電圧を比較して、ＦＢ信号のレベルに応じたデューティ比のパルスを生成する。すなわち、出力ＭＯＳトランジスタＴｒ１のオン時間とオフ時間のデューティ比を決定する。また、設定手段１５により、上記エラーアンプＱ１からの制御信号のレベルの最大値を三角波電圧のレベルの最大値より僅かに高い所定のレベルに設定する。

図２は本実施の形態のＤＣ−ＤＣコンバータの設定手段１５の構成図である。このＤＣ−ＤＣコンバータは、上記三角波電圧の上限レベルと下限レベルを設定する複数の抵抗Ｒ１１，Ｒ１２，Ｒ１３の直列回路を有し、抵抗Ｒ１１は抵抗Ｒ１１１とＲ１１２に分割されている。設定手段１５は、この直列回路に接続された抵抗Ｒ１１１とＲ１１２によって分圧した電圧を、上述の三角波電圧のレベルの最大値より僅かに高い所定のレベルとしている。

すなわち、三角波発生器１１から出力される三角波電圧の上限レベルと下限レベルの決定に、三つの抵抗Ｒ１１，Ｒ１２，Ｒ１３による分圧方式を用いており、本実施の形態では、内部電源１４に最も近い抵抗Ｒ１１を抵抗Ｒ１１１とＲ１１２に分割し、その分割点から取り出した電圧をバッファアンプＱ１１を通してエラーアンプＱ１の正側の電源電圧として供給している。この電圧レベルは、三角波電圧の上限レベル（２Ｖ）よりも僅かに高いレベル（この例では２．１Ｖ）に設定している。このため、前述のように設定出力電圧が入力電圧より若干低く、重負荷から軽負荷へ急激に変化した場合でも、エラーアンプＱ１より出力されるＦＢ信号に応じた制御信号の変化が２．１Ｖから（２−α）Ｖまでの僅か０．１Ｖ強の変化となるため、出力電圧が非常に早く設定電圧に制御される。

このように、本実施の形態では、エラーアンプＱ１からの制御信号のレベルの最大値を三角波電圧のレベルの最大値より僅かに高い所定のレベルに設定しているので、ＦＢ信号レベルが最大になるときの、ＦＢ信号レベルと三角波電圧の最大値の差が非常に小さくなり、出力電圧が非常に早く設定電圧に制御される。

このため、重負荷から軽負荷へ負荷状態が急変してデューティ比が最大値から所定値に下がる場合でも出力電圧にオーバーシュートが発生するのを抑制でき、目標電圧を急に下げた場合でも応答性が良く、また、出力電圧の変動が小さく、過電圧がなく、付属・周辺デバイスの信頼性が向上する。

本発明の実施の形態のＤＣ−ＤＣコンバータの回路構成図である。実施の形態のＤＣ−ＤＣコンバータの設定手段の構成図である。従来のＤＣ−ＤＣコンバータの回路構成図である。図３の各部の出力波形を示す図である。

符号の説明

１制御ＩＣ
２負荷
１１三角波発生器
１２出力ＭＯＳドライバ
１３基準電圧発生器
１４内部電源
１５設定手段
Ｃ１平滑コンデンサ
Ｃ２コンデンサ
Ｄ１転流ダイオード
Ｌ１インダクタ
Ｑ１エラーアンプ
Ｑ２コンパレータ
Ｑ１１バッファアンプ
Ｒ１，Ｒ２，Ｒ３，Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１１１，Ｒ１１２抵抗
Ｔｒ１出力ＭＯＳトランジスタ

Claims

入力された直流電圧が供給されるスイッチング素子をパルス幅変調制御して入力電圧より低い直流電圧を出力する降圧型のＤＣ−ＤＣコンバータにおいて、
出力電圧のフィードバック信号と基準電圧を比較して誤差電圧を出力するエラーアンプと、
前記誤差電圧と三角波電圧を比較して前記スイッチング素子のオン時間とオフ時間のデューティ比を決定するコンパレータと、
前記誤差電圧の最大値を前記三角波電圧の上限レベルの１００％以上であって１０５％以下だけ高い所定のレベルに設定する設定手段と、
を備えたことを特徴とするＤＣ−ＤＣコンバータ。
前記三角波電圧の上限レベルと下限レベルを設定する複数の抵抗の直列回路を有し、
前記設定手段は、前記直列回路に接続された抵抗によって分圧した電圧を前記所定のレベルとすることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
前記所定のレベルを前記エラーアンプの正側の電源電圧とすることを特徴とする請求項１または２記載のＤＣ−ＤＣコンバータ。