JPH11214971A - デューティー比制限機能付きパルス発生回路及びｄｃ／ｄｃコンバータ - Google Patents
デューティー比制限機能付きパルス発生回路及びｄｃ／ｄｃコンバータInfo
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- JPH11214971A JPH11214971A JP10010486A JP1048698A JPH11214971A JP H11214971 A JPH11214971 A JP H11214971A JP 10010486 A JP10010486 A JP 10010486A JP 1048698 A JP1048698 A JP 1048698A JP H11214971 A JPH11214971 A JP H11214971A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/08—Duration or width modulation ; Duty cycle modulation
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
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- H03K4/501—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices in which a sawtooth voltage is produced across a capacitor the starting point of the flyback period being determined by the amplitude of the voltage across the capacitor, e.g. by a comparator
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Abstract
(57)【要約】
【課題】 温度や調整ズレによる最大デューティー比の
ばらつきを抑制するとともに、回路面積の縮小及びコス
トダウンを実現した、出力パルスのデューティー比を制
限する機能を有するパルス発生回路を提供する。 【解決手段】 三角波発生回路ＳがコンデンサＣTを充
放電することにより生成される三角波を用いて端子Ｆか
ら入力する電圧に応じてパルス幅変調を行ったパルスを
出力するコンパレータＣＯＭＰの出力側がそれを介して
接地されているトランジスタＱKを三角波発生回路Ｓを
用いて所定のタイミングでＯＮさせることにより、端子
ＳＷから出力するパルスの最大デューティーを前記三角
波のデューティー比とする。
ばらつきを抑制するとともに、回路面積の縮小及びコス
トダウンを実現した、出力パルスのデューティー比を制
限する機能を有するパルス発生回路を提供する。 【解決手段】 三角波発生回路ＳがコンデンサＣTを充
放電することにより生成される三角波を用いて端子Ｆか
ら入力する電圧に応じてパルス幅変調を行ったパルスを
出力するコンパレータＣＯＭＰの出力側がそれを介して
接地されているトランジスタＱKを三角波発生回路Ｓを
用いて所定のタイミングでＯＮさせることにより、端子
ＳＷから出力するパルスの最大デューティーを前記三角
波のデューティー比とする。
Description
【０００１】
【発明の属する技術分野】本発明は、入力電圧と所定電
圧との誤差に応じてパルス幅変調を行ってパルスを発生
するとともに、発生するパルスのデューティー比が所定
値よりも大きくならないように制限する機能を有するデ
ューティー比制限機能付きパルス発生回路、及び、スイ
ッチング素子を用いてＤＣ電圧を変換するＤＣ／ＤＣコ
ンバータに関するものである。
圧との誤差に応じてパルス幅変調を行ってパルスを発生
するとともに、発生するパルスのデューティー比が所定
値よりも大きくならないように制限する機能を有するデ
ューティー比制限機能付きパルス発生回路、及び、スイ
ッチング素子を用いてＤＣ電圧を変換するＤＣ／ＤＣコ
ンバータに関するものである。
【０００２】
【従来の技術】図６はＤＣ／ＤＣコンバータの主要部分
の回路構成を示す図である。同図において、スイッチン
グトランジスタＴｒがＯＮ／ＯＦＦされるが、トランジ
スタＴｒがＯＮからＯＦＦに切り換わるときには、コイ
ルＬのインダクタンスにより、トランジスタＴｒには電
流が流れ続けようとし、トランジスタＴｒのコレクタ電
位が上昇する。このようにインダクタンスの性質を利用
し、端子ＩＮから入力した１次側のＤＣ電圧を昇圧して
端子ＯＵＴから出力するが、トランジスタＴｒがＯＮし
ている時間とＯＦＦしている時間との比で出力電圧が変
化する。
の回路構成を示す図である。同図において、スイッチン
グトランジスタＴｒがＯＮ／ＯＦＦされるが、トランジ
スタＴｒがＯＮからＯＦＦに切り換わるときには、コイ
ルＬのインダクタンスにより、トランジスタＴｒには電
流が流れ続けようとし、トランジスタＴｒのコレクタ電
位が上昇する。このようにインダクタンスの性質を利用
し、端子ＩＮから入力した１次側のＤＣ電圧を昇圧して
端子ＯＵＴから出力するが、トランジスタＴｒがＯＮし
ている時間とＯＦＦしている時間との比で出力電圧が変
化する。
【０００３】そして、トランジスタＴｒのＯＮ／ＯＦＦ
はパルス発生回路Ｐ’が出力するパルスにより行われ
る。パルス発生回路Ｐ’における動作は以下の通りであ
る。端子Ｆから入力する昇圧電圧を抵抗ＲAと抵抗ＲBと
で分圧する。エラーアンプＥは、抵抗ＲAと抵抗ＲBとで
分圧された昇圧電圧と基準電圧Ｖrefとを入力し、昇圧
電圧と設定電圧との誤差に応じた電圧を出力する。尚、
エラーアンプＥの出力電圧は、昇圧電圧が設定電圧より
も高くなるほど低くなり、設定電圧よりも低くなるほど
高くなる。
はパルス発生回路Ｐ’が出力するパルスにより行われ
る。パルス発生回路Ｐ’における動作は以下の通りであ
る。端子Ｆから入力する昇圧電圧を抵抗ＲAと抵抗ＲBと
で分圧する。エラーアンプＥは、抵抗ＲAと抵抗ＲBとで
分圧された昇圧電圧と基準電圧Ｖrefとを入力し、昇圧
電圧と設定電圧との誤差に応じた電圧を出力する。尚、
エラーアンプＥの出力電圧は、昇圧電圧が設定電圧より
も高くなるほど低くなり、設定電圧よりも低くなるほど
高くなる。
【０００４】コンパレータＣＯＭＰ’はエラーアンプＥ
の出力電圧と三角波発生回路ＳがコンデンサＣTを充放
電することにより生成される三角波の電圧とを比較し、
三角波の電圧がエラーアンプＥの出力電圧よりも高けれ
ばハイレベルの出力を行い、逆に、三角波の電圧がエラ
ーアンプＥの出力電圧よりも低ければローレベルの出力
を行う。
の出力電圧と三角波発生回路ＳがコンデンサＣTを充放
電することにより生成される三角波の電圧とを比較し、
三角波の電圧がエラーアンプＥの出力電圧よりも高けれ
ばハイレベルの出力を行い、逆に、三角波の電圧がエラ
ーアンプＥの出力電圧よりも低ければローレベルの出力
を行う。
【０００５】そして、コンパレータＣＯＭＰ’の出力側
はトランジスタＱのベースに接続されている。トランジ
スタＱのコレクタは定電流回路ＣＣの電流流出側に接続
されているとともに、アンプＡを介して端子ＳＷに接続
されている。トランジスタＱのエミッタは接地されてい
る。
はトランジスタＱのベースに接続されている。トランジ
スタＱのコレクタは定電流回路ＣＣの電流流出側に接続
されているとともに、アンプＡを介して端子ＳＷに接続
されている。トランジスタＱのエミッタは接地されてい
る。
【０００６】したがって、コンパレータＣＯＭＰ’の出
力電圧がハイレベルになると、トランジスタＱがＯＮ
し、端子ＳＷからはローレベルの電圧が出力され、端子
ＳＷにベースが接続されたスイッチングトランジスタＴ
ｒがＯＦＦとなる。一方、コンパレータＣＯＭＰ’の出
力電圧がローレベルになると、トランジスタＱがＯＦＦ
し、端子ＳＷからはハイレベルの電圧が出力され、スイ
ッチングトランジスタＴｒがＯＮとなる。
力電圧がハイレベルになると、トランジスタＱがＯＮ
し、端子ＳＷからはローレベルの電圧が出力され、端子
ＳＷにベースが接続されたスイッチングトランジスタＴ
ｒがＯＦＦとなる。一方、コンパレータＣＯＭＰ’の出
力電圧がローレベルになると、トランジスタＱがＯＦＦ
し、端子ＳＷからはハイレベルの電圧が出力され、スイ
ッチングトランジスタＴｒがＯＮとなる。
【０００７】以上の動作により、コンパレータＣＯＭ
Ｐ’ではエラーアンプＥの出力電圧と三角波の電圧とを
比較することからして、昇圧電圧と設定電圧との誤差に
応じてパルス幅変調が行われたパルスが端子ＳＷから出
力されることになり、具体的には、端子ＳＷから出力さ
れるパルスは、昇圧電圧が設定電圧よりも高くなるほ
ど、ハイレベルのデューティー比が小さくなり、一方、
昇圧電圧が設定電圧よりも低くなるほど、ハイレベルの
デューティー比が大きくなる。
Ｐ’ではエラーアンプＥの出力電圧と三角波の電圧とを
比較することからして、昇圧電圧と設定電圧との誤差に
応じてパルス幅変調が行われたパルスが端子ＳＷから出
力されることになり、具体的には、端子ＳＷから出力さ
れるパルスは、昇圧電圧が設定電圧よりも高くなるほ
ど、ハイレベルのデューティー比が小さくなり、一方、
昇圧電圧が設定電圧よりも低くなるほど、ハイレベルの
デューティー比が大きくなる。
【０００８】この結果、スイッチングトランジスタＴｒ
のＯＮ／ＯＦＦのデューティー比が昇圧電圧と設定電圧
との誤差に応じて制御され、端子ＯＵＴから出力される
電圧は設定電圧で安定するようになる。このように、Ｄ
Ｃ／ＤＣコンバータなどの電源回路では出力電圧をフィ
ードバック制御することによって出力電圧を安定させる
ようになっている。
のＯＮ／ＯＦＦのデューティー比が昇圧電圧と設定電圧
との誤差に応じて制御され、端子ＯＵＴから出力される
電圧は設定電圧で安定するようになる。このように、Ｄ
Ｃ／ＤＣコンバータなどの電源回路では出力電圧をフィ
ードバック制御することによって出力電圧を安定させる
ようになっている。
【０００９】ところで、スイッチングトランジスタＴｒ
のＯＮデューティー、すなわち、端子ＳＷから出力され
るパルスのハイレベルのデューティー比がある程度大き
くなるとコイルＬが磁気飽和を起こしてしまうので、昇
圧電圧が設定電圧よりも低いからといって、パルス発生
回路Ｐ’では端子ＳＷから出力するパルスのハイレベル
のデューティー比を無制限に大きくすることはできな
い。また、２次側の電圧が０Ｖから起動する場合などに
は、スイッチングトランジスタＴｒのＯＮデューティー
に制限がないと、帰還の極性によってスイッチングトラ
ンジスタＴｒが永久にＯＮし続けてしまい、その結果、
２次側電圧が全く発生しないという状態に陥ってしま
う。すなわち、パルス発生回路Ｐ’はデューティー比
（この例ではハイレベルのデューティー比）を制限する
機能を備えていなければならないわけである。
のＯＮデューティー、すなわち、端子ＳＷから出力され
るパルスのハイレベルのデューティー比がある程度大き
くなるとコイルＬが磁気飽和を起こしてしまうので、昇
圧電圧が設定電圧よりも低いからといって、パルス発生
回路Ｐ’では端子ＳＷから出力するパルスのハイレベル
のデューティー比を無制限に大きくすることはできな
い。また、２次側の電圧が０Ｖから起動する場合などに
は、スイッチングトランジスタＴｒのＯＮデューティー
に制限がないと、帰還の極性によってスイッチングトラ
ンジスタＴｒが永久にＯＮし続けてしまい、その結果、
２次側電圧が全く発生しないという状態に陥ってしま
う。すなわち、パルス発生回路Ｐ’はデューティー比
（この例ではハイレベルのデューティー比）を制限する
機能を備えていなければならないわけである。
【００１０】そこで、従来のパルス発生回路Ｐ’では、
出力するパルスのハイレベルのデューティー比を制限す
るためのＤＣ電圧（以下、「デューティー比制限用電
圧」と呼ぶ）を端子Ｍから入力してコンパレータＣＯＭ
Ｐ’に与え、コンパレータＣＯＭＰ’では昇圧電圧が設
定電圧よりも低くなり過ぎてエラーアンプＥの出力電圧
がデューティー比制限用電圧よりも高くなると、エラー
アンプＥの出力電圧の代わりにデューティー比制限用電
圧を三角波の電圧と比較することによって、端子ＳＷか
ら出力されるパルスのハイレベルのデューティー比が所
定値よりも大きくならないようにしていた（図７参
照）。尚、図８にコンパレータＣＯＭＰ’の等価回路を
示しておく。
出力するパルスのハイレベルのデューティー比を制限す
るためのＤＣ電圧（以下、「デューティー比制限用電
圧」と呼ぶ）を端子Ｍから入力してコンパレータＣＯＭ
Ｐ’に与え、コンパレータＣＯＭＰ’では昇圧電圧が設
定電圧よりも低くなり過ぎてエラーアンプＥの出力電圧
がデューティー比制限用電圧よりも高くなると、エラー
アンプＥの出力電圧の代わりにデューティー比制限用電
圧を三角波の電圧と比較することによって、端子ＳＷか
ら出力されるパルスのハイレベルのデューティー比が所
定値よりも大きくならないようにしていた（図７参
照）。尚、図８にコンパレータＣＯＭＰ’の等価回路を
示しておく。
【００１１】
【発明が解決しようとする課題】このように、ＤＣ／Ｄ
Ｃコンバータなどにて出力電圧をフィードバック制御す
るために使用されるパルス発生回路では、従来は、出力
するパルスのデューティー比を制限するために、ＤＣ電
圧であるデューティー比制限用電圧が別途必要であっ
た。そして、三角波のＤＣレベル、振幅はそれぞれ電源
電圧の設定の仕方、クロック同期の有無によって変化す
るので、所望の最大デューティー比を得るためには、各
仕様に合わせてデューティー比制限用電圧を調整する必
要があった。
Ｃコンバータなどにて出力電圧をフィードバック制御す
るために使用されるパルス発生回路では、従来は、出力
するパルスのデューティー比を制限するために、ＤＣ電
圧であるデューティー比制限用電圧が別途必要であっ
た。そして、三角波のＤＣレベル、振幅はそれぞれ電源
電圧の設定の仕方、クロック同期の有無によって変化す
るので、所望の最大デューティー比を得るためには、各
仕様に合わせてデューティー比制限用電圧を調整する必
要があった。
【００１２】このため、温度や調整ズレによる最大デュ
ーティー比のばらつきが大きかった。尚、温度による最
大デューティー比のばらつきとはＤＣ電圧であるデュー
ティー比制限用電圧が温度変化により変動することに起
因して生じるものである。
ーティー比のばらつきが大きかった。尚、温度による最
大デューティー比のばらつきとはＤＣ電圧であるデュー
ティー比制限用電圧が温度変化により変動することに起
因して生じるものである。
【００１３】また、デューティー比制限用電圧を入力す
るための端子が必要であるとともに、エラーアンプの出
力電圧と三角波の電圧を比較するコンパレータが複雑に
なるため、回路面積が大きく、また、コストが高いとい
う問題を招いていた。
るための端子が必要であるとともに、エラーアンプの出
力電圧と三角波の電圧を比較するコンパレータが複雑に
なるため、回路面積が大きく、また、コストが高いとい
う問題を招いていた。
【００１４】尚、クロック同期とは機器内のシステムク
ロックの周期の整数倍にＤＣ／ＤＣコンバータのスイッ
チング周期を同期させることであり、機器内で生成され
る信号に干渉を及ぼさないようにすること、ＤＣ／ＤＣ
コンバータの温度変動をなくすことなどを目的として行
われる場合がある。
ロックの周期の整数倍にＤＣ／ＤＣコンバータのスイッ
チング周期を同期させることであり、機器内で生成され
る信号に干渉を及ぼさないようにすること、ＤＣ／ＤＣ
コンバータの温度変動をなくすことなどを目的として行
われる場合がある。
【００１５】そして、クロック同期を行うと、三角波の
振幅が小さくなるので、同一のデューティー比制限用電
圧では、クロック同期の有無（クロック同期を行ってい
るか、行っていないか）によって、最大デューティー比
が変化してしまう。例えば、図６に示したパルス発生回
路Ｐ’では、自走時（クロック同期を行っていないと
き）に設定したデューティー比制限用電圧のままでクロ
ック同期を行うと、ハイレベルの最大デューティー比が
小さくなってしまう（図９参照）。
振幅が小さくなるので、同一のデューティー比制限用電
圧では、クロック同期の有無（クロック同期を行ってい
るか、行っていないか）によって、最大デューティー比
が変化してしまう。例えば、図６に示したパルス発生回
路Ｐ’では、自走時（クロック同期を行っていないと
き）に設定したデューティー比制限用電圧のままでクロ
ック同期を行うと、ハイレベルの最大デューティー比が
小さくなってしまう（図９参照）。
【００１６】また、同一の仕様であっても三角波のＤＣ
レベルや振幅に個体差があれば、所望の最大デューティ
ー比を得るために各機器毎にデューティー比制限用電圧
を調整しなければならなくなるので、三角波のＤＣレベ
ルや振幅のばらつきは許されず、三角波の生成に関して
高精度な電圧発生回路などが要求され、回路面積が大き
く、また、コストが高いという問題に拍車がかかってい
た。
レベルや振幅に個体差があれば、所望の最大デューティ
ー比を得るために各機器毎にデューティー比制限用電圧
を調整しなければならなくなるので、三角波のＤＣレベ
ルや振幅のばらつきは許されず、三角波の生成に関して
高精度な電圧発生回路などが要求され、回路面積が大き
く、また、コストが高いという問題に拍車がかかってい
た。
【００１７】また、出力電圧をフィードバック制御する
パルス発生回路が上記問題を有することを受けて、ＤＣ
／ＤＣコンバータは、出力電圧の安定度が低く、また、
回路面積が大きい、及び、コストが高い、さらに、機器
に組み込む際のセットアップが困難であるという問題が
あった。
パルス発生回路が上記問題を有することを受けて、ＤＣ
／ＤＣコンバータは、出力電圧の安定度が低く、また、
回路面積が大きい、及び、コストが高い、さらに、機器
に組み込む際のセットアップが困難であるという問題が
あった。
【００１８】そこで、本発明は、温度や調整ズレによる
最大デューティー比のばらつきを抑制するとともに、回
路面積の縮小及びコストダウンを実現した、出力パルス
のデューティー比を制限する機能を有するパルス発生回
路を提供することを目的とする。
最大デューティー比のばらつきを抑制するとともに、回
路面積の縮小及びコストダウンを実現した、出力パルス
のデューティー比を制限する機能を有するパルス発生回
路を提供することを目的とする。
【００１９】また、本発明は、出力電圧をより安定さ
せ、また、回路面積の縮小及びコストダウンを実現し、
さらに、機器に組み込む際のセットアップを容易にした
ＤＣ／ＤＣコンバータを提供することを目的とする。
せ、また、回路面積の縮小及びコストダウンを実現し、
さらに、機器に組み込む際のセットアップを容易にした
ＤＣ／ＤＣコンバータを提供することを目的とする。
【００２０】
【課題を解決するための手段】上記の目的を達成するた
め、本発明のデューティー比制限機能付きパルス発生回
路では、入力電圧に応じてパルス幅変調を行ったパルス
を出力するとともに、出力するパルスのデューティー比
を制限する機能を有するデューティー比制限機能付きパ
ルス発生回路において、出力するパルスの最大デューテ
ィー比をパルスの生成に関与する三角波のデューティー
比としている。
め、本発明のデューティー比制限機能付きパルス発生回
路では、入力電圧に応じてパルス幅変調を行ったパルス
を出力するとともに、出力するパルスのデューティー比
を制限する機能を有するデューティー比制限機能付きパ
ルス発生回路において、出力するパルスの最大デューテ
ィー比をパルスの生成に関与する三角波のデューティー
比としている。
【００２１】例えば、前記三角波の電圧が増加中あるい
は減少中には入力電圧によらず出力電圧を固定すること
によって、出力するパルスの最大デューティー比を前記
三角波のデューティー比とすることができる。
は減少中には入力電圧によらず出力電圧を固定すること
によって、出力するパルスの最大デューティー比を前記
三角波のデューティー比とすることができる。
【００２２】以上の構成により、ＤＣ電圧であるデュー
ティー比制限用電圧は不要となり、また、三角波のＤＣ
レベルや振幅によらず所望の最大デューティー比を得る
ことができる。
ティー比制限用電圧は不要となり、また、三角波のＤＣ
レベルや振幅によらず所望の最大デューティー比を得る
ことができる。
【００２３】
【発明の実施の形態】以下に、本発明の実施形態を図面
を参照しながら説明する。図１は本発明の一実施形態で
あるパルス発生回路Ｐを用いて出力電圧をフィードバッ
ク制御するＤＣ／ＤＣコンバータの回路構成を示す図で
ある。尚、図１において図６と同一である部分について
は同一の符号を付して説明を省略する。
を参照しながら説明する。図１は本発明の一実施形態で
あるパルス発生回路Ｐを用いて出力電圧をフィードバッ
ク制御するＤＣ／ＤＣコンバータの回路構成を示す図で
ある。尚、図１において図６と同一である部分について
は同一の符号を付して説明を省略する。
【００２４】コンパレータＣＯＭＰはエラーアンプＥの
出力電圧と三角波発生回路ＳがコンデンサＣTを充放電
することにより生成される三角波の電圧とを比較し、エ
ラーアンプＥの出力電圧が三角波の電圧よりも高ければ
ハイレベルの出力を行い、逆に、エラーアンプＥの出力
電圧が三角波の電圧よりも低ければローレベルの出力を
行う。
出力電圧と三角波発生回路ＳがコンデンサＣTを充放電
することにより生成される三角波の電圧とを比較し、エ
ラーアンプＥの出力電圧が三角波の電圧よりも高ければ
ハイレベルの出力を行い、逆に、エラーアンプＥの出力
電圧が三角波の電圧よりも低ければローレベルの出力を
行う。
【００２５】そして、コンパレータＣＯＭＰの出力側は
トランジスタＱのベースに接続されている。トランジス
タＱのコレクタは定電流回路ＣＣの電流流出側に接続さ
れているとともに、反転アンプＨを介して端子ＳＷに接
続されている。また、コンパレータＣＯＭＰの出力側は
ＮＰＮ型のトランジスタＱKを介して接地されている。
トランジスタＱのベースに接続されている。トランジス
タＱのコレクタは定電流回路ＣＣの電流流出側に接続さ
れているとともに、反転アンプＨを介して端子ＳＷに接
続されている。また、コンパレータＣＯＭＰの出力側は
ＮＰＮ型のトランジスタＱKを介して接地されている。
【００２６】したがって、トランジスタＱKがＯＦＦで
ある場合は、コンパレータＣＯＭＰの出力電圧がハイレ
ベルになると、トランジスタＱがＯＮし、反転アンプＨ
により端子ＳＷからはハイレベルの電圧が出力され、ス
イッチングトランジスタＴｒがＯＮとなり、一方、コン
パレータＣＯＭＰの出力電圧がローレベルになると、ト
ランジスタＱがＯＦＦし、反転アンプＨにより端子ＳＷ
からはローレベルの電圧が出力され、スイッチングトラ
ンジスタＴｒがＯＦＦとなる。
ある場合は、コンパレータＣＯＭＰの出力電圧がハイレ
ベルになると、トランジスタＱがＯＮし、反転アンプＨ
により端子ＳＷからはハイレベルの電圧が出力され、ス
イッチングトランジスタＴｒがＯＮとなり、一方、コン
パレータＣＯＭＰの出力電圧がローレベルになると、ト
ランジスタＱがＯＦＦし、反転アンプＨにより端子ＳＷ
からはローレベルの電圧が出力され、スイッチングトラ
ンジスタＴｒがＯＦＦとなる。
【００２７】以上の動作により、コンパレータＣＯＭＰ
はエラーアンプＥの出力電圧と三角波の電圧とを比較す
ることから、昇圧電圧と設定電圧との誤差に応じてパル
ス幅変調が行われたパルスが端子ＳＷから出力されるこ
とになり、具体的には、端子ＳＷから出力されるパルス
は、昇圧電圧が設定電圧よりも高くなるほど、ハイレベ
ルのデューティー比が小さくなり、一方、昇圧電圧が設
定電圧よりも低くなるほど、ハイレベルのデューティー
比が大きくなる。この結果、スイッチングトランジスタ
ＴｒのＯＮ／ＯＦＦのデューティー比が昇圧電圧と設定
電圧との誤差に応じて制御され、端子ＯＵＴから出力さ
れる電圧は設定電圧で安定するようになる。
はエラーアンプＥの出力電圧と三角波の電圧とを比較す
ることから、昇圧電圧と設定電圧との誤差に応じてパル
ス幅変調が行われたパルスが端子ＳＷから出力されるこ
とになり、具体的には、端子ＳＷから出力されるパルス
は、昇圧電圧が設定電圧よりも高くなるほど、ハイレベ
ルのデューティー比が小さくなり、一方、昇圧電圧が設
定電圧よりも低くなるほど、ハイレベルのデューティー
比が大きくなる。この結果、スイッチングトランジスタ
ＴｒのＯＮ／ＯＦＦのデューティー比が昇圧電圧と設定
電圧との誤差に応じて制御され、端子ＯＵＴから出力さ
れる電圧は設定電圧で安定するようになる。
【００２８】尚、トランジスタＱKがＯＮしている間
は、コンパレータＣＯＭＰでの比較結果によらず、トラ
ンジスタＱがＯＦＦとなり、端子ＳＷから出力される電
圧はローレベルに固定される。そして、後述するよう
に、トランジスタＱKは三角波発生回路Ｓからの信号に
より所定のタイミングでＯＮし、端子ＳＷから出力され
るパルスのハイレベルのデューティー比に制限がかかる
ようになっている。
は、コンパレータＣＯＭＰでの比較結果によらず、トラ
ンジスタＱがＯＦＦとなり、端子ＳＷから出力される電
圧はローレベルに固定される。そして、後述するよう
に、トランジスタＱKは三角波発生回路Ｓからの信号に
より所定のタイミングでＯＮし、端子ＳＷから出力され
るパルスのハイレベルのデューティー比に制限がかかる
ようになっている。
【００２９】次に、三角波発生回路Ｓについて説明す
る。接続関係は以下の通りである。ＰＮＰ型のトランジ
スタＱ1及びＱ2とは差動対を形成しており、これらのエ
ミッタは定電流回路ＣＣ0の電流流出側に接続されてい
る。トランジスタＱ1、Ｑ2のコレクタは２つのＮＰＮ型
トランジスタで構成された電流流入型のカレントミラー
回路ＣＭ0の入力側、出力側にそれぞれ接続されてい
る。トランジスタＱ1のベースは端子Ｃに接続されてい
る。トランジスタＱ2のベースは抵抗Ｒ1と抵抗Ｒ2との
接続点に接続されている。抵抗Ｒ1、Ｒ2は抵抗Ｒ3と共
に電圧ＶBG間に高電位側から抵抗Ｒ1、抵抗Ｒ2、抵抗Ｒ
3の順で直列に接続されている。抵抗Ｒ2と抵抗Ｒ3との
接続点はＮＰＮ型のトランジスタＱ3を介して接地され
ている。
る。接続関係は以下の通りである。ＰＮＰ型のトランジ
スタＱ1及びＱ2とは差動対を形成しており、これらのエ
ミッタは定電流回路ＣＣ0の電流流出側に接続されてい
る。トランジスタＱ1、Ｑ2のコレクタは２つのＮＰＮ型
トランジスタで構成された電流流入型のカレントミラー
回路ＣＭ0の入力側、出力側にそれぞれ接続されてい
る。トランジスタＱ1のベースは端子Ｃに接続されてい
る。トランジスタＱ2のベースは抵抗Ｒ1と抵抗Ｒ2との
接続点に接続されている。抵抗Ｒ1、Ｒ2は抵抗Ｒ3と共
に電圧ＶBG間に高電位側から抵抗Ｒ1、抵抗Ｒ2、抵抗Ｒ
3の順で直列に接続されている。抵抗Ｒ2と抵抗Ｒ3との
接続点はＮＰＮ型のトランジスタＱ3を介して接地され
ている。
【００３０】トランジスタＱ2のコレクタとカレントミ
ラー回路ＣＭ0の出力側との接続点である点Ｋには、そ
れぞれ抵抗Ｒ4、Ｒ5を介してＮＰＮ型のトランジスタＱ
3、Ｑ4のベースが接続されているとともに、コンパレー
タＣＯＭＰの出力側がそれを介して接地されている前出
のトランジスタＱKのベースが抵抗ＲKを介して接続され
ている。
ラー回路ＣＭ0の出力側との接続点である点Ｋには、そ
れぞれ抵抗Ｒ4、Ｒ5を介してＮＰＮ型のトランジスタＱ
3、Ｑ4のベースが接続されているとともに、コンパレー
タＣＯＭＰの出力側がそれを介して接地されている前出
のトランジスタＱKのベースが抵抗ＲKを介して接続され
ている。
【００３１】定電流回路ＣＣ1の電流流出側は、２つの
ＮＰＮ型のトランジスタで構成された電流流入型のカレ
ントミラー回路ＣＭ1の入力側に接続されているととも
に、トランジスタＱ4を介して接地されている。カレン
トミラー回路ＣＭ1の出力側は２つのＰＮＰ型トランジ
スタで構成された電流流出型のカレントミラー回路ＣＭ
2の入力側に接続されており、カレントミラー回路ＣＭ2
の出力側は端子Ｃに接続されている。
ＮＰＮ型のトランジスタで構成された電流流入型のカレ
ントミラー回路ＣＭ1の入力側に接続されているととも
に、トランジスタＱ4を介して接地されている。カレン
トミラー回路ＣＭ1の出力側は２つのＰＮＰ型トランジ
スタで構成された電流流出型のカレントミラー回路ＣＭ
2の入力側に接続されており、カレントミラー回路ＣＭ2
の出力側は端子Ｃに接続されている。
【００３２】定電流回路ＣＣ2の電流流出側は２つのＮ
ＰＮ型のトランジスタで構成された電流流入型のカレン
トミラー回路ＣＭ3の入力側に接続されている。カレン
トミラー回路ＣＭ3の出力側は端子Ｃに接続されてい
る。
ＰＮ型のトランジスタで構成された電流流入型のカレン
トミラー回路ＣＭ3の入力側に接続されている。カレン
トミラー回路ＣＭ3の出力側は端子Ｃに接続されてい
る。
【００３３】以上の構成により、電源投入後は、トラン
ジスタＱ3及びＱ4がＯＦＦであり、定電流回路ＣＣ1、
ＣＣ2の出力電流をＩ、カレントミラー回路ＣＭ2の電流
増幅度をＮとすると、コンデンサＣTには電流（Ｎ−
１）×Ｉが流れ込み、コンデンサＣTが充電される。そ
して、コンデンサＣTの電圧がＶH＝（Ｒ2＋Ｒ3）ＶBG／
（Ｒ1＋Ｒ2＋Ｒ3）以上となると（但し、Ｒ1、Ｒ2、Ｒ3
の抵抗値をそれぞれＲ1、Ｒ2、Ｒ3としている）、トラ
ンジスタＱ3及びＱ4がＯＮとなり、コンデンサＣTから
は電流Ｉが流れ出し、コンデンサＣTが放電される。そ
して、コンデンサＣTの電圧がＶL＝Ｒ2・ＶBG／（Ｒ1＋
Ｒ2）となると、トランジスタＱ3及びＱ4がＯＦＦとな
り、電流（Ｎ−１）×ＩによるコンデンサＣTの充電が
再開される。
ジスタＱ3及びＱ4がＯＦＦであり、定電流回路ＣＣ1、
ＣＣ2の出力電流をＩ、カレントミラー回路ＣＭ2の電流
増幅度をＮとすると、コンデンサＣTには電流（Ｎ−
１）×Ｉが流れ込み、コンデンサＣTが充電される。そ
して、コンデンサＣTの電圧がＶH＝（Ｒ2＋Ｒ3）ＶBG／
（Ｒ1＋Ｒ2＋Ｒ3）以上となると（但し、Ｒ1、Ｒ2、Ｒ3
の抵抗値をそれぞれＲ1、Ｒ2、Ｒ3としている）、トラ
ンジスタＱ3及びＱ4がＯＮとなり、コンデンサＣTから
は電流Ｉが流れ出し、コンデンサＣTが放電される。そ
して、コンデンサＣTの電圧がＶL＝Ｒ2・ＶBG／（Ｒ1＋
Ｒ2）となると、トランジスタＱ3及びＱ4がＯＦＦとな
り、電流（Ｎ−１）×ＩによるコンデンサＣTの充電が
再開される。
【００３４】この結果、端子ＣTの電圧波形は図２に示
すようになり、電圧ＶHとＶLとの間で行き来する三角波
が生成される。尚、生成される三角波の電圧がＶLから
ＶHにまで増加するのに要する時間とＶHからＶLにまで
減少するのに要する時間との比は１／｛（Ｎ−１）・
Ｉ｝：１／Ｉ＝１：（Ｎ−１）となる。
すようになり、電圧ＶHとＶLとの間で行き来する三角波
が生成される。尚、生成される三角波の電圧がＶLから
ＶHにまで増加するのに要する時間とＶHからＶLにまで
減少するのに要する時間との比は１／｛（Ｎ−１）・
Ｉ｝：１／Ｉ＝１：（Ｎ−１）となる。
【００３５】そして、トランジスタＱKはトランジスタ
Ｑ3及びＱ4と同じタイミングでＯＮ／ＯＦＦするので、
コンデンサＣTの充電時、すなわち、三角波の電圧が増
加している間は、トランジスタＱKがＯＦＦとなり、コ
ンパレータＣＯＭＰでの比較結果に応じてトランジスタ
ＱがＯＮ／ＯＦＦするが、コンデンサＣTの放電時、す
なわち、三角波の電圧が減少している間は、トランジス
タＱKがＯＮとなり、トランジスタＱがＯＦＦに固定さ
れる。
Ｑ3及びＱ4と同じタイミングでＯＮ／ＯＦＦするので、
コンデンサＣTの充電時、すなわち、三角波の電圧が増
加している間は、トランジスタＱKがＯＦＦとなり、コ
ンパレータＣＯＭＰでの比較結果に応じてトランジスタ
ＱがＯＮ／ＯＦＦするが、コンデンサＣTの放電時、す
なわち、三角波の電圧が減少している間は、トランジス
タＱKがＯＮとなり、トランジスタＱがＯＦＦに固定さ
れる。
【００３６】これにより、端子ＳＷから出力されるパル
スのハイレベルの最大デューティー比は、三角波の電圧
増加のデューティー比となり、三角波のデューティー比
がそのまま出力パルスの最大デューティー比となる（図
３参照）。三角波の電圧増加のデューティー比＝１／
｛１＋（Ｎ−１）｝＝１／Ｎであるので、例えば端子Ｓ
Ｗから出力されるパルスのハイレベルの最大デューティ
ー比を８０％にしたい場合は、カレントミラー回路ＣＭ
2の電流増幅度ＮをＮ＝５／４に設定すればよいことに
なる。
スのハイレベルの最大デューティー比は、三角波の電圧
増加のデューティー比となり、三角波のデューティー比
がそのまま出力パルスの最大デューティー比となる（図
３参照）。三角波の電圧増加のデューティー比＝１／
｛１＋（Ｎ−１）｝＝１／Ｎであるので、例えば端子Ｓ
Ｗから出力されるパルスのハイレベルの最大デューティ
ー比を８０％にしたい場合は、カレントミラー回路ＣＭ
2の電流増幅度ＮをＮ＝５／４に設定すればよいことに
なる。
【００３７】次に、クロック同期を行う場合について考
えてみる。図４はクロック同期を行う回路であるクロッ
ク同期用回路ＣＳを図１に示した三角波発生回路Ｓに接
続したものである。クロック同期用回路ＣＳについて説
明する。接続関係は以下の通りである。
えてみる。図４はクロック同期を行う回路であるクロッ
ク同期用回路ＣＳを図１に示した三角波発生回路Ｓに接
続したものである。クロック同期用回路ＣＳについて説
明する。接続関係は以下の通りである。
【００３８】トランジスタＱ11のベースは端子ＣＬＫと
グランド電位点との間に直列に接続された抵抗Ｒ11と抵
抗12との接続点に接続されている。トランジスタＱ12及
びＱ16のベースはそれぞれ抵抗Ｒ13、Ｒ14を介してトラ
ンジスタＱ11のコレクタに接続されている。トランジス
タＱ13のベースはトランジスタＱ12のコレクタに接続さ
れているとともに、コンデンサＣDを介して接地されて
いる。トランジスタＱ14、Ｑ15のベースはそれぞれトラ
ンジスタＱ13、Ｑ14のコレクタに接続されている。
グランド電位点との間に直列に接続された抵抗Ｒ11と抵
抗12との接続点に接続されている。トランジスタＱ12及
びＱ16のベースはそれぞれ抵抗Ｒ13、Ｒ14を介してトラ
ンジスタＱ11のコレクタに接続されている。トランジス
タＱ13のベースはトランジスタＱ12のコレクタに接続さ
れているとともに、コンデンサＣDを介して接地されて
いる。トランジスタＱ14、Ｑ15のベースはそれぞれトラ
ンジスタＱ13、Ｑ14のコレクタに接続されている。
【００３９】トランジスタＱ11、Ｑ12、Ｑ13、Ｑ14のコ
レクタはそれぞれ定電流回路ＣＣ11、ＣＣ12、ＣＣ13、
ＣＣ14の電流流出側に接続されている。トランジスタＱ
15及びＱ16のコレクタは定電流回路ＣＣ15の電流流出側
に共通に接続されている。定電流回路ＣＣ15とトランジ
スタＱ15及びＱ16のコレクタとの接続点にはトランジス
タＱ17のベースが接続されている。トランジスタＱ11、
Ｑ12、Ｑ13、Ｑ14、Ｑ15、Ｑ16、Ｑ17のエミッタはそれ
ぞれ接地されている。そして、トランジスタＱ17のコレ
クタが、クロック同期用回路ＣＳの出力端子であり、三
角波発生回路Ｓ内の点Ｋに接続されている。
レクタはそれぞれ定電流回路ＣＣ11、ＣＣ12、ＣＣ13、
ＣＣ14の電流流出側に接続されている。トランジスタＱ
15及びＱ16のコレクタは定電流回路ＣＣ15の電流流出側
に共通に接続されている。定電流回路ＣＣ15とトランジ
スタＱ15及びＱ16のコレクタとの接続点にはトランジス
タＱ17のベースが接続されている。トランジスタＱ11、
Ｑ12、Ｑ13、Ｑ14、Ｑ15、Ｑ16、Ｑ17のエミッタはそれ
ぞれ接地されている。そして、トランジスタＱ17のコレ
クタが、クロック同期用回路ＣＳの出力端子であり、三
角波発生回路Ｓ内の点Ｋに接続されている。
【００４０】以上の構成により、端子ＣＬＫに入力され
るクロックの立ち上がりでワンショットのパルスがトラ
ンジスタＱ17のベースに印加され、その結果、三角波発
生回路Ｓ内の点Ｋは端子ＣＬＫに入力されるクロックの
立ち上がりで一瞬接地されることになる。
るクロックの立ち上がりでワンショットのパルスがトラ
ンジスタＱ17のベースに印加され、その結果、三角波発
生回路Ｓ内の点Ｋは端子ＣＬＫに入力されるクロックの
立ち上がりで一瞬接地されることになる。
【００４１】したがって、三角波発生回路Ｓ内では、端
子ＣＬＫに入力されるクロックの立ち上がりでトランジ
スタＱ3及びＱ4が一瞬ＯＦＦとなり、コンデンサＣTの
充電中はトランジスタＱ3及びＱ4が元々ＯＦＦであるの
で何等影響はないが、コンデンサＣTの放電中はトラン
ジスタＱ3及びＱ4がＯＮであるので、コンデンサＣTの
充電に切り換わる。すなわち、コンデンサＣTの電圧が
ＶLにまで減少する前に端子ＣＬＫに入力されるクロッ
クの立ち上がりで強制的に充電を開始することになり、
生成される三角波の振幅は小さくなる（図５参照）。
子ＣＬＫに入力されるクロックの立ち上がりでトランジ
スタＱ3及びＱ4が一瞬ＯＦＦとなり、コンデンサＣTの
充電中はトランジスタＱ3及びＱ4が元々ＯＦＦであるの
で何等影響はないが、コンデンサＣTの放電中はトラン
ジスタＱ3及びＱ4がＯＮであるので、コンデンサＣTの
充電に切り換わる。すなわち、コンデンサＣTの電圧が
ＶLにまで減少する前に端子ＣＬＫに入力されるクロッ
クの立ち上がりで強制的に充電を開始することになり、
生成される三角波の振幅は小さくなる（図５参照）。
【００４２】尚、端子ＣＬＫに入力するクロックの周波
数によっては、クロック同期の開始当初（電源投入直
後）はコンデンサＣTの充電時間と放電時間との比が各
充放電毎にばらつくが、次第にそのばらつきは無視でき
るほど小さくなり、三角波のデューティー比は安定す
る。
数によっては、クロック同期の開始当初（電源投入直
後）はコンデンサＣTの充電時間と放電時間との比が各
充放電毎にばらつくが、次第にそのばらつきは無視でき
るほど小さくなり、三角波のデューティー比は安定す
る。
【００４３】このように、クロック同期を行うと三角波
の振幅は小さくなってしまうが、本実施形態のパルス発
生回路Ｐでは、出力するパルスの最大デューティー比に
何等影響が及ぶことはない。というのは、出力するパル
スの最大デューティー比は三角波のデューティー比その
ものであり、三角波の振幅がたとえ小さくなったとして
も、コンデンサＣTの充放電電流が一定である限り、そ
の三角波のデューティー比は変化しないからである。
の振幅は小さくなってしまうが、本実施形態のパルス発
生回路Ｐでは、出力するパルスの最大デューティー比に
何等影響が及ぶことはない。というのは、出力するパル
スの最大デューティー比は三角波のデューティー比その
ものであり、三角波の振幅がたとえ小さくなったとして
も、コンデンサＣTの充放電電流が一定である限り、そ
の三角波のデューティー比は変化しないからである。
【００４４】以上のように、本実施形態のパルス発生回
路Ｐでは、従来必要であったＤＣ電圧であるデューティ
ー比制限用電圧なしで、出力するパルスのデューティー
比を制限することができる。そして、出力するパルスの
最大デューティー比は、三角波のデューティー比そのも
のであるので、三角波発生回路ＳがコンデンサＣTを充
放電する電流によって設定することができ、コンデンサ
ＣTの充放電電流にばらつきがなければ、三角波のＤＣ
レベルや振幅によらず一定となる。
路Ｐでは、従来必要であったＤＣ電圧であるデューティ
ー比制限用電圧なしで、出力するパルスのデューティー
比を制限することができる。そして、出力するパルスの
最大デューティー比は、三角波のデューティー比そのも
のであるので、三角波発生回路ＳがコンデンサＣTを充
放電する電流によって設定することができ、コンデンサ
ＣTの充放電電流にばらつきがなければ、三角波のＤＣ
レベルや振幅によらず一定となる。
【００４５】これにより、出力パルスの最大デューティ
ー比を所望のものとするために、三角波のＤＣレベルの
変化をもたらす電源電圧の設定の仕方や、三角波の振幅
の変化をもたらすクロック同期の有無に応じた調整をす
る必要はなくなる。尚、実際には三角波発生回路ＳはＩ
Ｃ（集積回路）となっており、コンデンサＣTを充放電
する電流のばらつきが少ないので、出力パルスの最大デ
ューティー比は高精度なものとなる。
ー比を所望のものとするために、三角波のＤＣレベルの
変化をもたらす電源電圧の設定の仕方や、三角波の振幅
の変化をもたらすクロック同期の有無に応じた調整をす
る必要はなくなる。尚、実際には三角波発生回路ＳはＩ
Ｃ（集積回路）となっており、コンデンサＣTを充放電
する電流のばらつきが少ないので、出力パルスの最大デ
ューティー比は高精度なものとなる。
【００４６】したがって、次のような利点がある。ま
ず、温度や調整ズレによる最大デューティー比のばらつ
きを抑制することができる。また、デューティー比制限
用電圧を入力するための端子が不要となるとともに、エ
ラーアンプＥの出力電圧と三角波の電圧とを比較するコ
ンパレータの構成も簡略化され、回路面積の縮小及びコ
ストダウンを実現することができる。さらに、三角波の
生成に関与する電圧発生回路などには高精度が要求され
なくなるので、回路面積の縮小及びコストダウンをより
一層促進することができる。
ず、温度や調整ズレによる最大デューティー比のばらつ
きを抑制することができる。また、デューティー比制限
用電圧を入力するための端子が不要となるとともに、エ
ラーアンプＥの出力電圧と三角波の電圧とを比較するコ
ンパレータの構成も簡略化され、回路面積の縮小及びコ
ストダウンを実現することができる。さらに、三角波の
生成に関与する電圧発生回路などには高精度が要求され
なくなるので、回路面積の縮小及びコストダウンをより
一層促進することができる。
【００４７】そして、ＤＣ／ＤＣコンバータでは、出力
電圧をフィードバック制御するパルス発生回路が上記利
点を有すること受けて、出力電圧がより安定し、また、
回路面積の縮小及びコストダウンがもたらされ、さら
に、機器に組み込む際のセットアップが容易となる。
電圧をフィードバック制御するパルス発生回路が上記利
点を有すること受けて、出力電圧がより安定し、また、
回路面積の縮小及びコストダウンがもたらされ、さら
に、機器に組み込む際のセットアップが容易となる。
【００４８】
【発明の効果】以上説明したように、本発明のパルス発
生回路によれば、出力するパルスの最大デューティー比
を三角波のデューティー比としているので、出力するパ
ルスのデューティー比を制限するためのＤＣ電圧である
デューティー比制限用電圧が不要となるとともに、所望
の最大デューティー比を得るために電源電圧の設定の仕
方やクロック同期の有無に応じて行っていた調整は不要
となる。したがって、まず、温度や調整ズレによる最大
デューティー比のばらつきが抑制される。また、回路面
積の縮小及びコストダウンを実現することができる。さ
らに、三角波の生成に関与する電圧発生回路などには高
精度が要求されなくなり、回路面積の縮小及びコストダ
ウンをより一層促進することができる。
生回路によれば、出力するパルスの最大デューティー比
を三角波のデューティー比としているので、出力するパ
ルスのデューティー比を制限するためのＤＣ電圧である
デューティー比制限用電圧が不要となるとともに、所望
の最大デューティー比を得るために電源電圧の設定の仕
方やクロック同期の有無に応じて行っていた調整は不要
となる。したがって、まず、温度や調整ズレによる最大
デューティー比のばらつきが抑制される。また、回路面
積の縮小及びコストダウンを実現することができる。さ
らに、三角波の生成に関与する電圧発生回路などには高
精度が要求されなくなり、回路面積の縮小及びコストダ
ウンをより一層促進することができる。
【００４９】また、本発明のＤＣ／ＤＣコンバータによ
れば、出力電圧をフィードバック制御するパルス発生回
路が上記効果を有することを受けて、出力電圧をより安
定させ、また、回路面積の縮小及びコストダウンを実現
し、さらに、機器に組み込む際のセットアップを容易に
することができる。
れば、出力電圧をフィードバック制御するパルス発生回
路が上記効果を有することを受けて、出力電圧をより安
定させ、また、回路面積の縮小及びコストダウンを実現
し、さらに、機器に組み込む際のセットアップを容易に
することができる。
【図１】 本発明の一実施形態であるパルス発生回路を
用いて出力電圧をフィードバック制御するＤＣ／ＤＣコ
ンバータの回路構成を示す図である。
用いて出力電圧をフィードバック制御するＤＣ／ＤＣコ
ンバータの回路構成を示す図である。
【図２】 三角波発生回路とコンデンサとにより生成さ
れる三角波の波形を示す図である。
れる三角波の波形を示す図である。
【図３】 本発明のパルス発生回路による入力電圧と出
力電圧との関係を示す波形図である。
力電圧との関係を示す波形図である。
【図４】 本発明の一実施形態であるパルス発生回路を
用いて出力電圧をフィードバック制御するＤＣ／ＤＣコ
ンバータの回路構成を示す図である。
用いて出力電圧をフィードバック制御するＤＣ／ＤＣコ
ンバータの回路構成を示す図である。
【図５】 クロック同期時に三角波が生成される様子を
示す波形図である。
示す波形図である。
【図６】 従来のパルス発生回路を用いて出力電圧をフ
ィードバック制御するＤＣ／ＤＣコンバータの回路構成
を示す図である。
ィードバック制御するＤＣ／ＤＣコンバータの回路構成
を示す図である。
【図７】 従来のパルス発生回路における入力電圧と出
力電圧との関係を示す波形図である。
力電圧との関係を示す波形図である。
【図８】 図６におけるコンパレータの等価回路を示す
図である。
図である。
【図９】 従来のパルス発生回路では、クロック同期時
に、出力パルスの最大デューティー比が変化することを
示す図である。
に、出力パルスの最大デューティー比が変化することを
示す図である。
Ｔｒ スイッチングトランジスタ Ｌ コイル Ｄｉ 整流用ダイオード ＣF 平滑用コンデンサ ＲA、ＲB 抵抗 Ｅ エラーアンプ ＣＯＭＰ コンパレータ Ｑ ＮＰＮ型のトランジスタ ＣＣ 定電流回路 Ｈ 反転アンプ Ｑ1、Ｑ2 ＰＮＰ型のトランジスタ Ｑ3、Ｑ4、ＱK ＮＰＮ型のトランジスタ Ｒ1、Ｒ2、Ｒ3、Ｒ4、Ｒ5、ＲK 抵抗 ＣＣ0、ＣＣ1、ＣＣ2、ＣＣ3 定電流回路 ＣＭ0、ＣＭ1、ＣＭ2、ＣＭ3 カレントミラー回路 ＣT 三角波生成用コンデンサ Ｑ11、Ｑ12、Ｑ13、Ｑ14、Ｑ15、Ｑ16、Ｑ17 ＮＰＮ型
のトランジスタ Ｒ11、Ｒ12、Ｒ13、Ｒ14 抵抗 ＣD コンデンサ ＣＣ11、ＣＣ12、ＣＣ13、ＣＣ14、ＣＣ15 定電流回
路 ＣＯＭＰ’ コンパレータ Ａ アンプ
のトランジスタ Ｒ11、Ｒ12、Ｒ13、Ｒ14 抵抗 ＣD コンデンサ ＣＣ11、ＣＣ12、ＣＣ13、ＣＣ14、ＣＣ15 定電流回
路 ＣＯＭＰ’ コンパレータ Ａ アンプ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 4/50 Ｈ０３Ｋ 4/50 Ａ
Claims (3)
- 【請求項１】 入力電圧に応じてパルス幅変調を行った
パルスを出力するとともに、出力するパルスのデューテ
ィー比を制限する機能を有するデューティー比制限機能
付きパルス発生回路において、出力するパルスの最大デ
ューティー比をパルスの生成に関与する三角波のデュー
ティー比としたことを特徴とするパルス発生回路。 - 【請求項２】 前記三角波の電圧が増加中あるいは減少
中には入力電圧によらず出力電圧を固定することによっ
て、出力するパルスの最大デューティー比を前記三角波
のデューティー比としたことを特徴とする請求項１に記
載のパルス発生回路。 - 【請求項３】 スイッチング素子をＯＮ／ＯＦＦするこ
とによりＤＣ電圧を変換するとともに、前記スイッチン
グ素子がＯＮである時間とＯＦＦである時間との比によ
ってＤＣ電圧の変換度が決まるＤＣ／ＤＣコンバータに
おいて、前記スイッチング素子がＯＮである時間とＯＦ
Ｆである時間との比を変換後の電圧に応じて変化させる
ことによって変換後の電圧をフィードバック制御する手
段として、請求項１または２に記載のデューティー比制
限機能付きパルス発生回路を用いたことを特徴とするＤ
Ｃ／ＤＣコンバータ。
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