KR20040005615A - Ｄｃ/ｄｃ 컨버터 - Google Patents

Ｄｃ/ｄｃ 컨버터 Download PDF

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Abstract

본 발명에 따른 DC/DC 컨버터는, 출력 전압 및 제1 기준 전압 사이의 에러 전압을 찾아내어, 상기 에러 전압 및 제2 기준 전압 사이의 차등 전압에 따라 출력 전류를 제어하므로써 입력 전압으로부터 원하는 출력 전압을 발생시킨다. 가변 기준 전압 및 제1 정 기준 전압 중 낮은 전압이 제1 기준 전압으로 사용되며, 상기 가변 기준 전압 및 제2 정 기준 전압 중 낮은 전압이 제2 기준 전압으로 사용된다. 이같은 회로 구성에서는, 상기 출력 전압내의 오버슈트(overshoot) 또는 언더슈트(undershoot)가 방지되거나 감소될 수 있다.

Description

ＤＣ/ＤＣ 컨버터{DC/DC CONVERTER}
본 발명은 출력을 위한 소정 전압으로 입력 전압을 변환하는 DC/DC 컨버터에 관한 것으로, 보다 상세하게는 출력 전압 및 제1 기준 전압 사이의 에러 전압을 찾아내어, 상기 에러 전압 및 제2 기준 전압 사이의 차등 전압에 따라 출력 전류를 제어하므로써 입력 전압으로부터 원하는 출력 전압을 발생시키는 DC/DC 컨버터에 관한 것이다.
통상의 DC/DC 컨버터는 일본 특허 H7-298614에 공지된 바와 같이 소프트-스타트 캐패시터(soft-start capacitor)를 사용한다.
이러한 DC/DC 컨버터는 스타트-업시 흐르는 과전류를 방지할 뿐만아니라 급전류가 부하에 흐르는 것을 방지할 수 있도록 한다.
그러나, 상술된 DC/DC 컨버터에서, 에러 전압 Vith(출력 전압 Vo 및 출력 전압 설정 기준 전압 Voref 사이의 차등 전압을 증폭시켜 얻은 전압)이 출력 전압 Vo을 제어하는 출력 전류 설정 기준 전압 Viref과 비교되는 경우, 상기 기준 전압 Viref이 일정하며 또한 위상보상용(오실레이션 방지용)으로 사용된 CR 회로가 스타트-업시 에러 전압 Vith의 상승을 완만하게 하기 때문에, 도 5a 및 도 5b에 도시된 바와 같이 에러 전압 Vith이 기준 전압 Viref에 도달하는데 상당한 시간이 걸린다. 상기 에러 전압 Vith이 기준 전압 Viref보다 낮은 주기동안, DC/DC 컨버터는 음(또는 극소)의 크기의 출력 전류 "io"만을 발생시킬 수 있다. 이는 스타트-업 직후, 출력 전압 Vo이 상승하지않은 주기동안 발생한다. 상기 출력 전압 Vo 상승시의 이러한 지연은 소프트-스타트 캐패시터의 충전이 진행되도록 하여, 단자 전압 Va(스타트-업의 초기단계에서만 기준 전압 Voref을 대신하여 출력 전압 Vo과 비교되도록 하는 소프트 스타트 달성용 가변 기준 전압)을 상승시킨다. 결과적으로, 에러 전압 Vith이 기준 전압 Viref에 도달하는 경우, 출력 전압 Vo이 매우 급격하게 상승함에 따라 출력 전압 Vo 및 단자 전압 Va 사이에 상당한 차가 생긴다.
이에 따라, 출력 전압 Vo이 단자 전압 Va(또는 정 기준 전압 Voref)에 도달할 때까지 상승하는 경우, 에거 전압 Vith은 하락하기 시작한다. 또한, 상술된 바와 같이, 위상보상용 CR 회로는 에러 전압 Vith의 하락을 완만하게 만든다. 이에 따라, 에러 전압 Vith을 출력 전류 설정 기준 전압 Viref보다 낮아지게 하는데 상당한 시간이 걸린다. 따라서, 출력 전압 Vo이 단자 전압 Va(또는 정 기준 전압 Voref)에 도달한 후의 경우에도 DC/DC 컨버터가 과잉 출력 전류 "io"를 발생시키므로, 출력 전압 Vo내에 오버슈트를 일으킬 수 있다. 이러한 출력 전압 Vo내 오버슈트는 가능한 많이 감소되거나 또는 방지될 필요가 있는 것으로, 그 이유는 정점 레벨이 정 기준 전압 Voref을 초과하는 경우뿐만 아니라 초과하지않는 경우에도 부하 및 출력 트랜지스터상에 하중을 가하기때문이다.
또한, 상술된 DC/DC 컨버터는 셧-다운(shut-down)시 출력 전압 Vo내의 언더슈트에 대해 고려하지않는다.
본 발명의 목적은 스타트-업(start-up)시 출력 전압내의 급격한 상승과 이로 인한 오버슈트 및/또는 셧-다운시 출력 전압내의 급격한 하락과 이로 인한 언더슈트를 제거 또는 감소시키므로써 과전류로 일어나는 출력 트랜지스터의 파열 및 부하의 저하를 방지하는 DC/DC 컨버터를 제공하는 것이다.
이 목적을 달성하기 위해서, 본 발명에 따른 DC/DC 컨버터는 출력 전압 및 제1 기준 전압 사이의 에러 전압을 찾아내어, 상기 에러 전압 및 제2 기준 전압 사이의 차등 전압에 따라 출력 전류를 제어하므로써 입력 전압으로부터 원하는 출력 전압을 발생시키는 것으로, 가변 기준 전압 및 제1 기준 기준 전압 중 낮은 전압이 제1 정전압으로 사용되며 가변 기준 전압 및 제2 정 기준 전압 중 낮은 전압이 제2기준 전압으로 사용되도록 구성된다.
도 1은 본 발명을 구현하는 DC/DC 컨버터의 주요 부분의 구성을 나타내는 회로도.
도 2는 비교기 CMP1 및 오프셋 회로 OFS1 구성의 예를 나타내는 회로도.
도 3은 증폭기 구성의 예를 나타내는 회로도.
도 4a 및 4b는 본 발명의 DC/DC 컨버터내 각 지점에서 관찰된 전압 파형을 나타내는 도면.
도 5a 및 5b는 통상의 DC/DC 컨버터내 각 지점에서 관찰된 전압 파형을 나타내는 도면.
본 발명의 특성 및 목적은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명을 구현하는 DC/DC 컨버터의 주요 부분의 구성을 나타내는 회로도이다. 도시된 바와 같이, 본 실시형태의 DC/DC 컨버터는 스위치 소자로 기능하도록 두 상이한 전위(입력 전위 Vi 및 접지 전위 GND) 사이에 직렬 연결된 한 쌍의 N-채널 MOS 전계-효과 트랜지스터 N1 및 N2(이하 FET N1 및 N2)를 포함하며, 상기 FET N1 및 N2 사이의 노드로부터 (코일 L1 및 캐패시터 C1으로 구성된)LC 필터를 통해 원하는 출력 전압 Vo을 출력시키는 동기-정류형 DC/DC 컨버터이다.
FET N1의 드레인은 공급 전압 라인과 연결되며, FET N2의 소스는 접지된다. FET N1의 소스 및 FET N2의 드레인은 상호 연결되며, 이들의 노드는 출력 코일 L1을 통해 센스 저항 Rs의 한 단부와 연결된다. 센스 저항 Rs의 다른 단부는 출력 단자 To와 연결되며, 또한 출력 캐패시터 C1를 통해 접지된다.
또한 상기 센스 저항 Rs의 양 단부는 비교기 CMP1의 반전형 입력 단자(-) 및 비-반전형 입력 단자(+)와 각각 연결된다. 상기 비교기 CMP1의 입력 단자 중 하나에는 오프셋 회로 OFS1에 의해 변하는 오프셋 전압 Vofs이 공급된다. 즉, 상기 비교기 CMP1는 출력 전류 "io"에 따라 변하는 센서 저항 Rs에 걸친 전압 Vs이 오프셋 전압 Vofs보다 높은지의 여부에 따라 출력 레벨을 변경하도록 구성된다.
상기 비교기 CMP1의 출력 단자는 리셋-우선형 SR 플립플롭(reset-priority SR flip-flop) SR1의 리셋 단자(R)와 연결된다. 상기 플립플롭 SR1의 세트 단자(S)는 클럭 신호 CLK(200[kHz] 내지 1[kHz])가 공급되는 방식으로 클럭 단자와 연결된다. 또한 출력 단자(Q) 및 플립플롭 SR1의 반전형 출력 단자(오버바가 있는 Q)는 FET N1 및 N2의 게이트와 각각 연결된다.
이에 따라, 상기 플립플롭 SR1에 대한 리셋 신호가 로우(low) 레벨이고 상기 플립플롭 SR1에 대한 셋트 신호가 하이(high) 레벨인 경우, FET N1은 온 상태이며 FET N2는 오프 상태이다. 반대로, 상기 플립플롭 SR1에 대한 리셋 신호가 로우 레벨이고 상기 플립플롭 SR1에 대한 셋트 신호가 로우 레벨인 경우, FET N1은 오프 상태이며 FET N2는 온 상태이다. 또한, 세트 신호와는 상관없이 리셋 신호가 하이 레벨인 경우, FET N1는 오프 상태이다(FET N2는 불확정적임). 이 구성에서, 센스 저항 Rs에 걸친 전압 Vs이 오프셋 전압 Vofs에 도달하는 경우, 플립플롭 SR1에 대한 리셋 신호는 하이 레벨이 되며, 이는 FET N1이 스위치 작동을 멈추도록 한다.
DC/DC 컨버터의 출력 단자 To는 증폭기 AMP1의 반전형 입력 단자(-)와 연결된다. 상기 증폭기 AMP1는 두개의 비-반전형 입력 단자(+) 및 하나의 반전형 입력 단자(-)를 포함하며, 두 비-반전형 입력 단자(+)에 공급된 전압들(다음에 기술되는 가변 기준 전압 Va 및 제1 정 기준 전압 Voref) 중 낮은 전압 및 반전형 입력 단자(-)에 공급된 출력 전압 Vo 사이의 차등 전압을 증폭하므로써 에러 전압 Vith를 발생하도록 구성된다.
상기 증폭기 AMP1의 제1 비-반전형 입력 단자(+)는 정전류원 I1의 한 단부와연결되며, 나머지 다른 단부는 공급 전압 라인(공급 전압 Vcc)과 연결된다. 상기 정전류원 I1의 전자의(즉 한) 단부는 소프트-스타트 캐패시터 Css를 통해 접지되며, 또한 정전류원 I2을 통해서도 접지된다. 이에 따라, 증폭기 AMP1는 이 증폭기의 제1 비-반전형 입력 단자(+)에서, 스타트-업시 상승하기 시작하고 셧-다운시 하락하기 시작하는 가변 기준 전압 Va을 수용한다. 상기 증폭기 AMP1의 제2 비-반전형 입력 단자(+)는 (제1 정 기준 전압 Voref를 발생시키는) 직류 전압원 E1의 양극 단자와 연결된다. 상기 직류 전압원 E1의 음극 단자는 접지된다.
상기 증폭기 AMP1의 출력 단자는 증폭기 AMP2의 비-반전형 입력 단자(+)와 연결되며, 또한 위상보상 저항 Rfc 및 위상보상 캐패시터 Cfc를 통해 접지된다. 상기 증폭기 AMP2의 반전형 입력 단자(-)는 증폭기 AMP3의 출력 단자와 연결된다. 상기 증폭기 AMP2의 출력 단자는 상기 오프셋 회로 OFS1의 오프셋 전압 제어 단자와 연결된다.
상기 증폭기 AMP3는 두개의 비-반전형 입력 단자(+) 및 하나의 반전 입력 단자(-)를 포함하며, 또한 두개의 비-반전형 입력 단자(+)에 공급된 전압들(다음에 기술되는 가변 기준 전압 Va 및 제2 정 기준 전압 Viref) 중 낮은 전압을 출력 전류 설정 기준 전압 Viref2으로 출력하도록 구성된다.
상기 증폭기 AMP3의 제1 비-반전형 입력 단자(+)는 충전시 작동하는 정전류원 I1과 방전시 작동하는 정전류원 I2과 소프트-스타트 캐패시터 Css 사이의 노드와 연결된다. 상기 증폭기 AMP3의 입력 단자에는 가변 기준 전압 Va이 공급된다. 상기 증폭기 AMP3의 제2 비-반전형 입력 단자(+)는 (제2 정 기준 전압 Viref를 발생시키는) 직류 전압원 E2의 양극 단자와 연결된다. 상기 직류 전압원 E2의 음극 단자는 접지된다. 상기 증폭기 AMP3의 출력 단자는 증폭기 AMP2의 반전형 입력 단자(-)와 연결되며, 또한 증폭기 AMP3 자체의 반전형 입력 단자(-)와 연결된다.
그 다음, 도 2를 참조하면, 비교기 CMP1 및 오프셋 회로 OFS1의 내부구조가 상세히 기술될 것이다. 도 2는 비교기 CMP1 및 오프셋 회로 OFS1의 구성예를 나타내는 회로도이다. 이 도면에 도시된 바와 같이, 본 실시예에서, 비교기 CMP1는 pnp형 양극성 트랜지스터 QA, QB, QC, QD, npn형 양극성 트랜지스터 QE, QF, QG, 정전류원 IA, IB, IC, ID, 및 저항 RA, RB로 구성된다.
상기 트랜지스터 QA 및 QB의 이미터는 상호 연결되며, 이 트랜지스터들 사이의 노드는 정전류원 IA을 통해 공급 전압 라인과 연결된다. 상기 트랜지스터 QA의 베이스는 정전류원 IB을 통해 공급 전압 라인과 연결되며, 또한 저항 RA을 통해 트랜지스터 QC의 이미터와 연결된다. 상기 트랜지스터 QB의 베이스는 정전류원 IC을 통해 공급 전압 라인과 연결되며, 또한 저항 RB을 통해 트랜지스터 QD의 이미터와 연결된다. 상기 트랜지스터 QC 및 QD의 컬렉터는 각각 접지되며, 이 트랜지스터들의 베이스는 센스 저항 Rs의 양 단부와 각각 연결된다.
상기 트랜지스터 QA의 컬렉터는 트랜지스터 QE의 컬렉터와 연결된다. 트랜지스터 QB의 컬렉터는 트랜지스터 QF의 컬렉터와 연결된다. 트랜지스터 QE 및 QF의 베이스는 상호 연결되며, 이 트랜지스터들 사이의 노드는 트랜지스터 QE의 컬렉터와 연결된다. 상기 트랜지스터 QE 및 QF의 이미터는 상호 연결되며, 이 트랜지스터들 사이의 노드는 접지된다.
상기 트랜지스터 QB 및 QF의 컬렉터들 사이의 노드는 트랜지스터 QG의 베이스와 연결된다. 상기 트랜지스터 QG의 컬렉터는 정전류원 ID을 통해 공급 전압 라인과 연결되며, 또한 비교기 CMP1의 출력 단자로서 플립플롭 SR1의 리셋 단자(R)와 연결된다. 상기 트랜지스터 QG의 이미터는 접지된다.
반면, 상기 오프셋 회로 OFS1는 커런트 미러 회로를 이루는 한쌍의 npn형 양극성 트랜지스터 QH 및 QI와, 증폭기 AMP2의 출력 전압에 따라 출력 전류를 변동시키는 가변 전류원 IE로 구성된다. 상기 트랜지스터 GH의 컬렉터는 상기 가변 전류원 IE을 통해 공급 전압 라인과 연결된다. 상기 트랜지스터 QI의 컬렉터는 비교기 CMP1에 포함된 트랜지스터 QA, 정전류원 IB, 저항 RA 사이의 노드 X와 연결된다. 상기 트랜지스터 QH 및 QI의 베이스는 상호 연결되며, 이 트랜지스터들 사이의 노드는 트랜지스터 QH의 컬렉터와 연결된다. 상기 트랜지스터 QH 및 QI의 이미터는 상호 연결되며, 이 트랜지스터들 사이의 노드는 접지된다.
상술된 바와 같이 구성된 상기 비교기 CMP1 및 오프셋 회로 OFS1에서, 상기 가변 전류원 IE의 출력 전류가 증폭기 AMP2의 출력 전압에 따라 변하므로, 저항 RA을 통해 흐르는 전류가 변한다. 이에 따라, 노드 X에서의 전위도 변한다. 즉, 오프셋 회로 OFS1는 증폭기 AMP2의 출력 전압과 같은 정도의 오프셋 전압 Vofs을 노드 X에 공급한다. 따라서 상기 비교기 CMP1는 센스 저항 Rs에 걸친 전압 Vs이 오프셋 전압 Vofs보다 높은지의 여부에 따라 출력 레벨을 변동시킨다.
그 다음, 도 3을 참조하면, 증폭기 AMP3의 내부구조가 상세히 기술될 것이다. 도면에 나타난 바와 같이, 본 실시예에서, 증폭기 AMP3는 pnp형 양극성 트랜지스터 Qa, Qb, Qc, 정전류원 Ia, Ib, 및 증폭기 AMPa로 구성된다.
상기 트랜지스터 QA의 베이스는 가변 기준 전압 Va이 공급된 제1 비-반전형 입력 단자로 작용한다. 상기 트랜지스터 Qb의 베이스는 제2 정 기준 전압 Viref이 공급된 제2 비-반전형 입력 단자로 작용한다. 상기 트랜지스터 Qc의 베이스는 출력 전류 설정 기준 전압 Viref2이 공급된 반전형 입력 단자로 작용한다.
상기 트랜지스터 Qa 및 Qb의 이미터는 상호 연결되며, 이 트랜지스터들 사이의 노드는 정전류원 Ia을 통해 공급 전압 라인과 연결되며, 또한 증폭기 AMPa의 비-반전형 입력 단자(+)와 연결된다. 상기 트랜지스터 Qa 및 Qb의 컬렉터는 각각 접지된다. 상기 증폭기 AMPa의 반전형 입력 단자(-)는 정전류원 Ib을 통해 공급 전압 라인과 연결되며, 또한 트랜지스터 Qc의 이미터와 연결된다. 상기 트랜지스터 Qc의 컬렉터는 접지된다. 상기 증폭기 AMP3의 출력 단자로 작용하는 증폭기 AMPa의 출력 단자는 증폭기 AMP2의 반전형 입력 단자(-)와 연결되며, 또한 트랜지스터 Qc의 베이스와 연결된다.
상술된 바와 같이 구성된 상기 증폭기 AMP3는, 출력 전류 설정 기준 전압 Viref2로서, 가변 기준 전압 Va 및 제2 정 기준 전압 Viref 중 낮은 전압을 증폭기 AMP2의 반전형 입력 단자(-)에 공급한다.
다음, 도 4a 및 4b를 참조하면, 상술된 바와 같이 구성된 DC/DC 컨버터가 스타트-업시 작동하는 과정이 상세히 기술될 것이다. 도 4a 및 4b는 본 발명의 DC/DC 컨버터내 각 지점에서 관찰된 전압 파형을 나타내는 도면이다. 이 도면에서, 수직축은 수직축이며, 수평축은 시간의 경과를 나타낸다.
상기 도면에 나타난 바와 같이, 본 실시예의 DC/DC 컨버터는 전원 공급이 시작되어 구동될 때, 소프트-스타트 캐패시터 Css가 충전되므로써, 가변 기준 전압 Va이 서서히 상승하기 시작한다. 여기서, 가변 기준 전압 Va이 제1 정 기준 전압 Voref보다 높아질 때까지의 주기동안, 증폭기 AMP1는 출력 전압 Vo과 비교되는 출력 전압 설정 기준 전압으로서 가변 기준 전압 Va을 사용한다. 또한, 가변 기준 전압 Va이 제2 정 기준 전압 Viref보다 높아질 때까지의 주기동안, 증폭기 AMP3는 출력 전류 설정 기준 전압 Viref2으로서 가변 기준 전압 Va을 출력한다.
이러한 방식으로, 스타트-업 직후, 가변 기준 전압 Va, 즉 소프트-스타트 캐패시터 Css의 단자 전압은 에러 전압 Vith과 비교되는 출력 전류 설정 기준 전압 Viref2으로 사용된다. 이는 출력 전류 설정 기준 전압 Viref2가 스타트-업시 서서히 상승하도록 한다. 따라서, 위상보상 CR 회로(위상보상 저항 Rfc 및 위상보상 캐패시터 Cfc가 스타트-업시 에러 전압 Vith의 상승을 완만하게 하는 경우에도, 에러 전압 Vith은 출력 전류 설정 기준 전압 Viref2에 신속하게 도달할 수 있다.
결과적으로, 증폭기 AMP2는 양극 출력 전압을 생성하며, 따라서 비교기 CMP1는 양극 출력 전류 "io"의 출력을 허용하는 오프셋 전압 Vofs를 공급받는다. 이에 따라, 스타트-업 직후 출력 전압 Vo의 상승에서 통상 경험되는 지연을 제거하는 것이 가능하다. 이러한 제거는 출력 전압 Vo이 스타트-업 후 신속하게 가변 기준 전압 Va에 도달하게한다. 이 방식에서는, 에러 전압 Vith이 제2 정 기준 전압 Viref보다 훨씬 높아지는 것을 방지하며, 이에 따른 출력 전압 Vo내의 오버슈트를 방지할 수 있다.
이에 따라, 가변 기준 전압 Va이 제1 정 기준 전압 Voref보다 높아지는 경우, 증폭기 AMP1는 출력 전압 Vo과 비교되는 출력 전압 설정 기준 전압으로서 제1 정 기준 전압 Voref을 사용하게된다. 또한, 가변 기준 전압 Va이 제2 정 기준 전압 Viref보다 높아지는 경우, 증폭기 AMP3는 출력 전류 설정 기준 전압 Viref2으로서 제2 정 기준 전압 Viref를 공급하게된다. 이러한 구성으로, 출력 전압 Vo 및 출력 전류 "io"를 정상상태에서 일정하게 유지시킬 수 있다.
반면, 본 실시예의 DC/DC 컨버터는 전원 공급이 중단되어 셧 다운될 때, 가변 기준 전압 Va이 정전류원 I2을 통해 방전되어 하락하기 시작한다. 여기서, 가변 기준 전압 Va이 제1 정 기준 전압 Voref보다 낮아지게 된 후, 증폭기 AMP1는 출력 전압 Vo과 비교되는 출력 전압 설정 기준 전압으로 상기 가변 기준 전압 Va을 사용하게된다. 또한, 가변 기준 전압 Va이 제2 정 기준 전압 Viref보다 낮아지게 된 후, 증폭기 AMP3는 출력 전류 설정 기준 전압 Viref2으로 가변 기준 전압 Va을 공급하게된다. 이러한 방식에서, 셧-다운 후, 가변 기준 전압 Va, 즉 정전류원 I2의 단자 전압은 에러 전압 Vith과 비교되는 출력 전류 설정 기준 전압 Viref2으로 사용된다. 이는 출력 전압 Vo내 언더슈트를 방지할 수 있도록 한다.
상술된 실시예에서, 구성요소의 수가 불필요하게 증가되는 것을 피하는 측면에서, 소프트-스타트 캐패시터 Css의 단자 전압 Va이 증폭기 AMP3의 비-반전형 입력 단자(+)에 공급될 가변 전압의 공급원으로 사용된다. 그러나, 본 발명은 다른 모든 구성으로도 시행될 것이다. 예를 들어, 출력 전압이 에러 전압 Vith보다 완만하게 상승하는 모든 전압원을 가변 전압원으로 사용할 수 있다.
상술된 바와 같이 본 발명을 구현하는 DC/DC 컨버터는 스타트-업 및/또는 셧-다운시 출력 트랜지스터를 통해 과전류가 흐르는 것을 방지하는 측면에서 출력 전압을 조절하는 캐패시터 및/또는 방전 회로를 제공받으며, 소정 전압 레벨을 갖는 출력 전압으로 입력 전압을 변환한 후 PWM으로 구동되는 출력 트랜지스터를 통해 상기 출력 전압을 출력하도록 구성된다. 여기서, 스타트-업 이후 전압 조절 캐패시터의 한 단부에서의 전압이 소정 전압 레벨에 도달할 때까지의 주기 대부분동안 및/또는 셧-다운 이후 전압 조절 방전 회로의 한 단부에서의 전압이 소정 전압 레벨에 도달할 때까지의 주기 대부분동안, 출력 전압과 전압 조절 캐패시터 및/또는 방전 회로의 한 단부에서의 전압은 상호 실질적으로 유사한 곡선을 나타내는 방식으로 변동한다.
이러한 구성으로, 스타트-업시 출력 전압내의 급격한 상승과 이로 인한 오버슈트 및/또는 셧-다운시 출력 전압내의 급격한 하락과 이로 인한 언더슈트를 제거 또는 감소시키므로써 과전류로 일어나는 출력 트랜지스터의 파열 및 부하의 저하를 방지할 수 있다.
본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 소정 전압 레벨을 갖는 출력 전압으로 입력 전압을 변환한 후 상기 출력 전압을 출력하는 출력 트랜지스터; 및
    스타트-업(start-up)시 상기 출력 트랜지스터를 통해 흐르는 과전류를 방지하는 출력 전압 조절 캐패시터를 포함하되,
    스타트-업 이후 상기 출력 전압 조절 캐패시터의 한 단부에서의 전압이 소정 전압 레벨에 도달할 때까지의 주기 대부분동안, 상기 출력 전압 및 상기 출력 전압 조절 캐패시터의 한 단부에서의 전압은 상호 실질적으로 유사한 곡선을 나타내는 방식으로 변동하는 것을 특징으로 하는 DC/DC 컨버터.
  2. 소정 전압 레벨을 갖는 출력 전압으로 입력 전압을 변환한 후 상기 출력 전압을 출력하는 출력 트랜지스터; 및
    셧-다운(shut-down)시 상기 출력 트랜지스터를 통해 흐르는 과전류를 방지하는 출력 전압 조절 방전 회로를 포함하되,
    셧-다운 이후 상기 출력 전압 조절 방전 회로의 한 단부에서의 전압이 소정 전압 레벨에 도달할 때까지의 주기 대부분동안, 상기 출력 전압 및 상기 출력 전압 조절 방전 회로의 한 단부에서의 전압은 상호 실질적으로 유사한 곡선을 나타내는 방식으로 변동하는 것을 특징으로 하는 DC/DC 컨버터.
  3. 소정 전압 레벨을 갖는 출력 전압으로 입력 전압을 변환한 후 상기 출력 전압을 부하에 공급하는 출력 스위치 소자;
    상기 부하에 대한 출력 전류에 따라 상기 출력 스위치 소자를 구동하는 구동기;
    스타트-업시 상승하기 시작하며 및/또는 셧-다운시 하락하기 시작하는 가변 기준 전압을 발생시키는 가변 기준 전압원;
    제1 정 기준 전압을 발생시키는 제1 정 기준 전압원;
    제2 정 기준 전압을 발생시키는 제2 정 기준 전압원;
    상기 출력 전압 및 제1 기준 전압 사이의 에러 전압을 찾아내는 에러 전압 발생기; 및
    상기 구동기가 상기 에러 전압 및 제2 기준 전압 사이의 차등 전압에 따라 상기 출력 스위치 소자를 구동하는 방식을 제어하는 출력 전류 제어기를 포함하되,
    상기 에러 전압 발생기는 상기 가변 기준 전압 및 제1 정 기준 전압 중 낮은 전압을 제1 기준 전압으로 사용하며, 상기 출력 전류 제어기는 상기 가변 기준 전압 및 제2 정 기준 전압 중 낮은 전압을 제2 기준 전압으로 사용하는 것을 특징으로 하는 DC/DC 컨버터.
  4. 제3항에 있어서,
    상기 가변 기준 전압은 상기 에러 전압보다 완만하게 상승 및/또는 하락하는 것을 특징으로 하는 DC/DC 컨버터.
  5. 제3항에 있어서,
    상기 가변 기준 전압원은:
    공급 전압 라인과 연결된 한 단부를 갖는 제1 정전류원;
    상기 제1 정전류원의 다른 단부와 연결된 한 단부 및 접지된 다른 단부를 갖는 캐패시터;
    상기 제1 정전류원의 다른 단부와 연결된 한 단부 및 접지된 다른 단부를 갖는 제2 정전류원을 포함하되,
    상기 제1 및 제2 정전류원과 캐패시터가 함께 연결된 노드에서의 전압은 가변 기준 전압으로서 사용되는 것을 특징으로 하는 DC/DC 컨버터.
  6. 제3항에 있어서,
    상기 에러 전압 발생기의 출력 단부는 위상보상 저항 및 위상보상 캐패시터를 통해 접지되는 것을 특징으로 하는 DC/DC 컨버터.
  7. 제3항에 있어서,
    상기 출력 스위치 소자는 차등 전위들사이에 직렬 연결된 한쌍의 전계-효과 트랜지스터인 것을 특징으로 하는 DC/DC 컨버터.
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