JP5303910B2 - スイッチングレギュレータ - Google Patents
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Description
図12のスイッチングレギュレータ100は、入力端子INに入力された入力電圧Vinを所定の電圧に降圧して出力端子OUTから出力電圧Voとして出力する。電流検出回路101は、インダクタ電流i101を電圧に変換して電流検出電圧Viとして出力する。
また、前記2つの方法のいずれの場合においても、スイッチ素子がオフしたときに出力電圧の変動を検出した場合は、次にスイッチ素子がオンするまでの間は、何ら対策を施すことができないため、出力電圧が低下してしまうという問題があった。
入力された制御信号に応じてスイッチングを行うスイッチ素子と、
該スイッチ素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記スイッチ素子がオフして該インダクタへの充電が停止すると、該インダクタの放電を行う整流素子と、
前記出力電圧に比例した比例電圧と所定の基準電圧との電圧差を増幅する誤差増幅回路部と、
前記スイッチ素子を所定の周期でオン/オフ制御し、該誤差増幅回路部の出力電圧に応じて前記スイッチ素子のオン時間又はオフ時間を制御する制御回路部と、
前記出力電圧の変動を検出する出力電圧変動検出回路部と、
を備え、
前記制御回路部は、前記出力電圧変動検出回路部が前記誤差増幅回路部を介して得られる信号を用いて前記出力電圧の第1所定値以上の低下を検出すると、前記周期に関係なく前記スイッチ素子をオンさせるものである。
入力された制御信号に応じてスイッチングを行うスイッチ素子と、
該スイッチ素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記スイッチ素子がオフして該インダクタへの充電が停止すると、該インダクタの放電を行う整流素子と、
前記出力電圧に比例した比例電圧と所定の基準電圧との電圧差を増幅する誤差増幅回路部と、
前記スイッチ素子を所定の周期でオン/オフ制御し、該誤差増幅回路部の出力電圧に応じて前記スイッチ素子のオン時間又はオフ時間を制御する制御回路部と、
前記出力電圧の変動を検出する出力電圧変動検出回路部と、
該出力電圧変動検出回路部が前記誤差増幅回路部を介して得られる信号を用いて前記出力電圧の第1所定値以上の低下を検出すると、前記スイッチ素子をオンさせるように前記誤差増幅回路部の出力電圧を変える補助回路部と、
を備えるものである。
前記比例電圧と基準電圧が対応する入力端に入力された差動増幅回路部と、
該差動増幅回路部の出力信号を増幅する少なくとも1つの増幅回路からなる増幅回路部と、
を備え、
前記出力電圧変動検出回路部は、前記差動増幅回路部の出力信号から前記出力電圧の変動の検出を行うようにした。
前記差動増幅回路部の出力信号を増幅して出力する信号増幅回路部と、
該信号増幅回路部の出力信号を2値化する2値化回路部と、
を備え、
前記信号増幅回路部は、前記増幅回路部よりも利得が小さくなるようにした。
所定の定電流を供給する定電流源と、
前記出力電圧変動検出回路部からの出力信号に応じて、該定電流源からの定電流を、前記誤差増幅回路部を構成する所定の増幅回路の出力端に出力するスイッチ手段と、
を備え、
前記スイッチ手段は、前記出力電圧変動検出回路部から、前記出力電圧の第1所定値以上の低下を検出したことを示す信号が入力されると、前記定電流源からの定電流を前記所定の増幅回路の出力端に出力するようにした。
第1の実施の形態.
図1は、本発明の第1の実施の形態におけるスイッチングレギュレータの回路例を示した図である。
図1のスイッチングレギュレータ1は、入力端子INに入力された入力電圧Vinを所定の定電圧に降圧して出力電圧Voutとして出力端子OUTから負荷20に出力する電流モード制御型の降圧型スイッチングレギュレータをなしている。
誤差増幅回路3は、入力された分圧電圧Vfbと基準電圧Vrefとの電圧差を増幅して誤差電圧Veを生成し出力する。コンパレータ5は、誤差電圧Veと電流検出回路4からの電流検出電圧Viとの電圧比較を行い、該比較結果を示す信号であるリセットパルス信号Rstを生成してRSフリップフロップ回路11のリセット入力端Rに出力する。
また、コンパレータ5は、電流検出電圧Viが誤差電圧Veを超えると、ハイレベルのリセットパルス信号Rstを出力してRSフリップフロップ回路11をリセットする。RSフリップフロップ回路11は、ハイレベルのリセットパルス信号Rstが入力されている間は、セットパルス信号Setの信号レベルに関係なく非反転出力端Qをローレベルにし、前記と同様の動作が行われて出力電圧Voutが低下する。
出力電圧Voutが安定すると、出力電圧変動検出回路8の出力信号IMSWは、図2の時刻T1でローレベルに戻る。
図3において、誤差増幅回路3は、前段の差動増幅回路部21と後段の増幅回路部22とで構成されており、差動増幅回路部21は、差動対をなすPMOSトランジスタM21,M22と、該差動対の負荷をなすカレントミラー回路を形成したNMOSトランジスタM23,M24と、前記差動対に所定のバイアス電流ib1を供給する定電流源23とで構成されている。増幅回路部22は、NMOSトランジスタM25,M26、抵抗Rf1、コンデンサCf1及び定電流源24,25で構成され、定電流源24は所定の定電流ib2を生成して出力し、定電流源25は所定の定電流ib3を生成して出力する。
入力電圧VinとNMOSトランジスタM27のドレインとの間に定電流源33が接続され、NMOSトランジスタM27のソースは接地電圧GNDに接続され、NMOSトランジスタM27のゲートは差動増幅回路部21の出力端に接続されている。
図4において、エッジ抽出回路9は、AND回路41とインバータ42〜44で構成されている。AND回路41の一方の入力端には出力信号IMSWが入力され、AND回路41の他方の入力端には、インバータ42〜44の直列回路を介して出力信号IMSWが入力されている。AND回路41の出力端は、エッジ抽出回路9の出力端をなし、信号Apを出力する。
図5において、定電流源10は、演算増幅回路47、NMOSトランジスタM29、カレントミラー回路を形成するPMOSトランジスタM30,M31及び抵抗Rtで構成されている。
演算増幅回路47の非反転入力端には、信号増幅回路部31の出力端から出力された出力電圧Vd27が入力され、演算増幅回路47の出力端はNMOSトランジスタM29のゲートに接続されている。
図6は、このようにしたときの誤差増幅回路3の回路例を示した図である。なお、図6では、図1及び図3と同じものは同じ符号で示し、ここではその説明を省略すると共に図1及び図3との相違点のみ説明する。
図6において、出力電圧変動検出回路8の出力信号IMSWがハイレベルになると、スイッチSW1がオンして導通状態になり、定電流源10が定電流源24に並列に接続され、NMOSトランジスタM25のドレイン電流が増加して、NMOSトランジスタM25のドレイン電圧Vd25が上昇する。このため、ソースフォロア回路をなすNMOSトランジスM26のゲート電圧が上昇し、誤差増幅回路3から出力される誤差電圧Veも上昇する。
更に、出力信号IMSWがハイレベルになると、スイッチSW1がオンして導通状態になり、誤差増幅回路3の出力端又は誤差増幅回路3における増幅回路部22内に定電流源10からの電流is1が供給されるようにして、誤差増幅回路3からの誤差電圧Veは急速に上昇させるようにした。このため、誤差増幅回路3の応答速度の遅さを補うことができ、スイッチングトランジスタM1のオン時間を長くすることができるため、出力電圧Voutの低下を更に抑制することができる。
前記第1の実施の形態では、出力電圧Voutの低下を検出して出力電圧変動検出回路8の出力信号IMSWがハイレベルになると、出力電圧Voutが安定するまで該出力信号IMSWはハイレベルのままであったが、出力電圧Voutの低下を検出して出力電圧変動検出回路8の出力信号IMSWがハイレベルになった後、クロック信号CLKがハイレベルになると、該出力信号IMSWをローレベルに立ち下げるようにしてもよく、このようにしたものを本発明の第2の実施の形態とする。
図7は、本発明の第2の実施の形態におけるスイッチングレギュレータの構成例を示した回路図である。なお、図7では、図1と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図1との相違点のみ説明する。また、図7では、スイッチングトランジスタM1、同期整流用トランジスタM2、インダクタL1、出力コンデンサC1、抵抗R1,R2、インバータ12及び負荷20は図1と同じであることから省略している。
図7において、スイッチングレギュレータ1aは、入力端子INに入力された入力電圧Vinを所定の定電圧に降圧して出力電圧Voutとして出力端子OUTから負荷20に出力する電流モード制御型の降圧型スイッチングレギュレータをなしている。
出力電圧Voutが低下して、出力電圧変動検出回路8の出力信号IMSWがハイレベルになると、RSフリップフロップ回路51がセットされ、RSフリップフロップ回路51の出力信号IMSW1がハイレベルになる。
RSフリップフロップ回路51がセットされた後に発振回路6から出力されるクロック信号CLKがハイレベルになることにより、RSフリップフロップ回路51はリセットされる。このため、図8で示すように、時刻T0でハイレベルになった出力信号IMSW1は、時刻T2でローレベルになっている。
前記第2の実施の形態では、RSフリップフロップ回路51のリセットをクロック信号CLKによって行ったが、誤差電圧Veの電圧に応じて行うようにしてもよく、このようにしたものを本発明の第3の実施の形態とする。
図9は、本発明の第3の実施の形態におけるスイッチングレギュレータの構成例を示した回路図である。なお、図9では、図7と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図7との相違点のみ説明する。また、図9では、スイッチングトランジスタM1、同期整流用トランジスタM2、インダクタL1、出力コンデンサC1、抵抗R1,R2、インバータ12及び負荷20は図1と同じであることから省略している。
図9における図7との相違点は、所定の基準電圧Vr1を生成して出力する基準電圧発生回路55とコンパレータ56を追加したことにあり、これに伴って、図7のスイッチングレギュレータ1aをスイッチングレギュレータ1bにした。なお、基準電圧Vr1は第2所定値をなす。
スイッチングレギュレータ1bは、スイッチングトランジスタM1と、同期整流用トランジスタM2と、インダクタL1と、出力コンデンサC1と、抵抗R1,R2と、基準電圧発生回路2,55と、誤差増幅回路3と、電流検出回路4と、コンパレータ5,56と、発振回路6と、OR回路7と、出力電圧変動検出回路8と、エッジ抽出回路9と、定電流源10と、スイッチSW1と、RSフリップフロップ回路11,51と、インバータ12とを備えている。
出力電圧Voutが変動して、出力電圧変動検出回路8の出力信号IMSWがハイレベルになると、RSフリップフロップ回路51がセットされ、RSフリップフロップ回路51の出力信号IMSW1がハイレベルになり、スイッチングトランジスタM1がオンにすると共に、同期整流用トランジスタM2がオフして誤差増幅回路3からの誤差電圧Veを上昇させる。誤差増幅回路3からの誤差電圧Veが上昇して基準電圧Vr1以上になると、コンパレータ56は出力端をハイレベルにし、RSフリップフロップ回路51をリセットする。このため、図10で示すように、時刻T0でハイレベルになった出力信号IMSW1は、時刻T3でローレベルになっている。
前記第3の実施の形態のRSフリップフロップ回路51をAND回路に置き換えてもよく、このようにしたものを本発明の第4の実施の形態とする。
図11は、本発明の第4の実施の形態におけるスイッチングレギュレータの構成例を示した回路図である。なお、図11では、図9と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図9との相違点のみ説明する。また、図11では、スイッチングトランジスタM1、同期整流用トランジスタM2、インダクタL1、出力コンデンサC1、抵抗R1,R2、インバータ12及び負荷20は図1と同じであることから省略している。
図11における図9との相違点は、図9のRSフリップフロップ回路51をAND回路58に置き換え、基準電圧Vr1を、出力電流ioutが所定の電流値以上であるときの誤差電圧Veの電圧にした基準電圧Vr2に置き換えたことにあり、これに伴って、図9の基準電圧発生回路55を基準電圧発生回路55cにし、図9のスイッチングレギュレータ1bをスイッチングレギュレータ1cにした。なお、基準電圧Vr2は第2所定値をなす。
スイッチングレギュレータ1cは、スイッチングトランジスタM1と、同期整流用トランジスタM2と、インダクタL1と、出力コンデンサC1と、抵抗R1,R2と、基準電圧発生回路2,55cと、誤差増幅回路3と、電流検出回路4と、コンパレータ5,56と、発振回路6と、OR回路7と、出力電圧変動検出回路8と、エッジ抽出回路9と、定電流源10と、スイッチSW1と、RSフリップフロップ回路11と、インバータ12と、AND回路58とを備えている。
このような構成において、誤差電圧Veが基準電圧Vr2以上である場合は、コンパレータ56はローレベルの信号を出力するため、AND回路58の出力信号IMSW1はローレベルになり、出力電圧Voutが低下して出力電圧変動検出回路8からハイレベルの信号IMSWが出力されてもAND回路58の出力信号IMSW1の信号レベルは変化しない。
また、誤差電圧Veに与える変動電圧を出力電圧変動検出回路8内の信号増幅回路部31の出力信号に応じて設定したことから、誤差電圧Veの変動電圧幅を適正な範囲に制御することができる。
更に、出力電流ioutが第3所定値を超えているときは、出力電圧変動検出回路8の出力信号IMSWを無効にするようにしたことから、負荷20が通常動作をしていて、スイッチングレギュレータのクロック周波数が高く、高速応答が可能な状態においては、誤差電圧Veがむやみに変動することがなく安定した動作を行うことができる。
また、前記第1から第4の各実施の形態において、誤差増幅回路3の後段の増幅回路部22は、一例であり、増幅回路部22は、1つ以上の増幅回路で構成されるようにすればよい。
また、前記第1から第4の各実施の形態では、RSフリップフロップ回路11の出力信号に応じてスイッチングトランジスタM1のオン時間の制御を行うようにしたが、クロック信号CLKに応じてスイッチングトランジスタM1のオフ時間を制御するようにしてもよい。
2,55,55c 基準電圧発生回路
3 誤差増幅回路
4 電流検出回路
5,56 コンパレータ
6 発振回路
7 OR回路
8 出力電圧変動検出回路
9 エッジ抽出回路
10 定電流源
11,51 RSフリップフロップ回路
12 インバータ
20 負荷
21 差動増幅回路部
22 増幅回路部
31 信号増幅回路部
32 2値化回路部
58 AND回路
M1 スイッチングトランジスタ
M2 同期整流用トランジスタ
L1 インダクタ
C1 出力コンデンサ
R1,R2 抵抗
Claims (13)
- 入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子から出力電圧として出力するスイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行うスイッチ素子と、
該スイッチ素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記スイッチ素子がオフして該インダクタへの充電が停止すると、該インダクタの放電を行う整流素子と、
前記出力電圧に比例した比例電圧と所定の基準電圧との電圧差を増幅する誤差増幅回路部と、
前記スイッチ素子を所定の周期でオン/オフ制御し、該誤差増幅回路部の出力電圧に応じて前記スイッチ素子のオン時間又はオフ時間を制御する制御回路部と、
前記出力電圧の変動を検出する出力電圧変動検出回路部と、
を備え、
前記制御回路部は、前記出力電圧変動検出回路部が前記誤差増幅回路部を介して得られる信号を用いて前記出力電圧の第1所定値以上の低下を検出すると、前記周期に関係なく前記スイッチ素子をオンさせることを特徴とするスイッチングレギュレータ。 - 前記出力電圧変動検出回路部が前記出力電圧の第1所定値以上の低下を検出すると、前記スイッチ素子をオンさせるように前記誤差増幅回路部の出力電圧を変える補助回路部を備えることを特徴とする請求項1記載のスイッチングレギュレータ。
- 入力端子に入力された入力電圧を、所定の定電圧に変換して出力端子から出力電圧として出力するスイッチングレギュレータにおいて、
入力された制御信号に応じてスイッチングを行うスイッチ素子と、
該スイッチ素子のスイッチングによって前記入力電圧による充電が行われるインダクタと、
前記スイッチ素子がオフして該インダクタへの充電が停止すると、該インダクタの放電を行う整流素子と、
前記出力電圧に比例した比例電圧と所定の基準電圧との電圧差を増幅する誤差増幅回路部と、
前記スイッチ素子を所定の周期でオン/オフ制御し、該誤差増幅回路部の出力電圧に応じて前記スイッチ素子のオン時間又はオフ時間を制御する制御回路部と、
前記出力電圧の変動を検出する出力電圧変動検出回路部と、
該出力電圧変動検出回路部が前記誤差増幅回路部を介して得られる信号を用いて前記出力電圧の第1所定値以上の低下を検出すると、前記スイッチ素子をオンさせるように前記誤差増幅回路部の出力電圧を変える補助回路部と、
を備えることを特徴とするスイッチングレギュレータ。 - 前記誤差増幅回路部は、
前記比例電圧と基準電圧が対応する入力端に入力された差動増幅回路部と、
該差動増幅回路部の出力信号を増幅する少なくとも1つの増幅回路からなる増幅回路部と、
を備え、
前記出力電圧変動検出回路部は、前記差動増幅回路部の出力信号から前記出力電圧の変動の検出を行うことを特徴とする請求項1記載のスイッチングレギュレータ。 - 前記誤差増幅回路部は、
前記比例電圧と基準電圧が対応する入力端に入力された差動増幅回路部と、
該差動増幅回路部の出力信号を増幅する少なくとも1つの増幅回路からなる増幅回路部と、
を備え、
前記出力電圧変動検出回路部は、前記差動増幅回路部の出力信号から前記出力電圧の変動の検出を行うことを特徴とする請求項2又は3記載のスイッチングレギュレータ。 - 前記出力電圧変動検出回路部は、
前記差動増幅回路部の出力信号を増幅して出力する信号増幅回路部と、
該信号増幅回路部の出力信号を2値化する2値化回路部と、
を備え、
前記信号増幅回路部は、前記増幅回路部よりも利得が小さいことを特徴とする請求項4又は5記載のスイッチングレギュレータ。 - 前記信号増幅回路部は、応答速度が前記誤差増幅回路部よりも速く、出力信号のスルーレートが前記誤差増幅回路部よりも大きいことを特徴とする請求項6記載のスイッチングレギュレータ。
- 前記補助回路部は、前記出力電圧変動検出回路部が前記出力電圧の第1所定値以上の低下を検出すると、前記差動増幅回路部の出力電圧に応じた電圧値だけ前記誤差増幅回路部の出力電圧を変えることを特徴とする請求項5記載のスイッチングレギュレータ。
- 前記補助回路部は、
所定の定電流を供給する定電流源と、
前記出力電圧変動検出回路部からの出力信号に応じて、該定電流源からの定電流を、前記誤差増幅回路部を構成する所定の増幅回路の出力端に出力するスイッチ手段と、
を備え、
前記スイッチ手段は、前記出力電圧変動検出回路部から、前記出力電圧の第1所定値以上の低下を検出したことを示す信号が入力されると、前記定電流源からの定電流を前記所定の増幅回路の出力端に出力することを特徴とする請求項8記載のスイッチングレギュレータ。 - 前記出力電圧変動検出回路部は、前記差動増幅回路部の出力信号を増幅して出力する信号増幅回路部を備え、前記定電流源は、前記信号増幅回路部の出力電圧に応じた電流を生成して出力することを特徴とする請求項9記載のスイッチングレギュレータ。
- 前記制御回路部は、前記出力電圧変動検出回路部から、前記出力電圧の第1所定値以上の低下を検出したことを示す信号が出力されると、前記周期に関係なく前記スイッチ素子をオンさせた後、前記スイッチ素子を該周期でオン/オフ制御する信号に同期して、前記周期に関係なく前記スイッチ素子をオンさせる動作を解除して、前記スイッチ素子を所定の周期でオン/オフ制御することを特徴とする請求項1、2、3、4、5、6、7、8、9又は10記載のスイッチングレギュレータ。
- 前記制御回路部は、前記出力電圧変動検出回路部から、前記出力電圧の第1所定値以上の低下を検出したことを示す信号が出力されると、前記周期に関係なく前記スイッチ素子をオンさせた後、前記誤差増幅回路部の出力電圧が第2所定値を超えると、前記周期に関係なく前記スイッチ素子をオンさせる動作を解除して、前記スイッチ素子を所定の周期でオン/オフ制御することを特徴とする請求項1、2、3、4、5、6、7、8、9又は10記載のスイッチングレギュレータ。
- 前記制御回路部は、前記インダクタに流れるインダクタ電流の検出を行い、該検出したインダクタ電流が第3所定値を超えると、前記出力電圧変動検出回路部の検出結果を無効にすることを特徴とする請求項12記載のスイッチングレギュレータ。
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