JP4573681B2

JP4573681B2 - スイッチングレギュレータを用いる半導体装置およびスイッチングレギュレータの制御方法

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Publication number: JP4573681B2
Application number: JP2005093481A
Authority: JP
Inventors: 淳子若林; 眞一小島
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2005-03-29
Filing date: 2005-03-29
Publication date: 2010-11-04
Anticipated expiration: 2025-03-29
Also published as: JP2006280062A

Description

本発明は、カレントモード制御回路を備えたスイッチングレギュレータのスイッチング素子を制御する半導体装置に関し、特に、様々な入力電圧と出力電圧に対して安定したDutyでスイッチングする降圧型スイッチングレギュレータを用いる半導体装置およびスイッチングレギュレータの制御方法に関する。

従来のカレントモード制御回路を備えた降圧型スイッチングレギュレータとしては、例えば、特開2001-245469号公報（特許文献１参照）や特開10-225105号公報（特許文献２参照）などがある。
図７は、従来のカレントモード制御回路を備えた降圧型スイッチングレギュレータの構成例を示した図である。
直流電源7とアースの間にスイッチング素子8とダイオード9が直列接続され、スイッチング素子8とダイオード9の結合部分とアースの間にセンス抵抗10とチョークコイル11と平滑コンデンサ12の順に直列接続され、チョークコイル11と平滑コンデンサ12の結合部分である出力端から出力を負荷抵抗13に供給する構成となっている。

また、出力電圧を抵抗分割回路2a，2bで分圧した電圧と基準電圧1との差電圧を増幅するエラーアンプ3、チョークコイル11に流れる電流を検出するセンス抵抗10、エラーアンプ3とセンス抵抗10からの出力信号を比較するコンパレータ4を有し、このコンパレータ4の出力信号とパルス発生器の一例であるオシレータ14の信号からSRラッチ回路5によりスイッチング制御信号を発し、出力制御回路6を通じてスイッチング素子8のDutyを変化させて入力電圧を調整した後、出力している。

このような構成の制御回路においては、以下に説明するような問題点がある。
図８は、図７におけるSRラッチ回路5がリセット優先で構成され、かつ、オシレータ14が発生するパルスのハイ期間が小さい場合の説明図である。
入力電圧と出力電圧の差が小さい、すなわちDutyが大きいスイッチングの場合、セット信号であるオシレータ14が発生するパルスのハイ期間がリセット信号のハイ期間に覆われてスイッチング信号が現れず、出力電圧が制御不可能となる。すなわち、図８の誤スイッチングの部分ではスイッチングが行われなくなる。

図９は、図８において、SRラッチ回路5をリセット優先ではなくセット優先で構成した場合の説明図である。
図８と同様に、セット信号であるオシレータ14が発生するパルスのハイ期間がリセット信号のハイ期間に覆われて、オシレータ１４が発生するパルスのハイ期間が終了後、直ちにスイッチングをOFFする信号が現れ、出力電圧が制御不可能となる。
図８，図９での問題点は、セット信号であるオシレータ14で発生するパルスのハイ期間をリセット信号のハイ期間よりも大きくすることで解消できる。

図１０は、SRラッチ回路5がリセット優先で構成され、かつオシレータ14が発生するパルスのハイ期間が大きい場合の説明図である。
入力電圧と出力電圧の差が大きい、すなわちDutyが小さいスイッチングの場合、セット信号であるオシレータ14が発生するパルスのハイ期間中にリセット信号のハイ期間が終了してしまい、一旦スイッチングをOFFし、再度ONするという誤信号を発し、出力電圧が制御不可能となる。
図１１は、図１０において、SRラッチ回路5をリセット優先でなくセット優先で構成した場合の説明図である。
図１０と同様に、セット信号であるオシレータ14が発生するパルスのハイ期間中にリセット信号のハイ期間が終了してしまい、スイッチングがONし続ける信号を発し、出力電圧が制御不可能となる。
図１０，図１１での問題点は、セット信号であるオシレータ14が発生するパルスのハイ期間をリセット信号のハイ期間よりも小さくすることで解消できる。

つまり、Dutyの大きなスイッチングに対してはセット信号であるオシレータが発生するパルスのハイ期間は大きい方がよく、Dutyの小さなスイッチングに対してはハイ期間が小さい方がよいため、一種類のハイ期間を持つオシレータ14では、全範囲にわたって安定したDutyでのスイッチング制御ができない。

特開2001-245469号公報特開平10-225105号公報

前述のように、従来のスイッチングレギュレータ制御回路では、Dutyの大きなスイッチングに対してはセット信号であるオシレータが発生するパルスのハイ期間は大きい方がよく、Dutyの小さなスイッチングに対してはハイ期間は小さい方がよいため、一種類のハイ期間を持つオシレータでは、全範囲にわたって安定したDutyでのスイッチング制御ができないという問題点があった。

そこで、本発明の目的は、簡単な論理構成にて従来の問題点を解決し、どのような入力電圧と出力電圧に対しても安定なDutyでスイッチングすることが可能なスイッチングレギュレータのスイッチング素子を制御する半導体装置およびスイッチングレギュレータの制御方法を提供することである。

上記目的を達成するため、本発明の半導体装置は、前記スイッチング素子を第１状態に維持するための第１信号を出力する第１信号出力手段と、前記第１状態から第２状態へ維持するための第２信号を出力する第２信号出力手段と、前記第１状態と第２状態の出現比率を検知する検知手段と、前記検知手段の検知結果に基づいて、前記第１および第２信号出力手段の第１および第２信号の少なくとも一方の出力期間を、可変にする信号出力期間可変手段とを有することを特徴としている。

具体的には、本発明の半導体装置は、スイッチングレギュレータのスイッチング制御を行う半導体装置であって、出力電圧および出力電流を帰還信号へ変換する回路部と、ある周期を持つパルスの１周期内においてパルス電圧がハイである期間を、スイッチング素子のON,OFF期間の時間比率（Duty)の大小を決定する信号に基づき変化させるパルス発生器と、前記変換回路からの帰還信号と前記パルス発生器からのハイ期間が変化するパルスとを入力に持つSRラッチ回路と、前記SRラッチ回路からの出力信号に基づいてスイッチング素子を制御する制御回路と、前記スイッチング素子とを有することを特徴としている。

さらに、本発明の半導体装置は、該スイッチングレギュレータの出力電圧を抵抗分割回路で分圧した電圧と基準電圧との差電圧を増幅するエラーアンプと、チョークコイルに流れる電流を検出するセンス抵抗と、前記エラーアンプと前記センス抵抗とからの出力信号を比較するコンパレータと、ある周期を持つパルスの1周期内におけるパルス電圧がハイである期間を前記スイッチング素子のON,OFF期間の時間比率（Duty)の大小を決定する信号に基づき変化させるパルス発生器と、前記パルス発生器から発生するパルスと前記コンパレータの出力信号とからスイッチング制御信号を発生するSRラッチ回路と、前記SRラッチ回路からの出力信号に基づいて、前記スイッチング素子を制御する出力制御回路と、前記スイッチング素子とを有することを特徴としている。

本発明のスイッチングレギュレータを搭載した半導体装置によれば、どのようなDutyに対しても安定してスイッチングするため、入力電圧と設定電圧の組み合わせに制限を与えないスイッチングレギュレータを実現することができる。
また、省スペースな回路を実現し、かつスイッチングレギュレータの性能向上を図ることが可能となる。

（実施例１）
図１は、本発明の実施例１に係るスイッチングレギュレータのブロック図である。
図１の構成では、出力電圧を抵抗分割回路2a,2bで分圧した電圧と基準電圧1との差電圧を増幅するエラーアンプ3と、チョークコイル11に流れる電流を検出するセンス抵抗10と、エラーアンプ3とセンス抵抗10からの出力信号を比較するコンパレータ4と、ハイ期間の異なる数種類のパルスを発生するオシレータ(1)15,オシレータ(2)16,オシレータ(3)17と、あるDutyに基づきハイ期間の異なる数種類のパルスから1つのパルスを選択するパルス選択回路18と、このパルス選択回路18で選択されたパルスとコンパレータ4の出力信号とからスイッチング制御信号を出力するSRラッチ回路5と、複数の論理回路からなる出力制御回路6から構成されている。

図２は、図１におけるパルス選択回路における一例を示すブロック図である。
図２に示すパルス選択回路18は、図１に示すEXTスイッチング信号19と、あるDutyに相当するハイ期間を持つオシレータ(3)17が発生するパルス(3)33とを入力に持つDtype-フリップフロップ20を有し、Dtype-フリップフロップ20の出力信号は、パルス(3)33のハイ期間が終る時点でEXTスイッチング信号19がローの場合、すなわち、入力電圧と出力電圧の差が小さくDutyが大きいスイッチングの場合、出力はローを示し、パルス(3)33のハイ期間が終わる時点でEXTスイッチング信号19がハイの場合、すなわち、入力電圧と出力電圧の差が大きくDutyが小さいスイッチングの場合、出力はハイを示している。

上記Dtype-フリップフロップ20の出力信号とオシレータ(1)15が発生するハイ期間の短いパルス（1)34を入力に持つAND回路21と、前記Dtype-フリップフロップ20の出力信号をインバータ22により反転させた信号とオシレータ(2)16が発生するハイ期間の長いパルス(2)35を入力に持つAND回路23と、これら2つのAND回路21,23の出力信号を入力に持つOR回路24により、Dtype-フリップフロップ20の出力信号がハイである場合はハイ期間の短いパルス(1)34を出力し、Dtype-フリップフロップ20の出力信号がローである場合はハイ期間の長いパルス(2)35を出力する。
つまり、パルス(3)33のハイ期間が終わる時点でスイッチング素子がONしている場合（Dutyが大きいスイッチングの場合）はハイ期間の長いパルス(2)35を選択し、パルス(3)33のハイ期間が終わる時点でスイッチング素子がOFFしている場合（Dutyが小さいスイッチングの場合）はハイ期間の短いパルス(1)34を選択する。

これらは、あるDutyを基準として、パルスのハイ期間を切替えるものであり、全体として論理的に同等であれば、特に図２のような回路構成に限定するものではない。
これにより、Dutyが100％に近い、また0％に近いような場合でも、安定したDutyでスイッチングするスイッチングレギュレータを実現し、スイッチングレギュレータの性能向上を図ることが可能である。
なお、実施例２では、ハイ期間の異なる複数のパルス発生器から発生する複数のパルスのうちの１つを選択する例を説明したが、ハイ期間の異なる複数のパルス発生器のうちの１つの発生器を選択することも、勿論可能である。

（応用例）
図３は、本発明の応用例であるスイッチングレギュレータのブロック図である。
図３に示す回路と図１に示す回路との相違点は、図１の出力制御回路6の代りに同期整流制御回路30を設けたこと、および、ダイオード9の代りに同期整流制御回路30からの出力により制御されるスイッチング素子31を設けたことである。そして、スイッチング素子8がOFFしている期間には、ダイオード9の代りのスイッチング素子31をONさせる。スイッチング素子31を用いた場合、ダイオード9を用いる場合に比べて効率が良い。
これにより、Dutyが100％に近い、また0％に近いような場合でも、安定したDutyでスイッチングするスイッチングレギュレータを提供し、スイッチングレギュレータの性能向上を図ることができる。

（実施例２）
図４は、本発明の実施例２に係るスイッチングレギュレータのブロック図である。
図４に示す回路は、図１の回路が有する機能、すなわち、Dutyが大きいスイッチングの場合には、オシレータが発生するパルスのハイ期間を長くし、Dutyが小さいスイッチングの場合には、オシレータが発生するパルスのハイ期間を短くする機能（ON期間調整回路）を1つのオシレータ32に内蔵したことである。オシレータ32は、オシレータが発生するパルスのハイ期間が終わる時点でスイッチング素子8がONしている場合（つまり、Dutyが大きいスイッチングの場合）にはパルスのハイ期間を長くするように動作し、一方、オシレータが発生するパルスのハイ期間が終わる時点でスイッチング素子8がOFFしている場合（つまり、Dutyが小さいスイッチングの場合）にはパルスのハイ期間を短くするように動作する。
これにより、Dutyが100％に近い、また0％に近いような場合でも、安定したDutyでスイッチングするスイッチングレギュレータを実現し、スイッチングレギュレータの性能向上を図ることが可能となる。

（実施例１の動作説明）
図１の実施例1の場合の動作を、さらに詳細に説明する。
図５は、Dutyが大きいスイッチングの場合の動作説明図であり、図６はDutyが小さいスイッチングの場合の動作説明図である。
図５に示すように、オシレータ(3)，オシレータ(1)，オシレータ(2)が発生するパルス(3)，パルス(1),パルス(2)の各ハイ期間は、パルス(3）,パルス(2）,パルス(1)の順序で長い方から短くなっている。

図５では、負荷電流が大きくなるか、あるいは、電源電圧が下がるか等により、Dutyが大くなり、リセット信号がセット信号に重なった場合（2番目と3番目のリセット信号とパルス(3)，パルス(2)，パルス(1)（セット信号）が重なっている）、Dtype-フリップフロップ20の出力信号は、パルス(3)のハイ期間が終わる時点でEXTスイッチング信号がローであり、入力電圧と出力電圧の差が小さく、Dutyが大きいスイッチングの場合であるため、パルス(2)を選択する。この場合、SRラッチ回路がセット優先ならばEXTスイッチング信号はリセット信号の立上り時からパルス(2)の立上り時までがハイ期間であるパルス信号となり、リセット優先ならばEXTスイッチング信号はリセット信号となる。

図５に示すように、この場合には、セット信号であるオシレータが発生するパルスのハイ期間がリセット信号のハイ期間に覆われることはなく、正常に動作する。
一方、パルス(1)を選択した場合には、SRラッチ回路がセット優先ならばEXTスイッチング信号はパルス(1)信号のロー期間と同じ期間がハイ期間であるパルス信号となり、誤動作となる。また、リセット優先ならばセット信号がきかず、EXTスイッチング信号はハイ固定となる。

図６では、負荷電流が小さくなるか、あるいは、電源電圧が上がるか等により、Dutyが狭まり、セット信号にリセット信号が重なった場合（3番目と4番目のリセット信号とパルス(3),パルス(2),パルス(1)（セット信号）が重なっている）、Dtype-フリップフロップ20の出力信号は、パルス(3)のハイ期間が終わる時点でEXTスイッチング信号がハイであり、入力電圧と出力電圧の差が大きく、Dutyが小さいスイッチングの場合であるため、パルス(1)を選択する。この場合、SRラッチ回路がセット優先ならば、EXTスイッチング信号はパルス(1)のロー期間と同じ期間がハイ期間であるパルス信号となり、リセット優先ならばEXTスイッチング信号はパルス(1)の立上り時からリセット信号の立上り時までがロー期間であるパルス信号となる。図６に示すように、この場合には、リセット信号のハイ期間がセット信号であるオシレータが発生するパルスのハイ期間に覆われることはなく、正常に動作する。

一方、パルス(2)を選択した場合には、SRラッチ回路がセット優先ならばリセット信号がきかず、EXTスイッチング信号はロー固定になる。また、リセット優先ならばEXTスイッチング信号はリセット信号となり、誤動作となる。

以上のように、本発明においては、パルス(3)のハイ期間が終わる時点でスイッチング素子がONしている場合（Dutyが大きいスイッチングの場合）はハイ期間の長いパルス(2)を選択し、パルス(3)のハイ期間が終わる時点でスイッチング素子がOFFしている場合（Dutyが小さいスイッチングの場合）にはハイ期間の短いパルス(1)を選択する。

なお、本発明は、図１、図４の各実施例で説明した例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
さらに、本実施例では、ピークカレントモードを例にとり説明をしたが、アベレージカレントモードのような、その他のカレントモードにも適用可能である。

（上位概念の説明）
ところで、スイッチング素子のON期間を第1状態、OFF期間を第2状態とすると、スイッチング素子を第1状態に維持するための第1信号（セット信号）を出力するパルス発生回路は第1信号出力手段となり、第1状態から第2状態へ維持するための第2信号（リセット信号）を出力するコンパレータは第2信号出力手段となる。
また、スイッチング素子のON,OFF期間の時間比率（Duty)の大小を決定する信号（EXT信号）を出力する手段（SRラッチ回路、出力制御回路）は、第1状態と第2状態の出現比率を検知する検知手段となる。

そして、スイッチング素子が第1または第2状態になったとき、複数のオシレータのうちの1つを選択する手段（実施例1）、または、第1または第2状態になったとき、ハイ期間が長くなるパルスあるいは短くなるパルスを発生する手段（実施例2）は、上位概念として表現すると、検知手段の検知結果に基づき、第1および第2信号出力手段の第1または第2信号の少なくとも一方の出力期間を、可変にする信号出力期間可変手段となる。

以上の説明に基づいて、本発明の半導体装置特徴を表現すると、『前記スイッチング素子（8)を第1状態に維持するための第1信号を出力する第1信号出力手段(15,16,17,32)と、前記第1状態から第2状態へ維持するための第2信号を出力する第2信号出力手段(4)と、前記第1状態と第2状態の出現比率を検知する検知手段(5,6,30)と、前記検知手段(5,6,30)の検知結果に基づいて、前記第1および第2信号出力手段の第1および第2信号の少なくとも一方の出力期間を、可変にする信号出力期間可変手段(18,32)とを有する半導体装置』となる。

本発明の実施例１に係るスイッチングレギュレータのブロック図である。図１におけるスイッチングレギュレータのパルス選択回路の構成例を示すブロック図である。本発明の実施例１の応用例に係るスイッチングレギュレータのブロック図である。本発明の実施例２に係るスイッチングレギュレータのブロック図である。本発明の実施例１のスイッチングレギュレータの動作の詳細説明図（Duty大の場合）である。本発明の実施例１のスイッチングレギュレータの動作の詳細説明図（Duty小の場合）である。従来のスイッチングレギュレータの構成例を示すブロック図である。従来のスイッチングレギュレータ中のSRラッチ回路における問題点を説明する図（リセット優先）である。従来のスイッチングレギュレータ中のSRラッチ回路における問題点を説明する図（セット優先）である。従来のスイッチングレギュレータ中のSRラッチ回路における問題点を説明する図（リセット優先）である。従来のスイッチングレギュレータ中のSRラッチ回路における問題点を説明する図（セット優先）である。

符号の説明

1 基準電圧回路
2a，2b 抵抗分割回路
3 エラーアンプ
4 コンパレータ
5 SRラッチ回路
6 出力制御回路
7 電源電圧
8，31 スイッチング素子
9 ダイオード
10 センス抵抗
11 チョークコイル
12 コンデンサ
13 負荷抵抗
14,15,16,17 オシレータ
18 パルス選択回路
19 EXTスイッチング信号
20 Dtype-フリップフロップ
21,23 AND回路
22 インバータ
24 OR回路
30 同期整流制御回路
32 オシレータON期間調整回路
33,34,35 パルス

Claims

スイッチングレギュレータのスイッチング素子を制御する半導体装置であって、
前記スイッチング素子を第１状態に維持するための第１信号を出力する第１信号出力手段と、
前記第１状態から第２状態へ維持するための第２信号を出力する第２信号出力手段と、
前記第１状態と第２状態の出現比率を検知する検知手段と、
前記検知手段の検知結果に基づいて、前記第１および第２信号出力手段の第１および第２信号の少なくとも一方の出力期間を、可変にする信号出力期間可変手段と
を有することを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記第１信号出力手段は、スイッチング素子を制御するSRラッチ回路をセットする信号を出力するパルス発生回路であり、
前記第２信号出力手段は、スイッチングレギュレータの出力電圧および出力電流を帰還信号へ変換するとともに、前記SRラッチ回路をリセットする信号を出力する回路であり、
前記検知手段は、前記パルス発生回路の出力をセット信号、前記変換回路の出力をリセット信号とするSRラッチ回路と、該SRラッチ回路の出力に基づいて前記スイッチング素子を制御する出力制御回路であり、
前記信号出力期間可変手段は、前記第１信号出力手段の出力期間を可変にするため、前記スイッチング素子の第１の状態であるON期間、または第２の状態であるOFF期間の時間比率（以下、Duty）が小さいときはハイまたはロウ期間の短いパルスを、前記スイッチング素子のDutyが大きいときはハイまたはロウ期間の長いパルスを、それぞれ発生するパルス選択回路である
ことを特徴とする半導体装置。
請求項１または２に記載の半導体装置において、
前記信号出力期間可変手段は、前記第１信号出力手段の出力期間を可変にするため、前記検知手段の検知結果に基づいて、ハイまたはロウ期間の異なる数種類のパルスの中から１つのパルスを選択するか、あるいは、ハイまたはロウ期間の異なるパルスをそれぞれ発生する複数の発生回路のうちの１つの回路を選択する、複数の論理回路から構成されたパルス選択回路である
ことを特徴とする半導体装置。
請求項１または２に記載の半導体装置において、
前記信号出力期間可変手段は、前記第１信号出力手段の出力期間を可変にするため、前記検知手段の検知結果に基づいて、パルスのハイまたはロウ期間を変化させたパルスを発生させるパルス発生回路である
ことを特徴とする半導体装置。
スイッチングレギュレータを制御する方法であって、
第１信号出力手段は、前記スイッチング素子を第１状態に維持するための第１信号を出力し、
第２信号出力手段は、前記第１状態から第２状態へ維持するための第２信号を出力し、
検知手段は、前記第１信号および前記第２信号を入力して、前記第１状態と第２状態の出現比率を検知し、
信号出力期間可変手段は、前記検知手段の検知結果に基づいて、前記第１および第２信号出力手段の第１および第２信号の少なくとも一方の出力期間を、可変にすることを特徴とするスイッチングレギュレータの制御方法。