JP4459918B2 - スイッチングレギュレータ - Google Patents
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Description
入力電源電圧に接続されたコイルと,前記コイルと接地電源との間に設けられた第1のスイッチング素子(LMOS)と,前記コイルと第1のスイッチング素子の接続点と出力端子との間に設けられた第2のスイッチング素子(HMOS)とをそれぞれ有し,前記出力端子が共通接続され,前記第1のスイッチング素子(LMOS)が導通開始後第1のタイミング(T1)で前記第1のスイッチング素子(LMOS)が非導通制御され,その後前記第2のスイッチング素子(HMOS)が導通開始後に前記コイルの電流がゼロになる第2のタイミング(T3)で前記第2のスイッチング素子(HMOS)が非導通制御され,その後第3のタイミング(T4)で前記第1のスイッチング素子(LMOS)が導通制御される第1及び第2のスイッチングレギュレータユニットと,
前記第1及び第2のスイッチングレギュレータユニットそれぞれに設けられ,互いに位相がずれた第1及び第2の制御パルス信号(PIN1,PIN2)をそれぞれ入力し,前記第3のタイミング(T4)が前記制御パルス信号の位相に同期するように,前記第1のスイッチング素子(LMOS)を非導通制御する第1のタイミング(T1)を制御する第1及び第2のPLL回路ユニットとを有し,
前記第1及び第2の制御パルス信号は,前記出力端子の昇圧レベルに応じた周波数に制御されていることを特徴とするスイッチングレギュレータが提供される。
前記制御パルス信号を基準パルスとして入力し,前記第1のタイミング(T1)に対応する信号を可変パルスとして入力し,前記基準パルスと可変パルスの位相差に応じた周波数のPLL出力パルスを生成するPLL回路と,前記PLL出力パルスによりリセットされ前記第3のタイミング(T4)でセットされるフリップフロップとを有し,前記フリップフロップの出力信号により前記第1のスイッチング素子(LMOS)のスイッチング制御を行い,
前記フリップフロップのリセットのタイミングが前記第1のスイッチング素子(LMOS)を非導通制御する第1のタイミング(T1)であり,前記フリップフロップのセットのタイミングが前記第1のスイッチング素子(LMOS)を導通制御する第4のタイミング(T4)であることを特徴とする。
入力電源起動時の電源起動時モード期間後のソフトスイッチングモード期間では,前記制御パルス信号の第1のエッジの位相に前記第1のタイミングに対応する信号の第1のエッジの位相を同期させるよう動作し,
前記電源起動時モード期間では,前記制御パルス信号によって前記第1のスイッチング素子のゲート端子を駆動し,前記制御パルス信号の反転制御パルス信号を前記基準パルスとして入力し,前記PLL回路のPLL出力パルスを前記可変パルスとして入力して,前記制御パルス信号の第2のエッジの位相にPLL出力パルスの第1のエッジの位相を同期させるように動作し,
前記電源起動時モード期間とソフトスイッチングモード期間とで,前記動作状態を切り替えるスイッチ手段を有する。
並列に設けられ出力が共通に接続され,供給される制御パルス信号に応答して前記共通出力を昇圧または降圧する第1,第2のスイッチングレギュレータと,
互いに位相がずれた第1,第2の制御パルス信号を生成する制御回路と,
前記第1,第2の制御パルス信号を供給され,当該制御パルス信号に位相同期した制御パルス信号を前記第1,第2のスイッチングレギュレータに供給する第1,第2のPLL回路ユニットとを有し,
前記制御回路は,前記第1,第2の制御パルス信号の位相ずれを維持しながら,前記スイッチングレギュレータの共通出力の電圧を監視し,当該監視電圧に応じて前記第1,第2の制御パルス信号の周波数を制御することを特徴とする。
Imin=(42V-12V)/√(L/C)
であり,コイル電流ILがIminになってから0になるまでの時間t4は,
t4=L*(Imin*0.9165)/12V
となる。
Imax=12V*t0/L
となり,接続点の電圧Vdsが0Vから42Vまで上昇する時間t1は,
t1=C*42V/Imax
となる。そして,コイル電流ILがピーク電流Imaxから0になるまでの時間t2は,
t2=L*Imax/(42V−12V)
となる。また,接続点の電圧Vdsが42Vから0Vに下降する時間t3は,Vds=0を監視することにより検出可能である。
次に,本実施の形態におけるスイッチングレギュレータについて説明する。図1のスイッチングレギュレータは,コイル電流ILが正負に変化することを利用してソフトスイッチング動作を行う。そして,昇圧レベルを上げるためにはピーク電流Imaxを高くする必要がある。しかし,それではコイルの損失が大きくなりコイルの大型化を招く。そこで,本実施の形態では,複数のスイッチングレギュレータを並列に設け,それぞれ位相をずらして動作させる。それにより,それぞれのコイルを小型化することができ,且つ出力電圧Voutへの昇圧に伴うノイズを抑制することができる。
前述のスイッチングレギュレータは,複数のスイッチングレギュレータがそれぞれのPLL回路ユニットにより制御動作される。各スイッチングレギュレータは,コイル電流ILを正,負に制御してソフトスイッチングを実現する。しかしながら,このソフトスイッチング動作を行うためには,出力電圧Voutが入力電源電圧Vinの約2倍より高い電位であることが前提条件である。したがって,電源起動時には,入力電源Vinは12Vとなるものの,出力電圧Voutの昇圧動作が完了していない間は,上記の2Vin<Voutの前提条件を満たすことができない。そのため,電源起動時に前記前提条件が満たされていない期間,制御パルス信号PIN1,PIN2に基づくPLL回路ユニットによる動作制御は正常に動作しない。そこで,本実施の形態の変形例では,電源起動時モードでの動作制御を通常時のソフトスイッチングモードとは異ならせる。
図9は,本実施の形態におけるPLL回路ユニットのフィードバックループの変形例を示す図である。図3では,PLL回路PLLの負入力端子(可変パルス入力端子)にゲート制御信号Glをフィードバックした。ただし,このゲート制御信号G1はフリップフロップFFの出力Qと同位相であり,さらに接続点の電圧Vdsの反転信号(セット信号S)とも同位相である。そこで,図9(A)の例では,フリップフロップFFの出力QがPLL回路の負入力端子にフィードバックされている。また,図9(B)の例では,電圧Vdsの反転信号(セット信号S)がPLL回路の負入力端子にフィードバックされている。3つのフィードバックループのいずれでも同様に動作可能である。
PU1,PU2:PLL回路ユニット
PLL:PLL回路 FF:フリップフロップ
BUF:バッファ回路 ST:シュミットトリガ回路
LMOS:第1のスイッチング素子 HMOS:第2のスイッチング素子
L:コイル(インダクタ) C:キャパシタ
CL:平滑化コンデンサ Vin:入力電源
Vout:出力電圧 IL:コイル電流
Claims (8)
- 入力電源電圧に接続されたコイルと,前記コイルと接地電源との間に設けられた第1のスイッチング素子(LMOS)と,前記コイルと第1のスイッチング素子の接続点と出力端子との間に設けられた第2のスイッチング素子(HMOS)とをそれぞれ有し,前記出力端子が共通接続され,前記第1のスイッチング素子(LMOS)が導通開始後第1のタイミング(T1)で前記第1のスイッチング素子(LMOS)が非導通制御され,その後前記第2のスイッチング素子(HMOS)が導通開始後に前記コイルの電流がゼロになる第2のタイミング(T3)で前記第2のスイッチング素子(HMOS)が非導通制御され,その後第3のタイミング(T4)で前記第1のスイッチング素子(LMOS)が導通制御される第1及び第2のスイッチングレギュレータユニットと,
前記第1及び第2のスイッチングレギュレータユニットそれぞれに設けられ,互いに位相がずれた第1及び第2の制御パルス信号(PIN1,PIN2)をそれぞれ入力し,前記第3のタイミング(T4)が前記制御パルス信号の位相に同期するように,前記第1のスイッチング素子(LMOS)を非導通制御する第1のタイミング(T1)を制御する第1及び第2のPLL回路ユニットとを有し,
前記第1及び第2の制御パルス信号は,前記出力端子の昇圧レベルに応じた周波数に制御されていることを特徴とするスイッチングレギュレータ。 - 請求項1において,
前記第1及び第2のPLL回路ユニットは,
前記制御パルス信号を基準パルスとして入力し,前記第1のタイミング(T1)に対応する信号を可変パルスとして入力し,前記基準パルスと可変パルスの位相差に応じた周波数のPLL出力パルスを生成するPLL回路と,前記PLL出力パルスによりリセットされ前記第3のタイミング(T4)でセットされるフリップフロップとを有し,前記フリップフロップの出力信号により前記第1のスイッチング素子(LMOS)のスイッチング制御を行い,
前記フリップフロップのリセットのタイミングが前記第1のスイッチング素子(LMOS)を非導通制御する第1のタイミング(T1)であり,前記フリップフロップのセットのタイミングが前記第1のスイッチング素子(LMOS)を導通制御する第4のタイミング(T4)であることを特徴とするスイッチングレギュレータ。 - 請求項2において,
さらに,前記フリップフロップの出力信号を入力して第1のスイッチング素子(LMOS)のゲート端子を駆動するバッファ回路を有し,
前記第1のスイッチング素子(LMOS)のゲート端子の信号(Gl)が,前記可変パルスとして前記PLL回路の入力にフィードバックされることを特徴とするスイッチングレギュレータ。 - 請求項2において,
さらに,前記フリップフロップの出力信号を入力して第1のスイッチング素子(LMOS)のゲート端子を駆動するバッファ回路とを有し,
前記フリップフロップの出力信号が,前記可変パルスとして前記PLL回路の入力にフィードバックされることを特徴とするスイッチングレギュレータ。 - 請求項2において,
さらに,前記フリップフロップの出力信号を入力して第1のスイッチング素子(LMOS)のゲート端子を駆動するバッファ回路とを有し,
前記フリップフロップのセット信号が,前記可変パルスとして前記PLL回路の入力にフィードバックされることを特徴とするスイッチングレギュレータ。 - 請求項2において,
前記第1及び第2のPLL回路ユニットは,
前記入力電源電圧が起動する電源起動時モード期間では,前記第1及び第2の制御パルス信号により前記第1のスイッチング素子のゲート端子を駆動し,
前記電源起動時モード期間後のソフトスイッチングモード期間では,前記フリップフロップの出力信号により前記第1のスイッチング素子のゲート端子を駆動してスイッチング制御を行うことを特徴とするスイッチングレギュレータ。 - 請求項2において,
前記第1及び第2のPLL回路ユニットは,
前記入力電源電圧が起動する電源起動時モード期間では,前記PLL回路のPLL出力パルスを前記可変パルスとして入力し,
前記電源起動時モード期間後のソフトスイッチングモード期間では,前記第1のタイミングに対応する信号を可変パルスとして入力することを特徴とするスイッチングレギュレータ。 - 請求項2において,
前記第1及び第2のPLL回路ユニットは,
入力電源起動時の電源起動時モード期間後のソフトスイッチングモード期間では,前記制御パルス信号の第1のエッジの位相に前記第1のタイミングに対応する信号の第1のエッジの位相を同期させるよう動作し,
前記電源起動時モード期間では,前記制御パルス信号によって前記第1のスイッチング素子のゲート端子を駆動し,前記制御パルス信号の反転制御パルス信号を前記基準パルスとして入力し,前記PLL回路のPLL出力パルスを前記可変パルスとして入力して,前記制御パルス信号の第2のエッジの位相にPLL出力パルスの第1のエッジの位相を同期させるように動作し,
前記電源起動時モード期間とソフトスイッチングモード期間とで,前記動作状態を切り替えるスイッチ手段を有することを特徴とするスイッチングレギュレータ。
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