JP7231991B2 - クロック生成回路、スイッチング電源装置及び半導体装置 - Google Patents

クロック生成回路、スイッチング電源装置及び半導体装置 Download PDF

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Description

本発明は、クロック生成回路、スイッチング電源装置及び半導体装置に関する。
図２０は、従来のクロック生成回路９０１の構成ブロック図である。クロック生成回路９０１は、内部クロック生成部９０２及びＰＬＬ（phase locked loop）回路９０３を備える。そして、クロック生成回路９０１に対し外部クロックが供給されているときには、外部クロックに基づく出力クロックをＰＬＬ回路９０３にて生成して出力し、外部クロックが供給されていないときには内部クロック生成部９０２からの内部クロックに基づく出力クロックをＰＬＬ回路９０３にて生成して出力する。出力クロックは、例えば、スイッチング電源装置におけるスイッチング用クロックとして利用される。
特開２００６－２８７７３６号公報
クロック生成回路９０１を搭載した電子機器の構成上の都合により外部クロックのデューティは様々となり得るが、出力クロックのデューティは、外部クロックのデューティに依らず、常に、所望のデューティに固定されることが要望されるケースも多い。例えば、マルチチャネル出力型のスイッチング電源装置では、複数チャネル分の出力段回路を互いに位相をずらした状態でスイッチング駆動することが要求されることもあり、その要求を応えるために、出力クロックのデューティを固定する必要が生じる（その理由については後述の説明からも明らかとなる）。マルチフェーズＤＣ／ＤＣコンバータなどにおいても、同様の事情が存在する。
図２０に示すクロック生成回路９０１のようにＰＬＬ回路９０３を利用すれば、出力クロックのデューティを固定することが可能である。しかしながら、ＰＬＬ回路の回路規模は比較的大きいことから、ＰＬＬ回路を利用するとクロック生成回路が大型化する。ＰＬＬ回路を用いることなく、出力クロックのデューティを所望のデューティにすることができれば有益である。
本発明は、小さな回路規模で所望デューティの出力クロックを生成可能なクロック生成回路、及び、それに関わるスイッチング電源装置及び半導体装置を提供することを目的とする。
本発明に係るクロック生成回路は、外部クロックが入力されているときに前記外部クロックを対象クロックとして用いて前記対象クロックから出力クロックを生成可能なクロック生成回路であって、前記対象クロックの所定レベル変化に同期して前記出力クロックのレベルを第１レベルから第２レベルに変化させるクロック出力回路と、前記対象クロックの隣接する前記所定レベル変化間の区間を周期にして、電圧値が変化する第１ランプ電圧を生成する第１ランプ電圧生成回路と、前記区間を前記周期にして、電圧値が変化する第２ランプ電圧を生成する第２ランプ電圧生成回路と、前記所定レベル変化が生じたときの前記第２ランプ電圧に応じた比較用電圧を保持する比較用電圧保持回路と、前記第１ランプ電圧と前記比較用電圧を比較する比較器と、を備え、前記クロック出力回路は、前記比較器の比較結果に基づき前記出力クロックのレベルを前記第２レベルから前記第１レベルに変化させることを特徴とする。
具体的には例えば、前記クロック生成回路において、前記対象クロックの前記所定レベル変化の後、前記第１ランプ電圧と前記対比用電圧の高低関係が逆転したことを示す信号が前記比較器から出力されたことに応答して、前記クロック出力回路は、前記出力クロックのレベルを前記第２レベルから前記第１レベルに変化させると良い。
また具体的には例えば、前記クロック生成回路において、前記第１ランプ電圧生成回路は、第１コンデンサと第１定電流を前記第１コンデンサに供給する第１定電流回路とを有し、各周期において、前記第１定電流の供給を受けて前記第１コンデンサの端子電圧を所定の第１初期電圧から変化させることを通じ前記第１コンデンサの端子電圧より前記第１ランプ電圧を生成し、前記第２ランプ電圧生成回路は、第２コンデンサと第２定電流を前記第２コンデンサに供給する第２定電流回路とを有し、各周期において、前記第２定電流の供給を受けて前記第２コンデンサの端子電圧を所定の第２初期電圧から変化させることを通じ前記第２コンデンサの端子電圧より前記第２ランプ電圧を生成し、前記比較用電圧保持回路は、第３コンデンサを有し、各周期において前記第３コンデンサの端子電圧を前記比較用電圧として保持し、前記第２コンデンサ及び前記第３コンデンサ間にスイッチが設けられ、前記対象クロックの前記所定レベル変化に応答して前記第２コンデンサの蓄積電荷の一部が前記スイッチを介し前記第３コンデンサに供給されることで、前記第３コンデンサに前記比較用電圧が生じると良い。
更に具体的には例えば、前記対象クロックの前記所定レベル変化に応答して第１パルス信号を出力する第１パルス出力回路と、前記対象クロックの前記所定レベル変化の後、前記第１ランプ電圧と前記対比用電圧の高低関係が逆転したことを示す信号を前記比較器から受けたときに、第２パルス信号を出力する第２パルス出力回路と、を更に前記クロック生成回路に設けておいても良く、前記第１ランプ電圧生成回路には、前記第１コンデンサを放電させることが可能な第１コンデンサ放電回路が設けられ、前記比較用電圧保持回路には、前記第３コンデンサを放電させることが可能な第３コンデンサ放電回路が設けられ、前記第１パルス信号の出力を受けて、前記第１コンデンサ放電回路により前記第１コンデンサが放電され、且つ、前記スイッチがオンとされることで前記第２コンデンサ及び前記第３コンデンサが前記スイッチを介して並列接続され、前記第２パルス信号の出力を受けて、前記第３コンデンサ放電回路により前記第３コンデンサが放電されると良い。
また例えば、前記クロック生成回路において、前記第１定電流及び前記第２定電流の電流値は、互いに比例関係にあると良い。
また例えば、前記クロック生成回路において、前記第１コンデンサ、前記第２コンデンサ及び前記第３コンデンサの静電容量値は、互いに比例関係にあると良い。
また例えば、前記クロック生成回路は、内部クロックを生成する内部クロック生成部を更に備え、前記外部クロックが非入力であるとき、前記内部クロックを前記対象クロックとして用いて前記出力クロックを生成可能であると良い。
この際例えば、前記クロック生成回路において、前記内部クロック生成部は、前記第１ランプ電圧を所定の基準電圧と比較し、比較結果を示す二値信号を前記内部クロックとして生成すると良い。
本発明に係るスイッチング電源装置は、前記クロック生成回路を備え、前記クロック生成回路にて生成された前記出力クロックを用いて、入力電圧をスイッチングすることで出力電圧を生成することを特徴とする。
具体的には例えば、前記スイッチング電源装置は、前記入力電圧をスイッチングする出力段回路を複数備えて複数の出力段回路を用いて１以上の出力電圧を生成し、前記出力クロックを用いて前記複数の出力段回路を互いに異なる位相で駆動すると良い。
本発明に係る半導体装置は、前記スイッチング電源装置を形成する半導体装置であって、集積回路を用いて形成されたことを特徴とする。
本発明によれば、小さな回路規模で所望デューティの出力クロックを生成可能なクロック生成回路、及び、それに関わるスイッチング電源装置及び半導体装置を提供することが可能となる。
本発明の実施形態に係るクロック生成回路の概略構成図である。 本発明の実施形態に係り、クロック生成回路の外部クロック及び出力クロック間の関係を示す図である。 本発明の実施形態に係り、外部クロック、出力クロック及びクロック選択信号間の関係を示す図である。 本発明の実施形態に係るクロック生成回路の詳細構成図である。 本発明の実施形態に係り、図４の回路における幾つかの信号波形を示す図である。 本発明の第１実施例にて想定されるクロック生成回路の動作条件を示す図である。 本発明の第１実施例に係るクロック生成回路のタイミングチャートである。 本発明の第２実施例にて想定されるクロック生成回路の動作条件を示す図である。 本発明の第２実施例に係るクロック生成回路のタイミングチャートである。 本発明の第３実施例にて想定されるクロック生成回路の動作条件を示す図である。 本発明の第３実施例に係るクロック生成回路のタイミングチャートである。 本発明の第５実施例に係るスイッチング電源装置の構成図である。 本発明の第５実施例に係るスイッチング電源装置のタイミングチャートである。 本発明の第６実施例に係るスイッチング電源装置の構成図である。 本発明の第７実施例に係り、クロック生成回路内に固定デューティ生成部が内包される様子を示す図である。 本発明の第７実施例に係り、２つの固定デューティ生成部が設けられたクロック生成回路の構成図である。 図１６のクロック生成回路における、外部クロックと２つの出力クロックとの関係図である。 本発明の第８実施例に係るカーナビゲーション装置の外観図及び概略構成ブロック図である。 本発明の第９実施例に係る半導体装置の外観図である。 従来のクロック生成回路の構成図である。
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量又は部材等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量又は部材等の名称を省略又は略記することがある。例えば、後述の“ＥＸ”によって参照される外部クロック入力端子は、外部クロック入力端子ＥＸと表記されることもあるし、入力端子ＥＸと略記されることもあり得るが、それらは全て同じものを指す。
まず、本実施形態の記述にて用いられる幾つかの用語について説明を設ける。
グランドとは、０Ｖ（ゼロボルト）の基準電位を有する導電部を指す又は基準電位そのものを指す。各実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。
ラインは配線と同義である。
レベルとは電位のレベルを指し、任意の信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。
任意の信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジと称し、ローレベルからハイレベルへの切り替わりのタイミングをアップエッジタイミングと称する。同様に、任意の信号又は電圧において、ハイレベルからローレベルへの切り替わりをダウンエッジと称し、ハイレベルからローレベルへの切り替わりのタイミングをダウンエッジタイミングと称する。
後述の外部クロック、内部クロック及び出力クロックを含む任意のクロックは、ハイレベル及びローレベルの何れかを周期的にとる矩形波信号であり、任意のクロックの各周期において、１周期分の区間の長さに対する、クロックのレベルがハイレベルとなっている区間の長さの割合を、デューティと称する。
ＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通状態となっていることを指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通状態（遮断状態）となっていることを指す。
任意のスイッチは１以上のＦＥＴ（電界効果トランジスタ）にて構成され、或るスイッチがオン状態のときには当該スイッチの両端子間が導通する一方で或るスイッチがオフ状態のときには当該スイッチの両端子間が非導通となる。以下、任意のトランジスタ又はスイッチについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。
任意のトランジスタ又はスイッチについて、オフ状態からオン状態への切り替わりをターンオンと表現し、オン状態からオフ状態への切り替わりをターンオフと表現する。
図１は本発明の実施形態に係るクロック生成回路１の概略構成図である。クロック生成回路１は、固定されたデューティを有する出力クロックを生成するオシレータであり、内部クロック生成部２、選択回路３及び固定デューティ生成部４を有する。クロック生成回路１には、外部クロックの入力を受けるための外部クロック入力端子ＥＸも備えられる。以下では、参照される図面を含め、外部クロックを記号“ＣＫ＿ＥＸ”にて、出力クロックを記号“ＣＬＫ”にて参照することがある。
図２（ａ）～（ｄ）に、入力端子ＥＸに外部クロックＣＫ＿ＥＸが入力されているときの外部クロックＣＫ＿ＥＸ及び出力クロックＣＬＫの関係の例を示す。入力端子ＥＸに外部クロックＣＫ＿ＥＸが入力されているとき、クロック生成回路１は、外部クロックＣＫ＿ＥＸと同一の周波数を有するクロックであって、且つ、外部クロックＣＫ＿ＥＸのデューティに依存することなく固定デューティを有するクロックを、出力クロックＣＬＫとして生成及び出力する。固定デューティは、固定デューティ生成部４にて予め固定的に定められるデューティである。入力端子ＥＸに外部クロックＣＫ＿ＥＸが入力されていないとき、クロック生成回路１は、内部クロック生成部２により生成されるクロックであって且つ固定デューティを有するクロックを出力クロックＣＬＫとして生成及び出力する。
図２（ａ）～（ｄ）では、１ＭＨｚ（メガヘルツ）又は０．５ＭＨｚの周波数を有し且つ２５％又は７５％のデューティを持つ外部クロックＣＫ＿ＥＸが入力端子ＥＸに入力されることが想定されていると共に、固定デューティが５０％であることが想定されている。この想定の下、クロック生成回路１は、１ＭＨｚの周波数且つ２５％又は７５％のデューティを有する外部クロックＣＫ＿ＥＸが入力端子ＥＸに入力されたときには、１ＭＨｚの周波数且つ５０％のデューティを有する出力クロックＣＬＫを生成及び出力し、０．５ＭＨｚの周波数且つ２５％又は７５％のデューティを有する外部クロックＣＫ＿ＥＸが入力端子ＥＸに入力されたときには、０．５ＭＨｚの周波数且つ５０％のデューティを有する出力クロックＣＬＫを生成及び出力する。
図２（ａ）～（ｄ）では、固定デューティが５０％であることが想定されているが、固定デューティは０％より大きく且つ１００％未満の任意の値に設定されて良い。また、外部クロックＣＫ＿ＥＸのデューティも０％より大きく且つ１００％未満の範囲内で任意である。更に、外部クロックＣＫ＿ＥＸの周波数は１ＭＨｚ又は０．５ＭＨｚ以外であっても良い。但し、実際には、クロック生成回路１内の各回路の応答速度等を考慮すれば、外部クロックＣＫ＿ＥＸの周波数は所定の周波数範囲内に限定される。
構成としては、選択回路３に設けられた２つの入力端子３ａ及び３ｂの内、入力端子３ａに対し入力端子ＥＸに接続され、且つ、入力端子３ｂに内部クロック生成部２にて生成される内部クロックが入力される。クロック生成回路１内の選択信号生成回路（不図示）にて生成されるクロック選択信号が選択回路３に入力され、選択回路３はクロック選択信号に応じて入力端子３ａ及び３ｂに供給されるクロックの何れか一方を選択して、選択したクロックを自身の出力端子３ｃから出力する。以下では、参照される図面を含め、クロック選択信号を記号“ＳＥＬ”にて参照することがある。固定デューティ生成部４は、選択回路３から出力されるクロックと同一の周波数を有し且つ固定デューティを持つ出力クロックＣＬＫを生成するように作用する。尚、図１はクロック生成回路１の構成を簡略化して示したものであり、実際には、固定デューティ生成部４と協働して出力クロックＣＬＫを実際に出力する回路などもクロック生成回路１に設けられる（詳細は後述）。クロック選択信号ＳＥＬは“１”又は“０”の値を持つ二値信号であり、クロック選択信号ＳＥＬが“１”の値を持つとき、入力端子ＥＸを介して入力端子３ａに供給される外部クロックＣＫ＿ＥＸが選択され、クロック選択信号ＳＥＬが“０”の値を持つとき、入力端子３ｂに供給される内部クロックが選択される。
基本的に、入力端子ＥＸに外部クロックＣＫ＿ＥＸが入力されているときにはクロック選択信号ＳＥＬが“１”の値を持ち、入力端子ＥＸに外部クロックＣＫ＿ＥＸが入力されていないときにはクロック選択信号ＳＥＬが“０”の値を持つ。以下では、入力端子ＥＸに外部クロックＣＫ＿ＥＸが入力されている区間、入力されていない区間を、夫々、外部クロックＣＫ＿ＥＸの入力区間、外部クロックＣＫ＿ＥＸの非入力区間と称する（但し、記号“ＣＫ＿ＥＸ”の表記は省略されることがある）。
より具体的には、図３に示す如く、クロック生成回路１の起動直後ではクロック選択信号ＳＥＬが“０”となっていて、その後、入力端子ＥＸへの外部クロックＣＫ＿ＥＸの入力が認められるまではクロック選択信号ＳＥＬが“０”に維持される。選択信号ＳＥＬが“０”となっている区間では内部クロックに基づく出力クロックＣＬＫの生成及び出力が行われる。そして、外部クロックＣＫ＿ＥＸの非入力区間から外部クロックＣＫ＿ＥＸの入力区間に遷移し、その外部クロックＣＫ＿ＥＸの入力区間において４周期分の外部クロックＣＫ＿ＥＸが入力されるとクロック選択信号ＳＥＬが“０”から“１”に変化して外部クロックＣＫ＿ＥＸに基づく出力クロックＣＬＫの生成及び出力が開始される。その後、仮に、入力端子ＥＸに対する外部クロックＣＫ＿ＥＸの入力が所定時間以上途絶えると、クロック選択信号ＳＥＬが“１”から“０”に変化する。尚、図３の例では、外部クロックＣＫ＿ＥＸが１ＭＨｚの周波数及び２５％のデューティを有しており、内部クロックが０．５ＭＨｚの周波数を有しており（内部クロックのデューティは任意）、且つ、固定デューティが５０％に定められていることが想定されている。
図４に、クロック生成回路１の詳細回路図を示す。クロック生成回路１は、コンデンサＣ１～Ｃ３と、スイッチＳＷ１～ＳＷ３と、定電流回路１１及び１２と、比較器１３及び１４と、選択回路１５と、１ショットパルス回路１６及び１７と、ＲＳ型フリップフロップ１８と、を備える。
定電流回路１１は電源電圧ＶＤＤを元に定電流Ｉ１を生成し、定電流Ｉ１をラインＬＮ１に向けて供給する。定電流回路１２は電源電圧ＶＤＤを元に定電流Ｉ２を生成し、定電流Ｉ２をラインＬＮ２に向けて供給する。定電流Ｉ１及びＩ２は正の所定の電流値を持つ。電源電圧ＶＤＤ及び後述の基準電圧ＶＲＥＦは、クロック生成回路１の外部装置（不図示）から供給される直流電圧を元にレギュレータ回路（不図示）にて生成される。レギュレータ回路はクロック生成回路１内に設けられても良いし、クロック生成回路１を内包する装置（例えば後述のスイッチング電源装置）内に設けられていても良い。
コンデンサＣ１の第１端はラインＬＮ１に接続され、コンデンサＣ１の第２端はグランドに接続される。また、スイッチＳＷ１の第１端、第２端は、夫々、コンデンサＣ１の第１端、第２端に接続される。このため、スイッチＳＷ１がオン状態であるとき、コンデンサＣ１の両端が短絡されてコンデンサＣ１の両端子間電圧はゼロボルトとなる。スイッチＳＷ１がオフ状態であるとき、定電流Ｉ１の供給による電荷がコンデンサＣ１にて蓄積されてラインＬＮ１の電圧が単調上昇してゆく。
コンデンサＣ２の第１端はラインＬＮ２に接続され、コンデンサＣ２の第２端はグランドに接続される。コンデンサＣ３の第１端はラインＬＮ３に接続され、コンデンサＣ３の第２端はグランドに接続される。スイッチＳＷ２の第１端はラインＬＮ２に接続され（従ってコンデンサＣ２の第１端に接続され）、スイッチＳＷ２の第２端はラインＬＮ３に接続される（従ってコンデンサＣ３の第１端に接続される）。また、スイッチＳＷ３の第１端、第２端は、夫々、コンデンサＣ３の第１端、第２端に接続される。
このため、スイッチＳＷ２がオフ状態とされている区間では、定電流Ｉ２の供給による電荷がコンデンサＣ２にて蓄積されてラインＬＮ２の電圧が単調上昇してゆく。スイッチＳＷ３がオン状態であるときには、コンデンサＣ３の両端が短絡されてＣ３の両端子間電圧はゼロボルトとなる。スイッチＳＷ２がオン状態であるときにはスイッチＳＷ２を介してラインＬＮ２及びＬＮ３が接続されると共にコンデンサＣ２及びＣ３が並列接続されることになる。クロック生成回路１の動作の中でスイッチＳＷ２は周期的にターンオンされるが、スイッチＳＷ２がオン状態とされる時間の長さは十分に短いため、以下では、スイッチＳＷ２がオン状態のときにおける定電流Ｉ２によるコンデンサＣ３の充電を無視する。尚、コンデンサＣ１～Ｃ３の各第２端は、ゼロボルト以外の直流電位を有する電位端に接続されていても良い。
以下、ラインＬＮ１、ＬＮ２、ＬＮ３の電圧を、夫々、Ｖａ、Ｖｂ、Ｖｃにて表す。電圧Ｖａ及びＶｂは、スイッチＳＷ１及びＳＷ２がオフ状態であるときに、定電流Ｉ１及びＩ２によるコンデンサＣ１及びＣ２の蓄積電荷増加を通じて、所定の傾きにて上昇してゆく第１及び第２ランプ電圧である。
比較器１３は、電圧Ｖａを所定の基準電圧ＶＲＥＦと比較し、比較結果を示す二値信号である信号ＣＫ＿Ｐ１を出力する。基準電圧ＶＲＥＦは所定の正の直流電圧値を持つ。具体的には、比較器１３の非反転入力端子はラインＬＮ１に接続されて電圧Ｖａの供給を受け、比較器１３の反転入力端子には基準電圧ＶＲＥＦが供給される。故に、比較器１３は、電圧Ｖａが基準電圧ＶＲＥＦより高いときにはハイレベルの信号ＣＫ＿Ｐ１を出力し、電圧Ｖａが基準電圧ＶＲＥＦより低いときにはローレベルの信号ＣＫ＿Ｐ１を出力する。電圧Ｖａが基準電圧ＶＲＥＦとちょうど一致するとき、信号ＣＫ＿Ｐ１のレベルは不定となりうるが、ここでは、信号ＣＫ＿Ｐ１のレベルはハイレベルになるものとする。
比較器１４は、電圧Ｖａを電圧Ｖｃと比較し、比較結果を示す二値信号である信号ＣＫ＿Ｎ１を出力する。具体的には、比較器１４の非反転入力端子はラインＬＮ１に接続されて電圧Ｖａの供給を受け、比較器１４の反転入力端子はラインＬＮ３に接続されて電圧Ｖｃの供給を受ける。故に、比較器１４は、電圧Ｖａが電圧Ｖｃより高いときにはハイレベルの信号ＣＫ＿Ｎ１を出力し、電圧Ｖａが電圧Ｖｃより低いときにはローレベルの信号ＣＫ＿Ｎ１を出力する。電圧Ｖａが電圧Ｖｃとちょうど一致するとき、信号ＣＫ＿Ｎ１のレベルは不定となりうるが、ここでは、信号ＣＫ＿Ｎ１のレベルはハイレベルになるものとする。
選択回路１５は、入力端子１５ａ、入力端子１５ｂ及び出力端子１５ｃを有する２入力のマルチプレクサにて構成される。選択回路１５は図１の選択回路３に相当し、入力端子１５ａ、入力端子１５ｂ、出力端子１５ｃは、夫々、図１の入力端子３ａ、入力端子３ｂ、出力端子３ｃに相当する。入力端子１５ａは外部クロック入力端子ＥＸに接続される。このため、外部クロック入力端子ＥＸに外部クロックＣＫ＿ＥＸが供給されているときには、入力端子１５ａに外部クロックＣＫ＿ＥＸが入力されることになる。入力端子１５ｂには比較器１３の出力信号ＣＫ＿Ｐ１が入力される。比較器１３の出力信号ＣＫ＿Ｐ１は内部クロックに相当する。クロック選択信号ＳＥＬが“１”の値を持つとき、選択回路１５は、入力端子１５ａに加わる信号を選択して出力端子１５ｃから出力する、即ち、入力端子ＥＸを介して入力端子１５ａに供給される外部クロックＣＫ＿ＥＸを出力端子１５ｃから出力する。一方、クロック選択信号ＳＥＬが“０”の値を持つとき、選択回路１５は、入力端子１５ｂに加わる信号を選択して出力端子１５ｃから出力する、即ち、信号ＣＫ＿Ｐ１として表現される内部クロックを出力端子１５ｃから出力する。クロック選択信号ＳＥＬがどのような条件下で“０”の値を持つのか、“１”の値を持つのかについては上述した通りである。
１ショットパルス回路１６は選択回路１５の出力信号ＣＫ＿Ｐ１’に基づく信号ＣＫ＿Ｐ２を出力する。信号ＣＫ＿Ｐ２はローレベル及びハイレベルの何れかをとる二値信号であり、原則としてローレベルとなっている。図５（ａ）に示す如く、１ショットパルス回路１６は、選択回路１５の出力信号ＣＫ＿Ｐ１’にアップエッジが生じたとき、そのアップエッジタイミングから所定の微小時間Δｔ１だけハイレベルとなるパルス信号を信号ＣＫ＿Ｐ２に含める。このパルス信号の出力区間を除き、信号ＣＫ＿Ｐ２はローレベルに維持される。微小時間Δｔ１は内部クロックの周期及び外部クロックＣＫ＿ＥＸの周期に対して十分に短い。
１ショットパルス回路１７は比較器１４の出力信号ＣＫ＿Ｎ１に基づく信号ＣＫ＿Ｎ２を出力する。信号ＣＫ＿Ｎ２はローレベル及びハイレベルの何れかをとる二値信号であり、原則としてローレベルとなっている。図５（ｂ）に示す如く、１ショットパルス回路１７は、比較器１４の出力信号ＣＫ＿Ｎ１にアップエッジが生じたとき、そのアップエッジタイミングから所定の微小時間Δｔ２だけハイレベルとなるパルス信号を信号ＣＫ＿Ｎ２に含める。このパルス信号の出力区間を除き、信号ＣＫ＿Ｎ２はローレベルに維持される。微小時間Δｔ２は内部クロックの周期及び外部クロックＣＫ＿ＥＸの周期に対して十分に短い。微小時間Δｔ１及びΔｔ２の長さは互いに同じであるが、互いに異なっていても構わない。
ＲＳ型フリップフロップ１８（以下、ＦＦ１８と称する）は、セット端子（Ｓ）、リセット端子（Ｒ）及び出力端子（Ｑ）を備え、セット端子、リセット端子に、夫々、信号ＣＫ＿Ｐ２、ＣＫ＿Ｎ２が入力される。ＦＦ１８の出力端子（Ｑ）からの出力信号１８Ｑが、クロック生成回路１の出力クロックＣＬＫに相当する。
信号ＣＫ＿Ｐ２、ＣＫ＿Ｎ２及び１８Ｑにおいて、ハイレベルに“１”の論理値が割り当てられ、ローレベルに“０”の論理値が割り当てられている。信号ＣＫ＿Ｐ２及びＣＫ＿Ｎ２の論理値が夫々“１”、“０”であるとき、ＦＦ１８は“１”の論理値をラッチし、ラッチした論理値“１”に対応して出力信号１８Ｑをハイレベルとする。信号ＣＫ＿Ｐ２及びＣＫ＿Ｎ２の論理値が夫々“０”、“１”であるとき、ＦＦ１８は“０”の論理値をラッチし、ラッチした論理値 “０”に対応して出力信号１８Ｑをローレベルとする。信号ＣＫ＿Ｐ２及びＣＫ＿Ｎ２の論理値が共に“０”であるとき、ＦＦ１８はラッチしている論理値に対応したレベルを出力信号１８Ｑのレベルとする。実際の動作では、信号ＣＫ＿Ｐ２のアップエッジと信号ＣＫ＿Ｎ２のアップエッジが交互に生じ、出力クロックＣＬＫのアップエッジは信号ＣＫ＿Ｐ２のアップエッジに同期して生じ、出力クロックＣＬＫのダウンエッジは信号ＣＫ＿Ｎ２のアップエッジに同期して生じることになる。
スイッチＳＷ１及びＳＷ２は信号ＣＫ＿Ｐ２に応じてオン、オフが制御される。具体的には、信号ＣＫ＿Ｐ２がハイレベルであるときスイッチＳＷ１及びＳＷ２はオン状態とされ、信号ＣＫ＿Ｐ２がローレベルであるときスイッチＳＷ１及びＳＷ２はオフ状態とされる。スイッチＳＷ３は信号ＣＫ＿Ｎ２に応じてオン、オフが制御される。具体的には、信号ＣＫ＿Ｎ２がハイレベルであるときスイッチＳＷ３はオン状態とされ、信号ＣＫ＿Ｎ２がローレベルであるときスイッチＳＷ３はオフ状態とされる。
本実施形態において上述した事項を、便宜上、基本実施例と称する。上述の構成及び動作を基本とするクロック生成回路１の動作例や応用例などを、以下の複数の実施例の中で説明する。基本実施例にて述べた事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用され、各実施例において、基本実施例で述べた事項と矛盾する事項については各実施例での記載が優先される。矛盾無き限り、以下に述べる複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。
＜＜第１実施例＞＞
第１実施例を説明する。第１実施例では、図６に示す如く、外部クロックＣＫ＿ＥＸが入力端子ＥＸに入力されていて選択信号ＳＥＬが“１”であることを想定する。また、コンデンサＣ１、Ｃ２及びＣ３の静電容量値が互いに等しく且つ定電流Ｉ２の値が定電流Ｉ１の値の１／２倍であることを想定する。この場合、固定デューティは５０％に設定されることになる（その理由は後述の説明から明らかとなる）。
図７は、第１実施例の想定の下における信号波形図である。外部クロックＣＫ＿ＥＸの或る１周期に注目し、外部クロックＣＫ＿ＥＸのアップエッジタイミングを起点にして、クロック生成回路１の動作を説明する。図７において、実線による折れ線５１０ａ、破線による折れ線５１０ｂ、一点鎖線による折れ線５１０ｃは、夫々、電圧Ｖａ、Ｖｂ、Ｖｃの波形を示している。
タイミングＴＡ１にて、外部クロックＣＫ＿ＥＸにアップエッジ（即ちローレベルからハイレベルへの切り替わり）が生じると、それに同期して１ショットパルス回路１６により信号ＣＫ＿Ｐ２にパルス信号が発生して信号ＣＫ＿Ｐ２にアップエッジが生じ、更に信号ＣＫ＿Ｐ２のアップエッジに同期してＦＦ１８により出力クロックＣＬＫにもアップエッジが生じる（図７の丸で囲まれた番号１～３を参照）。
また、信号ＣＫ＿Ｐ２のアップエッジが生じる直前において、電圧Ｖａ及びＶｂの電圧値は正の所定の電圧値ＶＡＬＡとなっていて且つ電圧Ｖｃはゼロとなっており、故に信号ＣＫ＿Ｎ１はハイレベルであり、また信号ＣＫ＿Ｎ２はローレベルとなっている。電圧値ＶＡＬＡは外部クロックＣＫ＿ＥＸの周期と定電流Ｉ１の値などに依存して決まる。タイミングＴＡ１を起点にして、１ショットパルス回路１６の出力パルス信号により信号ＣＫ＿Ｐ２が微小時間Δｔ１（図５（ａ）参照）だけハイレベルとなるため、信号ＣＫ＿Ｐ２がハイレベルとなっている間だけスイッチＳＷ１及びＳＷ２がオン状態となり、結果、タイミングＴＡ１の直後において（実質的にタイミングＴＡ１において）、コンデンサＣ１の蓄積電荷がスイッチＳＷ１を介して放電されて電圧Ｖａはゼロへと低下し、コンデンサＣ２の蓄積電荷がスイッチＳＷ２を通じてコンデンサＣ２及びＣ３間で分配されて電圧Ｖｂ及びＶｃの電圧値は共に“ＶＡＬＡ／２”となる（図７の丸で囲まれた番号４を参照）。結果、比較器１４の動作により信号ＣＫ＿Ｎ１にダウンエッジが生じる。尚、このとき、信号ＣＫ＿Ｎ２はローレベルとなっているためスイッチＳＷ３はオフ状態である。
その後、タイミングＴＡ２にて、信号ＣＫ＿Ｐ２がローレベルに戻るとスイッチＳＷ１及びＳＷ２がターンオフするため、定電流Ｉ１によるコンデンサＣ１の充電を通じて電圧Ｖａが第１初期電圧であるゼロボルトから上昇開始し、且つ、定電流Ｉ２によるコンデンサＣ２の充電を通じて電圧Ｖｂが第２初期電圧である“ＶＡＬＡ／２”から上昇開始する（図７の丸で囲まれた番号５及び６を参照）。ここでは、“Ｉ２＝Ｉ１／２”を想定しているため、電圧Ｖｂの上昇の傾きは電圧Ｖａの上昇の傾きの１／２倍になる。尚、上記微小時間Δｔ１は十分に短いとして、信号ＣＫ＿Ｐ２がハイレベルとなっている区間における定電流Ｉ２によるコンデンサＣ２及びＣ３の充電は無視する。そうすると、タイミングＴＡ２以降において、コンデンサＣ３にて値“ＶＡＬＡ／２”を持つ電圧Ｖｃが保持される。この保持は後述のタイミングＴＡ３まで維持される。
タイミングＴＡ２の後、タイミングＴＡ３に至るまでは、“Ｖａ＜Ｖｃ”となっていて信号ＣＫ＿Ｎ１はローレベルである。タイミングＴＡ２を起点とする電圧Ｖａの上昇により、タイミングＴＡ３にて、電圧Ｖａの値がコンデンサＣ３にて保持された電圧値“ＶＡＬＡ／２”に達して、比較器１４の動作により信号ＣＫ＿Ｎ１にアップエッジが生じる（図７の丸で囲まれた番号７及び８を参照）。信号ＣＫ＿Ｎ１のアップエッジに同期して１ショットパルス回路１７により信号ＣＫ＿Ｎ２にパルス信号が発生して信号ＣＫ＿Ｎ２にアップエッジが生じ、信号ＣＫ＿Ｎ２のアップエッジに同期してＦＦ１８のラッチがリセットされて出力クロックＣＬＫにダウンエッジが生じる（図７の丸で囲まれた番号９及び１０を参照）。また、ハイレベルの信号ＣＫ＿Ｎ２を受けてスイッチＳＷ３がターンオンされるので、コンデンサＣ３の蓄積電荷がスイッチＳＷ３を介して放電され、電圧Ｖｃはゼロに低下する（図７の丸で囲まれた番号１１を参照）。その後、タイミングＴＡ４にて、信号ＣＫ＿Ｎ２がローレベルに戻ってスイッチＳＷ３がターンオフする。
タイミングＴＡ４の後、タイミングＴＡ５に至る。タイミングＴＡ１及びＴＡ５間の長さは外部クロックＣＫ＿ＥＸの周期と一致し、タイミングＴＡ５にて、再度、外部クロックＣＫ＿ＥＸにアップエッジが生じる。タイミングＴＡ１より後であって且つタイミングＴＡ５より前のタイミングにおいて外部クロックＣＫ＿ＥＸにダウンエッジが生じるが、そのダウンエッジタイミングはクロック生成回路１の動作に影響を与えない。タイミングＴＡ１から始まる外部クロックＣＫ＿ＥＸの１周期中の動作と、タイミングＴＡ５から始まる外部クロックＣＫ＿ＥＸの１周期中の動作は同じであり、以後、同様の動作が繰り返される。
図７では、図示の便宜上、タイミングＴＡ１及びＴＡ２間の時間差が相応の長さを持つように示されているが、タイミングＴＡ１及びＴＡ２間の時間差は外部クロックＣＫ＿ＥＸの周期に対して十分に短く、その時間差の存在を無視したならば（ここでは、そのように考える）、出力クロックＣＬＫがハイレベルである区間（即ち、タイミングＴＡ１及びＴＡ３間の区間）の長さと、出力クロックＣＬＫがローレベルである区間（即ち、タイミングＴＡ３及びＴＡ５間の区間）の長さは同じとなるため、出力クロックＣＬＫのデューティは５０％となる。上記時間差が無視できない程度に長い場合には、その時間差を考慮して、５０％の固定デューティが達成されるよう定電流Ｉ２の値を調整すれば良い。
尚、クロック生成回路１の起動直後では、電圧Ｖｂがゼロボルトから充電開始されることになるためスイッチＳＷ２のターンオン直前の電圧Ｖｂの値は“ＶＡＬＡ”にならないが、クロック生成回路１を或る程度動作させると、スイッチＳＷ２のターンオン直前の電圧Ｖｂの値は“ＶＡＬＡ”に収束することになる。図７を参照して上述した説明は、この収束後の動作に注目している。
＜＜第２実施例＞＞
第２実施例を説明する。第２実施例では、図８に示す如く、外部クロックＣＫ＿ＥＸが入力端子ＥＸに入力されておらず選択信号ＳＥＬが“０”であることを想定する。また、コンデンサＣ１、Ｃ２及びＣ３の静電容量値が互いに等しく且つ定電流Ｉ２の値が定電流Ｉ１の値の１／２倍であることを想定する。この場合、第１実施例と同様、固定デューティは５０％に設定されることになる。
図９は、第２実施例の想定の下における信号波形図である。外部クロックＣＫ＿ＥＸが入力されていないとき、内部クロックとしての信号ＣＫ＿Ｐ１に同期した出力クロックＣＬＫが生成されることになる。信号ＣＫ＿Ｐ１においてアップエッジが周期的に生じ、信号ＣＫ＿Ｐ１におけるアップエッジの発生間隔が内部クロックの周期に相当する。内部クロックの或る１周期に注目し、内部クロックのアップエッジタイミングを起点にして、クロック生成回路１の動作を説明する。図９において、実線による折れ線５２０ａ、破線による折れ線５２０ｂ、一点鎖線による折れ線５２０ｃは、夫々、電圧Ｖａ、Ｖｂ、Ｖｃの波形を示している。
タイミングＴＢ１から始まる内部クロックの１周期の直前の周期において、定電流Ｉ１によるコンデンサＣ１の充電を通じて電圧Ｖａが単調増加し、タイミングＴＢ１の前において “Ｖａ＜ＶＲＥＦ”を満たしていた電圧Ｖａが、タイミングＴＢ１にて基準電圧ＶＲＥＦに達する（図９の丸で囲まれた番号０を参照）。ここでは、基準電圧ＶＲＥＦの値を“ＶＡＬＢ”にて表す。そうすると、タイミングＴＢ１において、比較器１３の動作により信号ＣＫ＿Ｐ１にアップエッジが生じる（図９の丸で囲まれた番号１を参照）。信号ＣＫ＿Ｐ１にアップエッジが生じると、それに同期して１ショットパルス回路１６により信号ＣＫ＿Ｐ２にパルス信号が発生して信号ＣＫ＿Ｐ２にアップエッジが生じ、更に信号ＣＫ＿Ｐ２のアップエッジに同期してＦＦ１８により出力クロックＣＬＫにもアップエッジが生じる（図９の丸で囲まれた番号２及び３を参照）。
また、信号ＣＫ＿Ｐ２のアップエッジが生じる直前において、電圧Ｖａ及びＶｂの電圧値は正の電圧値ＶＡＬＢと一致していて且つ電圧Ｖｃはゼロとなっており、故に信号ＣＫ＿Ｎ１はハイレベルであり、また信号ＣＫ＿Ｎ２はローレベルとなっている。タイミングＴＢ１を起点にして、１ショットパルス回路１６の出力パルス信号により信号ＣＫ＿Ｐ２が微小時間Δｔ１（図５（ａ）参照）だけハイレベルとなるため、信号ＣＫ＿Ｐ２がハイレベルとなっている間だけスイッチＳＷ１及びＳＷ２がオン状態となり、結果、タイミングＴＢ１の直後において（実質的にタイミングＴＢ１において）、コンデンサＣ１の蓄積電荷がスイッチＳＷ１を介して放電されて電圧Ｖａはゼロへと低下し、コンデンサＣ２の蓄積電荷がスイッチＳＷ２を通じてコンデンサＣ２及びＣ３間で分配されて電圧Ｖｂ及びＶｃの電圧値は共に“ＶＡＬＢ／２”となる（図９の丸で囲まれた番号４を参照）。結果、比較器１４の動作により信号ＣＫ＿Ｎ１にダウンエッジが生じ、また信号ＣＫ＿Ｐ１はローレベルに戻される。尚、このとき、信号ＣＫ＿Ｎ２はローレベルとなっているためスイッチＳＷ３はオフ状態である。
その後、タイミングＴＢ２にて、信号ＣＫ＿Ｐ２がローレベルに戻るとスイッチＳＷ１及びＳＷ２がターンオフするため、定電流Ｉ１によるコンデンサＣ１の充電を通じて電圧Ｖａが第１初期電圧であるゼロボルトから上昇開始し、且つ、定電流Ｉ２によるコンデンサＣ２の充電を通じて電圧Ｖｂが第２初期電圧である“ＶＡＬＢ／２”から上昇開始する（図９の丸で囲まれた番号５及び６を参照）。ここでは、“Ｉ２＝Ｉ１／２”を想定しているため、電圧Ｖｂの上昇の傾きは電圧Ｖａの上昇の傾きの１／２倍になる。尚、上記微小時間Δｔ１は十分に短いとして、信号ＣＫ＿Ｐ２がハイレベルとなっている区間における定電流Ｉ２によるコンデンサＣ２及びＣ３の充電は無視する。そうすると、タイミングＴＢ２以降において、コンデンサＣ３にて値“ＶＡＬＢ／２”を持つ電圧Ｖｃが保持される。この保持は後述のタイミングＴＢ３まで維持される。
タイミングＴＢ２の後、タイミングＴＢ３に至るまでは、“Ｖａ＜Ｖｃ”となっていて信号ＣＫ＿Ｎ１はローレベルである。タイミングＴＢ２を起点とする電圧Ｖａの上昇により、タイミングＴＢ３にて、電圧Ｖａの値がコンデンサＣ３にて保持された電圧値“ＶＡＬＢ／２”に達して、比較器１４の動作により信号ＣＫ＿Ｎ１にアップエッジが生じる（図９の丸で囲まれた番号７及び８を参照）。信号ＣＫ＿Ｎ１のアップエッジに同期して１ショットパルス回路１７により信号ＣＫ＿Ｎ２にパルス信号が発生して信号ＣＫ＿Ｎ２にアップエッジが生じ、信号ＣＫ＿Ｎ２のアップエッジに同期してＦＦ１８のラッチがリセットされて出力クロックＣＬＫにダウンエッジが生じる（図９の丸で囲まれた番号９及び１０を参照）。また、ハイレベルの信号ＣＫ＿Ｎ２を受けてスイッチＳＷ３がターンオンされるので、コンデンサＣ３の蓄積電荷がスイッチＳＷ３を介して放電され、電圧Ｖｃはゼロに低下する（図９の丸で囲まれた番号１１を参照）。その後、タイミングＴＢ４にて、信号ＣＫ＿Ｎ２がローレベルに戻ってスイッチＳＷ３がターンオフする。
タイミングＴＢ４の後、タイミングＴＢ５に至る。タイミングＴＢ１及びＴＢ５間の長さは内部クロックの周期と一致し、タイミングＴＢ５にて、再度、内部クロック（即ち信号ＣＫ＿Ｐ１）にアップエッジが生じる。タイミングＴＢ１から始まる内部クロックの１周期中の動作と、タイミングＴＢ５から始まる内部クロックの１周期中の動作は同じであり、以後、同様の動作が繰り返される。
図９では、図示の便宜上、タイミングＴＢ１及びＴＢ２間の時間差が相応の長さを持つように示されているが、タイミングＴＢ１及びＴＢ２間の時間差は内部クロックの周期に対して十分に短く、その時間差の存在を無視したならば（ここでは、そのように考える）、出力クロックＣＬＫがハイレベルである区間（即ち、タイミングＴＢ１及びＴＢ３間の区間）の長さと、出力クロックＣＬＫがローレベルである区間（即ち、タイミングＴＢ３及びＴＢ５間の区間）の長さは同じとなるため、出力クロックＣＬＫのデューティは５０％となる。上記時間差が無視できない程度に長い場合には、その時間差を考慮して、５０％の固定デューティが達成されるよう定電流Ｉ２の値を調整すれば良い。
尚、クロック生成回路１の起動直後では、電圧Ｖｂがゼロボルトから充電開始されることになるためスイッチＳＷ２のターンオン直前の電圧Ｖｂの値は“ＶＡＬＢ”にならないが、クロック生成回路１を或る程度動作させると、スイッチＳＷ２のターンオン直前の電圧Ｖｂの値は“ＶＡＬＢ”に収束することになる。図９を参照して上述した説明は、この収束後の動作に注目している。
＜＜第３実施例＞＞
第３実施例を説明する。第３実施例では、図１０に示す如く、外部クロックＣＫ＿ＥＸが入力端子ＥＸに入力されていて選択信号ＳＥＬが“１”であることを想定する。また、コンデンサＣ１、Ｃ２及びＣ３の静電容量値が互いに等しく且つ定電流Ｉ２の値が定電流Ｉ１の値の１／３倍であることを想定する。この場合、固定デューティは１／３（約３３％）に設定されることになる。
図１１は、第３実施例の想定の下における信号波形図である。外部クロックＣＫ＿ＥＸの或る１周期に注目し、外部クロックＣＫ＿ＥＸのアップエッジタイミングを起点にして、クロック生成回路１の動作を説明する。図１１において、実線による折れ線５３０ａ、破線による折れ線５３０ｂ、一点鎖線による折れ線５３０ｃは、夫々、電圧Ｖａ、Ｖｂ、Ｖｃの波形を示している。
タイミングＴＣ１にて、外部クロックＣＫ＿ＥＸにアップエッジ（即ちローレベルからハイレベルへの切り替わり）が生じると、それに同期して１ショットパルス回路１６により信号ＣＫ＿Ｐ２にパルス信号が発生して信号ＣＫ＿Ｐ２にアップエッジが生じ、更に信号ＣＫ＿Ｐ２のアップエッジに同期してＦＦ１８により出力クロックＣＬＫにもアップエッジが生じる（図１１の丸で囲まれた番号１～３を参照）。
また、信号ＣＫ＿Ｐ２のアップエッジが生じる直前において、電圧Ｖａの電圧値は正の所定の電圧値ＶＡＬＣとなっていると共に電圧Ｖｂの電圧値は“ＶＡＬＣ×２／３”且つ電圧Ｖｃはゼロとなっており、故に信号ＣＫ＿Ｎ１はハイレベルであり、また信号ＣＫ＿Ｎ２はローレベルとなっている。電圧値ＶＡＬＣは外部クロックＣＫ＿ＥＸの周期と定電流Ｉ１の値などに依存して決まる。タイミングＴＣ１を起点にして、１ショットパルス回路１６の出力パルス信号により信号ＣＫ＿Ｐ２が微小時間Δｔ１（図５（ａ）参照）だけハイレベルとなるため、信号ＣＫ＿Ｐ２がハイレベルとなっている間だけスイッチＳＷ１及びＳＷ２がオン状態となり、結果、タイミングＴＣ１の直後において（実質的にタイミングＴＣ１において）、コンデンサＣ１の蓄積電荷がスイッチＳＷ１を介して放電されて電圧Ｖａはゼロへと低下し、コンデンサＣ２の蓄積電荷がスイッチＳＷ２を通じてコンデンサＣ２及びＣ３間で分配されて電圧Ｖｂ及びＶｃの電圧値は共に“ＶＡＬＣ／３”となる（図１１の丸で囲まれた番号４を参照）。結果、比較器１４の動作により信号ＣＫ＿Ｎ１にダウンエッジが生じる。尚、このとき、信号ＣＫ＿Ｎ２はローレベルとなっているためスイッチＳＷ３はオフ状態である。
その後、タイミングＴＣ２にて、信号ＣＫ＿Ｐ２がローレベルに戻るとスイッチＳＷ１及びＳＷ２がターンオフするため、定電流Ｉ１によるコンデンサＣ１の充電を通じて電圧Ｖａが第１初期電圧であるゼロボルトから上昇開始し、且つ、定電流Ｉ２によるコンデンサＣ２の充電を通じて電圧Ｖｂが第２初期電圧である“ＶＡＬＣ／３”から上昇開始する（図１１の丸で囲まれた番号５及び６を参照）。ここでは、“Ｉ２＝Ｉ１／３”を想定しているため、電圧Ｖｂの上昇の傾きは電圧Ｖａの上昇の傾きの１／３倍になる。尚、上記微小時間Δｔ１は十分に短いとして、信号ＣＫ＿Ｐ２がハイレベルとなっている区間における定電流Ｉ２によるコンデンサＣ２及びＣ３の充電は無視する。そうすると、タイミングＴＣ２以降において、コンデンサＣ３にて値“ＶＡＬＣ／３”を持つ電圧Ｖｃが保持される。この保持は後述のタイミングＴＣ３まで維持される。
タイミングＴＣ２の後、タイミングＴＣ３に至るまでは、“Ｖａ＜Ｖｃ”となっていて信号ＣＫ＿Ｎ１はローレベルである。タイミングＴＣ２を起点とする電圧Ｖａの上昇により、タイミングＴＣ３にて、電圧Ｖａの値がコンデンサＣ３にて保持された電圧値“ＶＡＬＣ／３”に達して、比較器１４の動作により信号ＣＫ＿Ｎ１にアップエッジが生じる（図１１の丸で囲まれた番号７及び８を参照）。信号ＣＫ＿Ｎ１のアップエッジに同期して１ショットパルス回路１７により信号ＣＫ＿Ｎ２にパルス信号が発生して信号ＣＫ＿Ｎ２にアップエッジが生じ、信号ＣＫ＿Ｎ２のアップエッジに同期してＦＦ１８のラッチがリセットされて出力クロックＣＬＫにダウンエッジが生じる（図１１の丸で囲まれた番号９及び１０を参照）。また、ハイレベルの信号ＣＫ＿Ｎ２を受けてスイッチＳＷ３がターンオンされるので、コンデンサＣ３の蓄積電荷がスイッチＳＷ３を介して放電され、電圧Ｖｃはゼロに低下する（図１１の丸で囲まれた番号１１を参照）。その後、タイミングＴＣ４にて、信号ＣＫ＿Ｎ２がローレベルに戻ってスイッチＳＷ３がターンオフする。
タイミングＴＣ４の後、タイミングＴＣ５に至る。タイミングＴＣ１及びＴＣ５間の長さは外部クロックＣＫ＿ＥＸの周期と一致し、タイミングＴＣ５にて、再度、外部クロックＣＫ＿ＥＸにアップエッジが生じる。タイミングＴＣ１より後であって且つタイミングＴＣ５より前のタイミングにおいて外部クロックＣＫ＿ＥＸにダウンエッジが生じるが、そのダウンエッジタイミングはクロック生成回路１の動作に影響を与えない。タイミングＴＣ１から始まる外部クロックＣＫ＿ＥＸの１周期中の動作と、タイミングＴＣ５から始まる外部クロックＣＫ＿ＥＸの１周期中の動作は同じであり、以後、同様の動作が繰り返される。
図１１では、図示の便宜上、タイミングＴＣ１及びＴＣ２間の時間差が相応の長さを持つように示されているが、タイミングＴＣ１及びＴＣ２間の時間差は外部クロックＣＫ＿ＥＸの周期に対して十分に短く、その時間差の存在を無視したならば（ここでは、そのように考える）、出力クロックＣＬＫがハイレベルである区間（即ち、タイミングＴＣ１及びＴＣ３間の区間）の長さと、出力クロックＣＬＫがローレベルである区間（即ち、タイミングＴＣ３及びＴＣ５間の区間）の長さとの比は、１：２となるため、出力クロックＣＬＫのデューティは１／３となる。上記時間差が無視できない程度に長い場合には、その時間差を考慮して、１／３の固定デューティが達成されるよう定電流Ｉ２の値を調整すれば良い。
尚、クロック生成回路１の起動直後では、電圧Ｖｂがゼロボルトから充電開始されることになるためスイッチＳＷ２のターンオン直前の電圧Ｖｂの値は“ＶＡＬＣ×２／３”にならないが、クロック生成回路１を或る程度動作させると、スイッチＳＷ２のターンオン直前の電圧Ｖｂの値は“ＶＡＬＣ×２／３”に収束することになる。図１１を参照して上述した説明は、この収束後の動作に注目している。
＜＜第４実施例＞＞
第４実施例を説明する。上述の第１実施例及び第３実施例間では定電流Ｉ１及びＩ２間の値の比が異なり、その比を変化させることで固定デューティを変化させることができる。同様に、第２実施例において、定電流Ｉ１及びＩ２間の比を調整することで、固定デューティを所望の値に設定することができる。
拡張して考えると以下のことがいえる。定電流Ｉ１の値ＶＡＬＩ１と定電流Ｉ２の値ＶＡＬＩ２との間に下記式（１）に示される比例関係を持たせ、比例係数ｋＩを調整することで固定デューティを所望の値に設定することができる（第１実施例から見た第３実施例への変形を参照）。
ＶＡＬＩ１＝ｋＩ×ＶＡＬＩ２ ・・・（１）
また、コンデンサＣ１の静電容量値ＶＡＬＣ１と、コンデンサＣ２の静電容量値ＶＡＬＣ２と、コンデンサＣ３の静電容量値ＶＡＬＣ３との間に下記式（２）に示される比例関係を持たせ、比例係数ｋＣ１及びｋＣ２を調整することでも固定デューティを所望の値に設定することができる。
ＶＡＬＣ１＝ｋＣ２×ＶＡＬＣ２＝ｋＣ３×ＶＡＬＣ３ ・・・（２）
比例係数ｋＣ２及びｋＣ３は、夫々に１であって良いが、１以外でもあり得る。比例係数ｋＣ２及びｋＣ３は互いに一致し得るし、互いに不一致であり得る。第１～第３実施例では、比例係数ｋＩが１以外となっているが、比例係数ｋＣ２及びｋＣ３の値によっては比例係数ｋＩは１であり得る。例えば、“ｋＣ２＝ｋＣ３＝２”であるときに固定デューティを５０％に設定するには、“ｋＩ＝１”とすれば良い。
＜＜第５実施例＞＞
第５実施例を説明する。クロック生成回路１を用いて任意のスイッチング電源装置を構成することができる。即ち例えば、図１２に示すようなスイッチング電源装置１００を構成しても良い。スイッチング電源装置１００は、入力電圧ＶＩＮから２チャンネル分の出力電圧ＶＯＵＴ１及びＶＯＵＴ２を生成するマルチチャネル出力型の電源装置である。入力電圧ＶＩＮ並びに出力電圧ＶＯＵＴ１及びＶＯＵＴ２は所定の正の直流電圧である（ここでは“ＶＩＮ＞ＶＯＵＴ１”且つ“ＶＩＮ＞ＶＯＵＴ２”）。出力電圧ＶＯＵＴ１及びＶＯＵＴ２の値の一致、不一致は問わない。
スイッチング電源装置１００は、第１チャネル用の回路と、第２チャネル用の回路と、クロック生成回路１であるクロック生成回路１０１を備える。第１チャネル用の回路は、出力段回路１１０、ドライバ１１１、ＰＷＭ制御部１１２、コイル１１３、コンデンサ１１４及び分圧回路１１５を備える。第２チャネル用の回路は、出力段回路１２０、ドライバ１２１、ＰＷＭ制御部１２２、コイル１２３、コンデンサ１２４及び分圧回路１２５を備える。“ＰＷＭ”はパルス幅変調の略称である。出力段回路１１０及び１２０の夫々は、互いに直列接続されたハイサイドトランジスタ及びローサイドトランジスタから成るハーフブリッジ回路を含み、ハイサイドトランジスタを高電圧側にローサイドトランジスタを低電圧側に配置した状態で当該ハーフブリッジ回路に入力電圧ＶＩＮが印加される。出力段回路１１０におけるハイサイドトランジスタ及びローサイドトランジスタは夫々トランジスタ１１０Ｈ及び１１０Ｌであり、出力段回路１２０におけるハイサイドトランジスタ及びローサイドトランジスタは夫々トランジスタ１２０Ｈ及び１２０Ｌである。出力段回路１１０及び１２０において各トランジスタはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field effect transistor)などで構成される。
第１チャネル用の回路の動作を説明する。ＰＷＭ制御部１１２は、出力電圧ＶＯＵＴ１を分圧回路１１５にて分圧することで得た帰還電圧ＶＦＢ１に基づき、出力電圧ＶＯＵＴ１を所望の目標電圧にて安定化させるためのＰＷＭ信号ＳＰＷＭ１を生成する。ＰＷＭ信号ＳＰＷＭ１により、トランジスタ１１０Ｈをオン状態とするオン区間、トランジスタ１１０Ｈをオフ状態とするオフ区間が指定される。ここでは、ＰＷＭ信号ＳＰＷＭ１がハイレベルである区間がトランジスタ１１０Ｈのオン区間に相当し、ＰＷＭ信号ＳＰＷＭ１がローレベルである区間がトランジスタ１１０Ｈのオフ区間に相当するものとする。貫通電流の発生を抑止するためのデッドタイムの存在を無視すれば、トランジスタ１１０Ｈがオン状態とされるとき、トランジスタ１１０Ｌはオフ状態とされ、トランジスタ１１０Ｈがオフ状態とされるとき、トランジスタ１１０Ｌはオン状態とされる。ドライバ１１１は、ＰＷＭ信号ＳＰＷＭ１に従ってトランジスタ１１０Ｈ及び１１０Ｌを交互にオン、オフすることで入力電圧ＶＩＮをスイッチングする。出力段回路１１０を用いたスイッチングにより得られる矩形波状のスイッチング電圧（即ち、入力電圧ＶＩＮをＰＷＭ信号ＳＰＷＭ１にてパルス幅変調した信号）が、トランジスタ１１０Ｈ及び１１０Ｌ間の接続ノードに現れる。このスイッチング電圧がコイル１１３及びコンデンサ１１４から成る整流平滑回路にて整流及び平滑化されることで出力電圧ＶＯＵＴ１が得られる。
第２チャネル用の回路の動作を説明する。ＰＷＭ制御部１２２は、出力電圧ＶＯＵＴ２を分圧回路１２５にて分圧することで得た帰還電圧ＶＦＢ２に基づき、出力電圧ＶＯＵＴ２を所望の目標電圧にて安定化させるためのＰＷＭ信号ＳＰＷＭ２を生成する。ＰＷＭ信号ＳＰＷＭ２により、トランジスタ１２０Ｈをオン状態とするオン区間、トランジスタ１２０Ｈをオフ状態とするオフ区間が指定される。ここでは、ＰＷＭ信号ＳＰＷＭ２がハイレベルである区間がトランジスタ１２０Ｈのオン区間に相当し、ＰＷＭ信号ＳＰＷＭ２がローレベルである区間がトランジスタ１２０Ｈのオフ区間に相当するものとする。貫通電流の発生を抑止するためのデッドタイムの存在を無視すれば、トランジスタ１２０Ｈがオン状態とされるとき、トランジスタ１２０Ｌはオフ状態とされ、トランジスタ１２０Ｈがオフ状態とされるとき、トランジスタ１２０Ｌはオン状態とされる。ドライバ１２１は、ＰＷＭ信号ＳＰＷＭ２に従ってトランジスタ１２０Ｈ及び１２０Ｌを交互にオン、オフすることで入力電圧ＶＩＮをスイッチングする。出力段回路１２０を用いたスイッチングにより得られる矩形波状のスイッチング電圧（即ち、入力電圧ＶＩＮをＰＷＭ信号ＳＰＷＭ２にてパルス幅変調した信号）が、トランジスタ１２０Ｈ及び１２０Ｌ間の接続ノードに現れる。このスイッチング電圧がコイル１２３及びコンデンサ１２４から成る整流平滑回路にて整流及び平滑化されることで出力電圧ＶＯＵＴ２が得られる。
ＰＷＭ制御部１１２及び１２２にはクロック生成回路１０１の出力クロックＣＬＫが供給され、ＰＷＭ制御部１１２及び１２２の夫々は、出力クロックＣＬＫの周波数と同じ周波数のＰＷＭ信号を生成する（即ち、各チャネルにおいて、出力クロックＣＬＫの周波数にて入力電圧ＶＩＮにパルス幅変調を施す）。但し、この際、ＰＷＭ制御部１１２及び１２２はＰＷＭ信号ＳＰＷＭ１及びＳＰＷＭ２間の位相がずれるようにＰＷＭ信号ＳＰＷＭ１及びＳＰＷＭ２を生成する。
より具体的には例えば、図１３に示す如く、５０％の固定デューティを持つ出力クロックＣＬＫが生成されるようクロック生成回路１０１を構成しておき、出力クロックＣＬＫのアップエッジにてＰＷＭ信号ＳＰＷＭ１のアップエッジが生じるように（即ちトランジスタ１１０Ｈのオン区間が開始されるように）、且つ、出力クロックＣＬＫのダウンエッジにてＰＷＭ信号ＳＰＷＭ２のアップエッジが生じるように（即ちトランジスタ１２０Ｈのオン区間が開始されるように）ＰＷＭ制御部１１２及び１２２を構成しておく。これにより、ＰＷＭ信号ＳＰＷＭ１及びＳＰＷＭ２の位相が互いに１８０°ずれることになる（即ち、互いに位相が１８０°ずれた状態で出力段回路１１０及び１２０がＰＷＭ駆動されることになる）。ＰＷＭ信号ＳＰＷＭ１、ＳＰＷＭ２がハイレベルとなる区間の長さは、夫々、帰還電圧ＶＦＢ１、ＶＦＢ２に基づいて制御される。
出力段回路１１０及び１２０のＰＷＭ駆動における位相を互いに１８０°ずらすことで、チャネル間の相互干渉の低減が図られる。即ち例えば、スイッチング電源装置１の全体から生じるノイズのピーク値の低減や、入力電圧ＶＩＮのリプル低減などの効果を享受することができる。この際、本発明に係るクロック生成回路を用いるようにすることで、入力される外部クロックＣＫ＿ＥＸのデューティの如何によらず、また外部クロックＣＫ＿ＥＸが非入力であったとしても、上記効果を得ることが可能となる。
＜＜第６実施例＞＞
第６実施例を説明する。本発明に係るクロック生成回路１を用いてマルチフェーズＤＣ／ＤＣコンバータを構成することもできる。図１４に、マルチフェーズＤＣ／ＤＣコンバータとしてのスイッチング電源装置１５０の構成を示す。スイッチング電源装置１５０は、入力電圧ＶＩＮを降圧することで出力電圧ＶＯＵＴを生成する。入力電圧ＶＩＮ及び出力電圧ＶＯＵＴは所定の正の直流電圧である（但し“ＶＩＮ＞ＶＯＵＴ”）。
スイッチング電源装置１５０は、第１フェーズ用の回路と、第２フェーズ用の回路と、それらの回路にＰＷＭ信号を供給するＰＷＭ制御部１５２と、クロック生成回路１であるクロック生成回路１０１と、コイル１６１及び１６２と、コンデンサ１６３と、分圧回路１６４と、を備える。第１フェーズ用の回路は出力段回路１１０及びドライバ１１１から成り、第２フェーズ用の回路は出力段回路１２０及びドライバ１２１から成る。出力段回路１１０及び１２０の構成は第５実施例で示したものと同じである。但し、スイッチング電源装置１５０においては、出力段回路１１０中のトランジスタ１１０Ｈ及び１１０Ｌ間の接続ノードはコイル１６１を介し、出力電圧ＶＯＵＴが加わるライン１６５に接続され、出力段回路１２０中のトランジスタ１２０Ｈ及び１２０Ｌ間の接続ノードはコイル１６２を介してライン１６５に接続されるものとする。ライン１６５はコンデンサ１６３を介してグランドに接続される。
ＰＷＭ制御部１５２は、出力電圧ＶＯＵＴを分圧回路１６４にて分圧することで得た帰還電圧ＶＦＢに基づき、出力電圧ＶＯＵＴを所望の目標電圧にて安定化させるためのＰＷＭ信号ＳＰＷＭ１及びＳＰＷＭ２を生成する。ＰＷＭ信号ＳＰＷＭ１及びＳＰＷＭ２の意義は第５実施例にて示した通りであり、ＰＷＭ信号ＳＰＷＭ１に基づくドライバ１１１及び出力段回路１１０の動作並びにＰＷＭ信号ＳＰＷＭ２に基づくドライバ１２１及び出力段回路１２０の動作も第５実施例にて示した通りである。故に、ＰＷＭ信号ＳＰＷＭ１に基づく出力段回路１１０を用いたスイッチングによりトランジスタ１１０Ｈ及び１１０Ｌ間の接続ノードに矩形波状のスイッチング電圧（即ち、入力電圧ＶＩＮをＰＷＭ信号ＳＰＷＭ１にてパルス幅変調した信号）が現れ、ＰＷＭ信号ＳＰＷＭ２に基づく出力段回路１２０を用いたスイッチングによりトランジスタ１２０Ｈ及び１２０Ｌ間の接続ノードに矩形波状のスイッチング電圧（即ち、入力電圧ＶＩＮをＰＷＭ信号ＳＰＷＭ２にてパルス幅変調した信号）が現れる。これらのスイッチング電圧が、コイル１６１、コイル１６２及びコンデンサ１６３から成る整流平滑回路にて整流及び平滑化されることで出力電圧ＶＯＵＴが得られる。
ＰＷＭ制御部１５２にはクロック生成回路１０１の出力クロックＣＬＫが供給され、出力クロックＣＬＫの周波数と同じ周波数のＰＷＭ信号ＳＰＷＭ１及びＳＰＷＭ２を生成する。但し、この際、ＰＷＭ制御部１５２はＰＷＭ信号ＳＰＷＭ１及びＳＰＷＭ２間の位相がずれるようにＰＷＭ信号ＳＰＷＭ１及びＳＰＷＭ２を生成する。
より具体的には例えば、第５実施例と同様に（図１３参照）、５０％の固定デューティを持つ出力クロックＣＬＫが生成されるようクロック生成回路１０１を構成しておき、出力クロックＣＬＫのアップエッジにてＰＷＭ信号ＳＰＷＭ１のアップエッジが生じるように（即ちトランジスタ１１０Ｈのオン区間が開始されるように）、且つ、出力クロックＣＬＫのダウンエッジにてＰＷＭ信号ＳＰＷＭ２のアップエッジが生じるように（即ちトランジスタ１２０Ｈのオン区間が開始されるように）ＰＷＭ制御部１５２を構成しておく。これにより、ＰＷＭ信号ＳＰＷＭ１及びＳＰＷＭ２の位相が互いに１８０°ずれることになる（即ち、互いに位相が１８０°ずれた状態で出力段回路１１０及び１２０がＰＷＭ駆動されることになる）。ＰＷＭ信号ＳＰＷＭ１、ＳＰＷＭ２がハイレベルとなる区間の長さは帰還電圧ＶＦＢに基づいて制御される。
出力段回路１１０及び１２０のＰＷＭ駆動における位相を互いに１８０°ずらすことで、マルチフェーズ方式の採用による効果（引き出せる出力電流の増大や、出力電圧ＶＯＵＴのリプル低減など）を適正に享受することができる。この際、本発明に係るクロック生成回路を用いるようにすることで、入力される外部クロックＣＫ＿ＥＸのデューティの如何によらず、また外部クロックＣＫ＿ＥＸが非入力であったとしても、上記効果を得ることが可能となる。
＜＜第７実施例＞＞
第７実施例を説明する。図４のクロック生成回路１には、図１の固定デューティ生成部４に相当する回路が内包されている。即ち、図１５に示す如く、クロック生成回路１には、固定デューティ生成部４に相当する固定デューティ生成部４０が内包されており、固定デューティ生成部４０は、定電流回路１２と、コンデンサＣ２及びＣ３と、スイッチＳＷ２及びＳＷ３と、比較器１４と、１ショットパルス回路１７と、を備えていると考えることができる。
固定デューティ生成部４０とＦＦ１８の組を、複数組、クロック生成回路に設けておいても良い。図１６に、固定デューティ生成部４０とＦＦ１８の組を２組分設けたクロック生成回路１Ａの構成を示す。クロック生成回路１Ａは、定電流回路１１、コンデンサＣ１、スイッチＳＷ１、比較器１３、選択回路１５、１ショットパルス回路１６及び外部クロック入力端子ＥＸを含む共用回路部に加えて、固定デューティ生成部４０及びＦＦ１８の２組分有する。１組目の固定デューティ生成部４０及びＦＦ１８を特に固定デューティ生成部４０［１］及びＦＦ１８［１］と称し、２組目の固定デューティ生成部４０及びＦＦ１８を特に固定デューティ生成部４０［２］及びＦＦ１８［２］と称する。また、ＦＦ１８［１］、ＦＦ１８［２］からの出力クロックＣＬＫを特に夫々、記号“ＣＬＫ［１］”、“ＣＬＫ［２］”にて参照する。
共用回路部と固定デューティ生成部４０［１］及びＦＦ１８［１］との接続関係、並びに、共用回路部と固定デューティ生成部４０［１］及びＦＦ１８［１］を用いてＦＦ１８［１］から出力クロックＣＬＫ（ＣＬＫ［１］）を得る動作は、基本実施例及び第１～第４実施例にて示した通りであり、共用回路部と固定デューティ生成部４０［２］及びＦＦ１８［２］との接続関係、並びに、共用回路部と固定デューティ生成部４０［２］及びＦＦ１８［２］を用いてＦＦ１８［２］から出力クロックＣＬＫ（ＣＬＫ［２］）を得る動作も、基本実施例及び第１～第４実施例にて示した通りである。
従って例えば、共用回路部にて生成される電圧Ｖａは生成部４０［１］及び４０［２］の各比較器１４の非反転入力端子に共通して入力され、共用回路部にて生成される信号ＣＫ＿Ｐ２により生成部４０［１］及び４０［２］の各スイッチＳＷ２のオン、オフが共通して制御される。
そして、共用回路部にて生成される信号ＣＫ＿Ｐ２をＦＦ１８［１］及び１８［２］のセット端子に共通入力する。これにより、出力クロックＣＬＫ［１］及びＣＬＫ［２］のアップエッジタイミングは共通となる。
一方で、生成部４０［１］の１ショットパルス回路１７の出力信号ＣＫ＿Ｎ２をＦＦ１８［１］のリセット端子に入力し、且つ、生成部４０［２］の１ショットパルス回路１７の出力信号ＣＫ＿Ｎ２をＦＦ１８［２］のリセット端子に入力する。そして例えば、共用回路部のコンデンサＣ１の静電容量値、並びに、生成部４０［１］及び４０［２］のコンデンサＣ２及びＣ３の各静電容量値を全て同じに設定した上で、定電流Ｉ２の値を生成部４０［１］及び４０［２］間で異ならせれば、出力クロックＣＬＫ［１］及びＣＬＫ［２］のデューティが互いに異なるものとなる。勿論、第４実施例で示したように、定電流Ｉ２の値ではなく、コンデンサＣ２及びＣ３の静電容量値の調整を通じても、出力クロックＣＬＫ［１］及びＣＬＫ［２］のデューティを個別に所望のデューティに設定することができる。
図１７に、クロック生成回路１Ａに対し外部クロックＣＫ＿ＥＸが入力されているときにおける外部クロックＣＫ＿ＥＸと出力クロックＣＬＫ［１］及びＣＬＫ［２］との関係例を示す。出力クロックＣＬＫ［１］及びＣＬＫ［２］は外部クロックＣＫ＿ＥＸと同じ周波数を有するクロックであって、出力クロックＣＬＫ［１］及びＣＬＫ［２］のアップエッジタイミングは外部クロックＣＫ＿ＥＸのアップエッジタイミングと共通であるが、図１７の例において、出力クロックＣＬＫ［１］及びＣＬＫ［２］のデューティは、外部クロックＣＫ＿ＥＸのデューティに依存せず、夫々、“１／３”、“２／３”となっている。これを実現するためには、例えば、共用回路部のコンデンサＣ１の静電容量値、並びに、生成部４０［１］及び４０［２］のコンデンサＣ２及びＣ３の各静電容量値を全て同じに設定した上で、生成部４０［１］、４０［２］の定電流Ｉ２の値を、夫々、定電流Ｉ１の値の１／３倍、２／３倍に設定すれば良い。
クロック生成回路１Ａと第５実施例に示す方法を用いて、入力電圧ＶＩＮから３チャンネル分の出力電圧ＶＯＵＴ１～ＶＯＵＴ３を生成するマルチチャネル出力型のスイッチング電源装置を構成することができる。この場合、図１２のスイッチング電源装置１００に対して、第１チャネル用の回路と同一の構成を有する第３チャネル用の回路を追加し、出力クロックＣＬＫ［１］のアップエッジにて第１チャネル用の回路におけるハイサイドトランジスタのオン区間が開始されるように、且つ、出力クロックＣＬＫ［１］のダウンエッジにて第２チャネル用の回路におけるハイサイドトランジスタのオン区間が開始されるように、且つ、出力クロックＣＬＫ［２］のダウンエッジにて第３チャネル用の回路におけるハイサイドトランジスタのオン区間が開始されるようにすれば良い。これにより、第１～第３チャネルにおける出力段回路を互いに１２０°ずれた位相で駆動することができる（出力クロックＣＬＫ［１］、ＣＬＫ［２］のデューティが夫々“１／３”、“２／３”であることを想定）。但し、図４のクロック生成回路１を単純に２つ設けて同様の駆動を実現することも可能である。各チャネルにおいて、ハイサイドトランジスタのオン区間の長さは、対応する帰還電圧に基づいて制御される。
また、クロック生成回路に固定デューティ生成部４０及びＦＦ１８の組を３組以上設けることで、互いにデューティが異なる３以上の出力クロックを生成するようにしても良く、これをマルチチャネル出力型のスイッチング電源装置に適用すれば、４チャネル以上の出力段回路を互いに異なる位相で駆動して４チャネル以上の出力電圧を得ることも可能である。
クロック生成回路１Ａと第６実施例に示す方法を用いて、入力電圧ＶＩＮから３フェーズ分の出力を得るマルチフェーズＤＣ／ＤＣコンバータを構成しても良い。この場合、図１４のスイッチング電源装置１５０に対して、第１フェーズ用の回路と同一の構成を有する第３フェーズ用の回路を追加し、出力クロックＣＬＫ［１］のアップエッジにて第１フェーズ用の回路におけるハイサイドトランジスタのオン区間が開始されるように、且つ、出力クロックＣＬＫ［１］のダウンエッジにて第２フェーズ用の回路におけるハイサイドトランジスタのオン区間が開始されるように、且つ、出力クロックＣＬＫ［２］のダウンエッジにて第３フェーズ用の回路におけるハイサイドトランジスタのオン区間が開始されるようにすれば良い。これにより、第１～第３フェーズにおける出力段回路を互いに１２０°ずれた位相で駆動することができる（出力クロックＣＬＫ［１］、ＣＬＫ［２］のデューティが夫々“１／３”、“２／３”であることを想定）。但し、図４のクロック生成回路１を単純に２つ設けて同様の駆動を実現することも可能である。各チャネルにおいて、ハイサイドトランジスタのオン区間の長さは、出力電圧ＶＯＵＴに応じた帰還電圧ＶＦＢに基づいて制御される。
また、クロック生成回路に固定デューティ生成部４０及びＦＦ１８の組を３組以上設けることで、互いにデューティが異なる３以上の出力クロックを生成するようにしても良く、これをマルチフェーズＤＣ／ＤＣコンバータに適用すれば、互いに異なる位相で駆動される４以上の出力段回路から出力電圧（ＶＯＵＴ）を生成することが可能となる。
＜＜第８実施例＞＞
第８実施例を説明する。図１８（ａ）は、第８実施例に係るカーナビゲーション装置３００の外観図であり、図１８（ｂ）は、カーナビゲーション装置３００の概略構成ブロック図である。カーナビゲーション装置３００は、スイッチング電源装置３０１と、ＤＣ／ＤＣコンバータ３０２と、機能ブロック３０３と、を備える。スイッチング電源装置３０１として、図１２及び図１４のスイッチング電源装置１００及び１５０を含む上述の任意のスイッチング電源装置を用いることができる。スイッチング電源装置３０１の入力電圧は、カーナビゲーション装置３００が搭載される車両に設置されたバッテリから供給されて良い。ＤＣ／ＤＣコンバータ３０２は、スイッチング電源装置３０１の出力電圧を所望の電圧値を有する１以上の直流電圧に変換し、得られた直流電圧を機能ブロック３０３に供給する。機能ブロック３０３は、ＤＣ／ＤＣコンバータ３０２から供給される直流電圧に基づいて動作する。機能ブロック３０３は、カーナビゲーション装置３００の各機能を実現する複数の構成要素を含み、表示装置、スピーカ、マイクロプロセッサ等を含む。尚、スイッチング電源装置３０１の出力電圧が、直接、機能ブロック３０３に供給されることもあり得る。
車載用途では、ノイズに関する性能を満たすべく、スイッチング電源装置のスイッチング周波数が車両側から指定されることも多い。この指定は、外部クロックの供給により実現されるが、この際、外部クロックのデューティに依らず出力クロックのデューティを所望のデューティにすることが必要となる。本発明に係るクロック生成回路及びスイッチング電源装置は、このような要請に応える。
カーナビゲーション装置３００においては、ＤＣ／ＤＣコンバータ３０２と機能ブロック３０３とが、スイッチング電源装置３０１の負荷であると考えることができる。勿論、スイッチング電源装置３０１は、カーナビゲーション装置に限らず、任意の負荷を内包する任意の機器に搭載されて良い。例えば、スイッチング電源装置３０１を、モータを負荷とするモータドライバに適用しても良いし、ＬＥＤ（発光ダイオード）を負荷とするＬＥＤドライバに適用しても良い。
また、本発明に係るクロック生成回路の出力クロックを用いてＰＷＭ信号を生成するＰＷＭ出力回路を構成しても良い。図１２のＰＷＭ制御部１１２及び１２２並びに図１４のＰＷＭ制御部１５２はＰＷＭ出力回路に属すると考えることもできる。
＜＜第９実施例＞＞
第９実施例を説明する。
図１２及び図１４のスイッチング電源装置１００及び１５０を含む上述の任意のスイッチング電源装置を、半導体集積回路（以下、ＩＣと称する）を用いて形成することができる。当該半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置が構成される。この半導体装置の外観の例を図１９に示す。但し、スイッチング電源装置の構成要素の一部の部品は、ＩＣ外に設けられ、ＩＣに対して外付け接続されるディスクリート部品であっても良い。例えば、図１２の構成においては、コイル１１３、コンデンサ１１４及び分圧回路１１５をディスクリート部品に含めることができ、出力段回路１１０及び１２０もディスクリート部品に含まれ得る。また例えば、図１４の構成においては、コイル１６１、コイル１６２、コンデンサ１６３及び分圧回路１６４をディスクリート部品に含めることができ、出力段回路１１０及び１２０もディスクリート部品に含まれ得る。尚、クロック生成回路単体でＩＣを構成することも可能である。
図１２及び図１４のスイッチング電源装置１００及び１５０を含む上述の任意のスイッチング電源装置と演算処理装置とを備えた任意の電子機器では、以下のような利用形態も考えられる。即ち例えば、演算処理装置はスイッチング電源装置の出力電圧を元に駆動するものとされ、当該電子機器の起動直後では外部クロックがクロック生成回路を含むスイッチング電源装置に供給されておらずに内部クロックに基づく出力クロックにてスイッチング動作が行われる。このスイッチング動作を介して生成された出力電圧を用いて演算処理装置が起動すると、演算処理装置自体が又は演算処理装置の制御の下で外部クロックを生成する他の回路が外部クロックを、クロック生成回路を含むスイッチング電源装置に対して供給し、以後は、外部クロックに基づく出力クロックを用いてスイッチング動作が行われる。
任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係を逆にしても良い。
＜＜本発明の考察＞＞
上述の実施形態にて具体化された本発明の構成について考察する。本発明に係るクロック生成回路は、外部クロックが入力されているときには外部クロックを用いて且つ外部クロックが入力されていないときには内部クロックを用いて出力クロックを生成可能であると言える。外部クロック及び内部クロックの内、出力クロックの生成に用いられるクロックを、便宜上、対象クロックと称する。
本発明に係るクロック生成回路Ｗは、外部クロックが入力されているときに前記外部クロックを対象クロックとして用いて前記対象クロックから出力クロックを生成可能なクロック生成回路であって、前記対象クロックの所定レベル変化（例えばローレベルからハイレベルへの変化）に同期して前記出力クロックのレベルを第１レベルから第２レベルに変化させるクロック出力回路と、前記対象クロックの隣接する前記所定レベル変化間の区間を周期にして、電圧値が変化する第１ランプ電圧（Ｖａ）を生成する第１ランプ電圧生成回路と、前記区間を前記周期にして、電圧値が変化する第２ランプ電圧（Ｖｂ）を生成する第２ランプ電圧生成回路と、前記所定レベル変化が生じたときの前記第２ランプ電圧に応じた比較用電圧（Ｖｃ）を保持する比較用電圧保持回路と、前記第１ランプ電圧と前記比較用電圧を比較する比較器（１４）と、を備え、前記クロック出力回路は、前記比較器の比較結果に基づき前記出力クロックのレベルを前記第２レベルから前記第１レベルに変化させることを特徴とする。
これにより、外部クロックに同期しつつも、外部クロックのデューティの如何に依らず所望のデューティを有する出力クロックを生成することが可能となる。この際、ＰＬＬ回路を設ける必要が無いため、回路規模の削減が期待される。
図４の構成において、ＦＦ１８はクロック出力回路の例である。所定レベル変化は、上述の各実施例ではローレベルからハイレベルの変化であるが、その逆の変化であっても良い。同様に、出力クロックのレベルの第１レベルから第２レベルの変化は、上述の各実施例ではローレベルからハイレベルへの変化であるが、その逆の変化であっても良い。
第１ランプ電圧生成回路は、図４の構成では、定電流回路１１及びコンデンサＣ１を含んで構成され、スイッチＳＷ１を更に含み得る。
第２ランプ電圧生成回路は、図４の構成では、定電流回路１２及びコンデンサＣ２を含んで構成され、スイッチＳＷ２を更に含み得る。
比較用電圧保持回路は、図４の構成では、コンデンサＣ３を含んで構成され、スイッチＳＷ３を更に含み得る。
“前記対象クロックの隣接する前記所定レベル変化間の区間”とは、対象クロックの１周期分の区間を指し、例えば、対象クロックにおけるアップエッジから次のアップエッジまでの区間に相当する（対象クロックにおけるダウンエッジから次のダウンエッジまでの区間に相当していても良い）。即ち、“前記対象クロックの隣接する前記所定レベル変化間の区間”の例は、図７ではタイミングＴＡ１及びＴＡ５間の区間である。
前記クロック生成回路Ｗにおいて、例えば、前記対象クロックの前記所定レベル変化の後（例えばタイミングＴＡ１の後）、前記第１ランプ電圧と前記対比用電圧の高低関係が逆転したことを示す信号（例えば信号ＣＫ＿Ｎ１のアップエッジに相当）が前記比較器から出力されたことに応答して、前記クロック出力回路は、前記出力クロックのレベルを前記第２レベルから前記第１レベルに変化させると良い。
より具体的には例えば、前記クロック生成回路Ｗにおいて、前記第１ランプ電圧生成回路は、第１コンデンサ（Ｃ１）と第１定電流を前記第１コンデンサに供給する第１定電流回路（１１）とを有し、各周期において、前記第１定電流の供給を受けて前記第１コンデンサの端子電圧を所定の第１初期電圧から変化させることを通じ前記第１コンデンサの端子電圧より前記第１ランプ電圧（Ｖａ）を生成し、前記第２ランプ電圧生成回路は、第２コンデンサ（Ｃ２）と第２定電流を前記第２コンデンサに供給する第２定電流回路（１２）とを有し、各周期において、前記第２定電流の供給を受けて前記第２コンデンサの端子電圧を所定の第２初期電圧から変化させることを通じ前記第２コンデンサの端子電圧より前記第２ランプ電圧（Ｖｂ）を生成し、前記比較用電圧保持回路は、第３コンデンサを有し、各周期において前記第３コンデンサの端子電圧を前記比較用電圧として保持し、前記第２コンデンサ及び前記第３コンデンサ間にスイッチ（ＳＷ２）が設けられ、前記対象クロックの前記所定レベル変化に応答して前記第２コンデンサの蓄積電荷の一部が前記スイッチを介し前記第３コンデンサに供給されることで、前記第３コンデンサに前記比較用電圧が生じると良い。
尚、第１初期電圧は上述の各実施例ではゼロボルトであるが、第１初期電圧はゼロボルト以外であり得る。
更に具体的には例えば、前記対象クロックの前記所定レベル変化に応答して第１パルス信号（信号ＣＫ＿Ｐ２中に含められる微小時間Δｔ１分のパルス信号）を出力する第１パルス出力回路（１６）と、前記対象クロックの前記所定レベル変化の後、前記第１ランプ電圧と前記対比用電圧の高低関係が逆転したことを示す信号を前記比較器から受けたときに、第２パルス信号（信号ＣＫ＿Ｎ２中に含められる微小時間Δｔ２分のパルス信号）を出力する第２パルス出力回路（１７）と、を更に前記クロック生成回路Ｗに設けておくと良く、前記第１ランプ電圧生成回路には、前記第１コンデンサを放電させることが可能な第１コンデンサ放電回路（ＳＷ１）が設けられ、前記比較用電圧保持回路には、前記第３コンデンサを放電させることが可能な第３コンデンサ放電回路（ＳＷ３）が設けられ、前記第１パルス信号の出力を受けて、前記第１コンデンサ放電回路により前記第１コンデンサが放電され、且つ、前記スイッチがオンとされることで前記第２コンデンサ及び前記第３コンデンサが前記スイッチを介して並列接続され、前記第２パルス信号の出力を受けて、前記第３コンデンサ放電回路により前記第３コンデンサが放電されると良い。
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
１、１Ａ クロック生成回路
１１、１２ 定電流回路
１３、１４ 比較器
１５ 選択回路
１６、１７ １ショットパルス回路
１８ ＲＳ型フリップフロップ
Ｃ１～Ｃ３ コンデンサ
ＳＷ１～ＳＷ３ スイッチ
１００、１５０ スイッチング電源装置

Claims (12)

  1. 外部クロックが入力されているときに前記外部クロックを対象クロックとして用いて前記対象クロックから出力クロックを生成可能なクロック生成回路であって、
    前記対象クロックの所定レベル変化に同期して前記出力クロックのレベルを第１レベルから第２レベルに変化させるクロック出力回路と、
    前記対象クロックの隣接する前記所定レベル変化間の区間を周期にして、電圧値が変化する第１ランプ電圧を生成する第１ランプ電圧生成回路と、
    前記区間を前記周期にして、電圧値が変化する第２ランプ電圧を生成する第２ランプ電圧生成回路と、
    前記所定レベル変化が生じたときの前記第２ランプ電圧に応じた比較用電圧を保持する比較用電圧保持回路と、
    前記第１ランプ電圧と前記比較用電圧を比較する比較器と、を備え、
    前記クロック出力回路は、前記比較器の比較結果に基づき前記出力クロックのレベルを前記第２レベルから前記第１レベルに変化させ、
    前記第１ランプ電圧生成回路は、第１コンデンサと第１定電流を前記第１コンデンサに供給する第１定電流回路とを有し、各周期において、前記第１定電流の供給を受けて前記第１コンデンサの端子電圧を所定の第１初期電圧から変化させることを通じ前記第１コンデンサの端子電圧より前記第１ランプ電圧を生成し、
    前記第２ランプ電圧生成回路は、第２コンデンサと第２定電流を前記第２コンデンサに供給する第２定電流回路とを有し、各周期において、前記第２定電流の供給を受けて前記第２コンデンサの端子電圧を所定の第２初期電圧から変化させることを通じ前記第２コンデンサの端子電圧より前記第２ランプ電圧を生成し、
    前記比較用電圧保持回路は、第３コンデンサを有し、各周期において前記第３コンデンサの端子電圧を前記比較用電圧として保持し、
    前記第２コンデンサ及び前記第３コンデンサ間にスイッチが設けられ、
    前記対象クロックの前記所定レベル変化に応答して前記第２コンデンサの蓄積電荷の一部が前記スイッチを介し前記第３コンデンサに供給されることで、前記第３コンデンサに前記比較用電圧が生じる
    、クロック生成回路。
  2. 前記対象クロックの前記所定レベル変化の後、前記第１ランプ電圧と前記比較用電圧の高低関係が逆転したことを示す信号が前記比較器から出力されたことに応答して、前記クロック出力回路は、前記出力クロックのレベルを前記第２レベルから前記第１レベルに変化させる
    、請求項１に記載のクロック生成回路。
  3. 前記対象クロックの前記所定レベル変化に応答して第１パルス信号を出力する第１パルス出力回路と、
    前記対象クロックの前記所定レベル変化の後、前記第１ランプ電圧と前記比較用電圧の高低関係が逆転したことを示す信号を前記比較器から受けたときに、第２パルス信号を出力する第２パルス出力回路と、を更に備え、
    前記第１ランプ電圧生成回路には、前記第１コンデンサを放電させることが可能な第１コンデンサ放電回路が設けられ、
    前記比較用電圧保持回路には、前記第３コンデンサを放電させることが可能な第３コンデンサ放電回路が設けられ、
    前記第１パルス信号の出力を受けて、前記第１コンデンサ放電回路により前記第１コンデンサが放電され、且つ、前記スイッチがオンとされることで前記第２コンデンサ及び前記第３コンデンサが前記スイッチを介して並列接続され、
    前記第２パルス信号の出力を受けて、前記第３コンデンサ放電回路により前記第３コンデンサが放電される
    、請求項１又は２に記載のクロック生成回路。
  4. 前記第１定電流及び前記第２定電流の電流値は、互いに比例関係にある
    、請求項１～３の何れかに記載のクロック生成回路。
  5. 前記第１コンデンサ、前記第２コンデンサ及び前記第３コンデンサの静電容量値は、互いに比例関係にある
    、請求項１～４の何れかに記載のクロック生成回路。
  6. 内部クロックを生成する内部クロック生成部と、
    前記外部クロックを受けるための外部クロック入力端子と、
    前記外部クロック入力端子に接続されるとともに前記内部クロック生成部からの前記内部クロックを受け、前記外部クロック入力端子に対して前記外部クロックが入力されているときには前記外部クロックを選択して出力する一方、前記外部クロック入力端子に対して前記外部クロックが非入力であるときには前記内部クロックを選択して出力する選択回路と、を更に備え、
    前記選択回路から出力されるクロックを前記対象クロックとして用いて前記出力クロックを生成する
    、請求項１～５の何れかに記載のクロック生成回路。
  7. 前記内部クロック生成部は、前記第１ランプ電圧を所定の基準電圧と比較し、比較結果を示す二値信号を前記内部クロックとして生成する
    、請求項６に記載のクロック生成回路。
  8. 入力電圧から出力電圧を生成するスイッチング電源装置であって、
    前記入力電圧が加わるノードとグランドとの間において互いに直列接続されたハイサイドトランジスタ及びローサイドトランジスタを有する出力段回路と、
    前記出力電圧に応じた帰還電圧に基づき前記出力電圧が目標電圧にて安定化するように前記ハイサイドトランジスタ及び前記ローサイドトランジスタのオン、オフ状態を指定するＰＷＭ信号を生成するＰＷＭ制御部と、
    前記ＰＷＭ信号に従って前記ハイサイドトランジスタ及び前記ローサイドトランジスタの各ゲート電位を制御することを通じ前記ハイサイドトランジスタ及び前記ローサイドトランジスタを交互にオン、オフし、これよって前記入力電圧をスイッチングするドライバと、を備え、
    前記スイッチングにより前記ハイサイドトランジスタ及び前記ローサイドトランジスタ間の接続ノードに現れるスイッチング電圧を、コイル及び出力コンデンサを有する整流平滑回路にて整流及び平滑化することにより前記出力電圧を生成し、
    当該スイッチング電源装置には、請求項１～７の何れかに記載のクロック生成回路が設けられ、
    前記ＰＷＭ制御部は、前記クロック生成回路にて生成された前記出力クロックの供給を受け、前記出力クロックの周波数と同じ周波数を前記ＰＷＭ信号に持たせ、
    前記ＰＷＭ制御部は、前記出力クロックのレベルが前記第１レベルから前記第２レベルに変化したときに前記ハイサイドトランジスタのオン区間が開始されるよう前記ＰＷＭ信号を生成するか、
    或いは、前記出力クロックのレベルが前記第２レベルから前記第１レベルに変化したときに前記ハイサイドトランジスタのオン区間が開始されるよう前記ＰＷＭ信号を生成する
    、スイッチング電源装置。
  9. 電源回路を複数備えたスイッチング電源装置であって、複数の電源回路は入力電圧から出力電圧を個別に生成し、これによって前記入力電圧から複数の出力電圧が生成され、各電源回路は、
    前記入力電圧が加わるノードとグランドとの間において互いに直列接続されたハイサイドトランジスタ及びローサイドトランジスタを有する出力段回路と、
    対応する出力電圧に応じた帰還電圧に基づき対応する出力電圧が目標電圧にて安定化するように前記ハイサイドトランジスタ及び前記ローサイドトランジスタのオン、オフ状態を指定するＰＷＭ信号を生成するＰＷＭ制御部と、
    前記ＰＷＭ信号に従って前記ハイサイドトランジスタ及び前記ローサイドトランジスタの各ゲート電位を制御することを通じ前記ハイサイドトランジスタ及び前記ローサイドトランジスタを交互にオン、オフし、これよって前記入力電圧をスイッチングするドライバと、を備え、
    前記スイッチングにより前記ハイサイドトランジスタ及び前記ローサイドトランジスタ間の接続ノードに現れるスイッチング電圧を、コイル及び出力コンデンサを有する整流平滑回路にて整流及び平滑化することにより対応する出力電圧を生成し、
    当該スイッチング電源装置には、請求項１～７の何れかに記載のクロック生成回路が設けられ、
    各電源回路において、前記ＰＷＭ制御部は、前記クロック生成回路にて生成された前記出力クロックの供給を受け、前記出力クロックの周波数と同じ周波数を前記ＰＷＭ信号に持たせ、
    前記複数の電源回路は第１電源回路及び第２電源回路を含み、
    前記第１電源回路の前記ＰＷＭ制御部にて生成される第１ＰＷＭ信号と、前記第２電源回路の前記ＰＷＭ制御部にて生成される第２ＰＷＭ信号とは、互いに位相が異なり、
    前記第１電源回路において、前記ＰＷＭ制御部は、前記出力クロックのレベルが前記第１レベルから前記第２レベルに変化したときに前記ハイサイドトランジスタのオン区間が開始されるよう前記第１ＰＷＭ信号を生成し、
    前記第２電源回路において、前記ＰＷＭ制御部は、前記出力クロックのレベルが前記第２レベルから前記第１レベルに変化したときに前記ハイサイドトランジスタのオン区間が開始されるよう前記第２ＰＷＭ信号を生成する
    、スイッチング電源装置。
  10. 入力電圧から出力電圧を生成するスイッチング電源装置であって、
    前記入力電圧が加わるノードとグランドとの間において互いに直列接続された第１ハイサイドトランジスタ及び第１ローサイドトランジスタを有する第１出力段回路と、
    前記入力電圧が加わるノードとグランドとの間において互いに直列接続された第２ハイサイドトランジスタ及び第２ローサイドトランジスタを有する第２出力段回路と、
    前記出力電圧に応じた帰還電圧に基づき前記出力電圧が目標電圧にて安定化するように、前記第１ハイサイドトランジスタ及び前記第１ローサイドトランジスタのオン、オフ状態を指定する第１ＰＷＭ信号及び前記第２ハイサイドトランジスタ及び前記第２ローサイドトランジスタのオン、オフ状態を指定する第２ＰＷＭ信号を生成するＰＷＭ制御部と、
    前記第１ＰＷＭ信号に従って前記第１ハイサイドトランジスタ及び前記第１ローサイドトランジスタの各ゲート電位を制御することを通じ前記第１ハイサイドトランジスタ及び前記第１ローサイドトランジスタを交互にオン、オフし、これよって前記入力電圧をスイッチングする第１ドライバと、
    前記第２ＰＷＭ信号に従って前記第２ハイサイドトランジスタ及び前記第２ローサイドトランジスタの各ゲート電位を制御することを通じ前記第２ハイサイドトランジスタ及び前記第２ローサイドトランジスタを交互にオン、オフし、これよって前記入力電圧をスイッチングする第２ドライバと、を備え、
    前記第１ドライバのスイッチングにより前記第１ハイサイドトランジスタ及び前記第１ローサイドトランジスタ間の接続ノードである第１接続ノードに第１スイッチング電圧が現れ、前記第２ドライバのスイッチングにより前記第２ハイサイドトランジスタ及び前記第２ローサイドトランジスタ間の接続ノードである第２接続ノードに第２スイッチング電圧が現れ、
    前記第１接続ノードを第１コイルを介して前記出力電圧が加わるラインに接続するとともに前記第２接続ノードを第２コイルを介して前記ラインに接続し、且つ、出力コンデンサを介して前記ラインをグランドに接続することにより前記第１スイッチング電圧及び前記第２スイッチング電圧を整流及び平滑化し、これによって前記ラインに前記出力電圧を生じさせ、
    当該スイッチング電源装置には、請求項１～７の何れかに記載のクロック生成回路が設けられ、
    前記ＰＷＭ制御部は、前記クロック生成回路にて生成された前記出力クロックの供給を受け、前記出力クロックの周波数と同じ周波数を前記第１ＰＷＭ信号及び前記第２ＰＷＭ信号に持たせ、且つ、前記第１ＰＷＭ信号及び前記第２ＰＷＭ信号の位相を互いにずらし、
    前記ＰＷＭ制御部は、
    前記出力クロックのレベルが前記第１レベルから前記第２レベルに変化したときに前記第１出力段回路の前記第１ハイサイドトランジスタのオン区間が開始されるよう前記第１ＰＷＭ信号を生成し、
    前記出力クロックのレベルが前記第２レベルから前記第１レベルに変化したときに前記第２出力段回路の前記第２ハイサイドトランジスタのオン区間が開始されるよう前記第２ＰＷＭ信号を生成する
    、スイッチング電源装置。
  11. 第１直流電圧にパルス幅変調を施すことで前記第１直流電圧を第２直流電圧に変換するスイッチング電源装置であって、
    請求項１～７の何れかに記載のクロック生成回路を備え、前記クロック生成回路にて生成された前記出力クロックの周波数にて前記パルス幅変調を施す
    、スイッチング電源装置。
  12. 請求項８～１１の何れかに記載のスイッチング電源装置を形成する半導体装置であって、集積回路を用いて形成された
    、半導体装置。
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