JP2016134916A - クロック発生器及びこれを含むオンチップオシレータ - Google Patents

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Abstract

【課題】ＰＶＴ（工程、電圧、温度）変化に対して安定したクロック発生器及びこれを含むオンチップオシレータを提供する。【解決手段】クロック発生器１００は、時間変化に応じて２つの入力信号の特性が変化する比較器１３０と、抵抗Ｒ及び少なくとも１つの定電流源を含む電圧制御部１２０と、を有し、電圧制御部は、定電流源の出力電流及び抵抗の抵抗値に比例するＤＣ電圧を生成し、比較器は、電圧制御部によって生成されたランプ電圧と前記ＤＣ電圧とを比較する。【選択図】図４Ａ

Description

本発明は、クロック発生器に関し、より詳細には、ＰＶＴ（工程、電圧、温度）変化に対して安定的なクロック発生器及びこれを含むオンチップオシレータに関する。
一般に、携帯機器は、アプリケーションプロセッサのメイン中央処理装置を予め設定された周期で活性化（ａｃｔｉｖａｔｉｏｎ）させて、少なくとも１つ以上のセンサモジュールから受信したデータの処理動作を行う。
携帯機器では、このようなデータ処理動作のためにクロック信号が用いられる。全般的に、アプリケーションプロセッサのメイン中央処理装置は、予め設定された周期で外部クロックソース（例えば、オフチップオシレータ（ｏｆｆ−ｃｈｉｐ ｏｓｃｉｌｌａｔｏｒ）に接続された位相固定ループ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ）など）からクロック信号を受信して動作する。データの処理動作に必要な一般的な動作速度及び性能を考慮した場合、外部クロックソースを用いることで、不要な電力が消費される。従って、最近はオンチップオシレータに対する関心が高まっている。
特許５５７３７８１号公報 米国特許出願公開第２０１４／００３５６９０Ａ明細書 特開２００１−０４４７５９号公報
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、ＰＶＴ（工程、電圧、温度）変化に対して安定的なクロック発生器及びこれを含むオンチップオシレータを提供することにある。
上記目的を達成するためになされた本発明の一態様によるクロック発生器は、時間変化に応じて２つの入力信号の特性が変化する比較器と、抵抗及び少なくとも１つの定電流源を含む電圧制御部と、を有し、前記電圧制御部は、前記定電流源の出力電流及び前記抵抗の抵抗値に比例するＤＣ電圧を生成し、前記比較器は、前記電圧制御部によって生成されたランプ電圧と前記ＤＣ電圧とを比較する。
前記電圧制御部は、第１キャパシタ及び第２キャパシタを含み、前記抵抗は、前記第１キャパシタと前記第２キャパシタとの間に接続され得る。
前記クロック発生器は、前記第１キャパシタの充電中に前記第２キャパシタが放電され、前記第１キャパシタの放電中に前記第２キャパシタが充電され得る。
前記ランプ電圧は、前記第１キャパシタに充電される電圧及び前記第２キャパシタに充電される電圧を含み得る。
前記比較器は、時間に応じてそれぞれの入力ノードに前記ＤＣ電圧と前記第１キャパシタ及び前記第２キャパシタに充電される電圧とを交互に受信し得る。
上記目的を達成するためになされた本発明の他の態様によるクロック発生器は、バイアス電圧を提供する電圧生成部と、定電流源、抵抗、及びキャパシタを含み、充放電動作によって前記定電流源と前記キャパシタとの間にランプ（ｒａｍｐ）電圧を生成し、前記バイアス電圧に基づいて前記定電流源と前記抵抗との間のＤＣ電圧を生成する電圧制御部と、前記ランプ電圧と前記ＤＣ電圧とを比較することでクロック信号を生成する比較器と、を有する。
前記電圧生成部は、ＭＯＳＦＥＴを含み得る。
前記電圧制御部は、前記クロック信号によって制御される複数のスイッチと、前記複数のスイッチのうちの一部のスイッチの設定に応じて充放電動作が互いに反転されるそれぞれのキャパシタンスを有する第１キャパシタ及び第２キャパシタと、前記第１キャパシタと前記第２キャパシタとの間に接続される抵抗とを含み得る。
前記電圧制御部は、前記クロック信号に応じて前記定電流源から前記抵抗に至る電流経路が形成されて前記ＤＣ電圧を生成し得る。
前記クロック発生器は、前記クロック信号に応じて前記第１キャパシタの充電中に前記第２キャパシタが放電され得る。
前記比較器は、前記ＤＣ電圧と前記第１キャパシタに充電される前記ランプ電圧とを比較し得る。
前記クロック発生器は、前記クロック信号に応じて前記第１キャパシタの放電中に前記第２キャパシタが充電され得る。
前記比較器は、前記ＤＣ電圧と前記第２キャパシタに充電される前記ランプ電圧とを比較し得る。
前記第１キャパシタ及び前記第２キャパシタのキャパシタンスは、略同一であり得る。
前記比較器は、時間に応じてそれぞれの入力ノードに前記ＤＣ電圧と前記ランプ電圧とを交互に受信し得る。
上記目的を達成するためになされた本発明一態様によるオンチップオシレータは、抵抗及びキャパシタを含み、第１周期信号を提供する第１周期信号生成部と、時間によって変化せずに常に一定の所定周期を有する第２周期信号を提供する第２周期信号生成部と、前記第１周期信号のクロック数を前記第２周期信号の間カウントしてカウント信号を出力するカウンタと、前記カウンタの出力カウント信号と予め設定された周波数とを比較する比較部と、前記比較部の結果を累積する累積器と、前記累積器の結果に応じて前記第１周期信号のクロック数の加減算を行うキャリブレーションと、を備える。
前記第１周期信号生成部は、少なくとも１つの定電流源を含み、前記オンチップオシレータは、前記キャパシタの充放電動作を用いて前記定電流源と前記キャパシタとの間のランプ（ｒａｍｐ）電圧及び前記定電流源と前記抵抗との間のＤＣ（ｄｉｒｅｃｔ ｃｕｒｒｅｎｔ）電圧を生成し、前記ランプ電圧と前記ＤＣ電圧とを比較することで前記第１周期信号を生成し得る。
前記第２周期信号生成部は、所定のバイアス電圧を生成する電圧生成部と、前記バイアス電圧により制御されて充放電電圧を生成する電圧制御部と、前記電圧制御部の電圧と基準電圧とを比較する比較器と、を含み得る。
前記電圧制御部は、複数のスイッチと、前記複数のスイッチのうちの一部のスイッチの設定に応じて充放電動作が互いに反転される第１キャパシタ及び第２キャパシタと、前記第１キャパシタと前記第２キャパシタとの間の複数の抵抗と、を含み得る。
前記複数の抵抗は、所定の抵抗比を有するように接続され得る。
前記第１キャパシタ及び第２キャパシタのうちのいずれか１つの放電レベルは前記抵抗比で調節され得る。
前記比較器は、前記基準電圧と前記第１キャパシタ及び第２キャパシタの充電電圧のうちの１つとを選択的に入力し得る。
前記複数のスイッチは、イネーブル信号で制御され、前記イネーブル信号が１回活性化される間に前記比較器の出力結果は２回出力されるように制御され得る。
前記比較器が２回出力する信号の出力タイミング差は、前記第２周期信号であり得る。
前記比較器は、２回の出力信号を生成する際にそれぞれの遅延時間が含まれ、該遅延時間は常に所定周期信号を有する共通モード成分として相殺され得る。
本発明によるクロック発生器は、受動素子を備え、取得した所定電圧と線形的に増加する電圧とを比較する１つの比較器を用いることで入力オフセット誤差を軽減し、これによりＰＶＴ（工程、電圧、温度）変化に対して安定的に動作し、低電力で動作するオンチップオシレータを具現してその面積効率も高くすることができる。
一般的なオンチップオシレータのクロック発生器の一例の回路図である。 一般的なオンチップオシレータのリング型クロック発生器による他の例の回路図である。 一般的なオンチップオシレータのクロック発生器の更に他の例の回路図である。 図３Ａに示すクロック発生器の動作タイミングダイアグラムである。 本発明の一実施形態によるクロック発生器の回路図である。 図４Ａに示すクロック発生器の動作タイミングダイアグラムである。 本発明の他の実施形態によるオンチップオシレータの回路図である。 図５に示す第２周期信号生成部の一実施形態による回路図である。 図６Ａに示す第２周期信号生成部の動作タイミングダイアグラムである。 図５に示すオンチップオシレータを含む一実施形態による半導体システムである。 図５に示すオンチップオシレータを含む一実施形態によるコンピュータシステムである。 図５に示すオンチップオシレータを含む他の実施形態によるコンピュータシステムである。 図５に示すオンチップオシレータを含む更に他の実施形態によるメモリシステムである。
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。本発明の説明において、本発明の要旨と無関係の公知の構成及びその説明は省略する。各図面の構成要素の参照符号は、同一の構成要素に対してできるだけ同一符号を付す。
本明細書に開示する本発明の実施形態において、特定の構造的ないし機能的な説明は、単に本発明の実施形態を説明するための目的として例示したものであって、本発明の実施形態は、多様な形態で実施され、本明細書で説明した実施形態に限定されない。
本発明は、多様に変更することができ、多様な形態を有するが、ここでは特定の実施形態を図示して本明細書を詳細に説明する。なお、これらが本発明を特定の開示形態として限定しようとするものでなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物ないし代替物を含む。
「第１、第２」などの用語が多様な構成要素を説明するために使用されるが、構成要素は用語によって限定されない。用語は１つの構成要素を他の構成要素から区別する目的のみで使用される。例えば、本発明の権利範囲から逸脱せずに第１構成要素が第２構成要素として命名され、同様に第２構成要素も第１構成要素と命名される。
ある構成要素が他の構成要素に「接続されて」又は「接続されて」いると言及した場合、その他の構成要素に直接的に接続されるか、又は接続されるが、その間に他の構成要素が存在し得る。一方、ある構成要素が他の構成要素に「直接接続されて」又は「直接接続されて」いると言及した場合、その間に他の構成要素が存在しない。構成要素間の関係を説明する他の表現、即ち「〜間に」と「直ちに〜間に」又は「〜に接する」と「〜に直接接する」なども同様に解釈される。
本明細書で使用する用語は、単に特定の実施形態を説明するために使用するものであって、本発明を限定しようとする意図はない。単数の表現は文脈上明白に異ならない限り複数の表現も含む。本明細書において、「含む」又は「有する」などの用語は、開示した特徴、数字、段階、動作、構成要素、部分品、又はこれらの組み合わせの存在を指定するものであって、１つ又はそれ以上の他の特徴や数字、段階、動作、構成要素、部分品、又はこれらの組み合わせなどの存在又は付加可能性を予め排除しない。
他に定義がない限り、技術的や科学的な用語を含めて、ここで使用する全ての用語は、本発明が属する技術分野で通常の知識を有する者にとって、一般的に理解されるものと同じ意味を有する。一般に使用され、事前に定義されない用語は、関連技術の文脈上に有する意味と一致する意味を有し、本明細書で明白に定義しない限り、理想的や過度に形式的な意味として解釈されない。
一方、ある実施形態が他の実施形態に具現される場合、特定ブロック内に明記した機能又は動作がフローチャートに明記したプロセスと相違することも有る。例えば、連続する２つのブロックが実際には同時に実行され得、関連機能又は動作によって２つのブロックが逆に実行され得る。
以下、図面を参照しながら本発明の実施形態を説明する。
図１は、一般的なオンチップオシレータ（ｏｎ−ｃｈｉｐ ｏｓｃｉｌｌａｔｏｒ）のクロック発生器の一例の回路図である。
従来の外部クロックソースを基盤としたオフチップオシレータ（例えば、ＰＬＬ）の電力の大量消費を防止するために、最近、オンチップオシレータを具現させようとする動きがある。
図１を参照すると、クロック発生器１にＬＣオシレータタイプを採用した例である。
クロック発生器１は、第１及び第２ＰＭＯＳトランジスタＰ１、Ｐ２、第１及び第２ＮＭＯＳトランジスタＮ１、Ｎ２、及びＬとＣからなる共振部３を含む。
第１ＰＭＯＳトランジスタＰ１のゲートはノードｂに、ソースはＶＤＤに、ドレインはノードａに電気的に接続される。
第２ＰＭＯＳトランジスタＰ２のゲートはノードａに、ソースはＶＤＤに、ドレインはノードｂに電気的に接続される。
第１ＮＭＯＳトランジスタＮ１のゲートはノードｂに、ソースはＧＮＤに、ドレインはノードａに電気的に接続される。
第２ＮＭＯＳトランジスタＮ２のゲートはノードａに、ソースはＧＮＤに、ドレインはノードｂに電気的に接続される。
共振部３はＬとＣとを並列接続して備えられる。インダクタのＬとキャパシタのＣは電磁気エネルギー蓄積素子であって、これらを並列に接続することで特定周波数が選択的に通過し、これらＬとＣの特性に応じて共振が発生する。
共振部３の共振特性に応じてノードａの信号の遷移が決定される。
一方、第１ＰＭＯＳトランジスタＰ１と第１ＮＭＯＳトランジスタＮ１がノードｂの信号で制御され、第２ＰＭＯＳトランジスタＰ２と第２ＮＭＯＳトランジスタＮ２がノードａの信号で制御される。
これらのトランジスタ（Ｐ１、Ｐ２、Ｎ１、Ｎ２）は、互いに相補的（ｃｏｍｐｌｅｍｅｎｔａｒｙ）に接続され、信号の半周期の間に一対のトランジスタが、残りの半周期の間に他の一対のトランジスタが動作するように制御される。
即ち、トランジスタ（Ｐ１、Ｐ２、Ｎ１、Ｎ２）は、相互結合（ｃｒｏｓｓ ｃｏｕｐｌｅｄ）インバータ対（ｉｎｖｅｒｔｅｒ ｐａｉｒ）で構成され、例えばノードａの信号がローレベルになると、第２ＰＭＯＳトランジスタＰ２がターンオンされ、ノードｂがハイレベルになって第１ＮＭＯＳトランジスタＮ１をターンオンさせる。これにより、ノードａの信号のローレベルがそのまま維持される。
一方、ノードａの信号がハイレベルになると、第２ＮＭＯＳトランジスタＮ２がターンオンされ、ノードｂがローレベルになって第１ＰＭＯＳトランジスタＰ１をターンオンする。これにより、ノードａの信号のハイレベルがそのまま維持される。
従って、共振部３で発生する遷移信号の周期に応じて正確な周波数ＦＯＵＴが生成される。
しかし、このようなクロック発生器１はＬ（インダクタ）を採用することで面積が増大するという問題点が発生する。また、周波数の微細な調節（ｔｕｎｉｎｇ）が困難である。
図２は、一般的なオンチップオシレータのリング型クロック発生器による他の例の回路図である。
図２を参照すると、クロック発生器５は複数のインバータ（Ｉ１、Ｉ２、…、Ｉｎ）を含む。
図２は、一般的なリングオシレータ（ｒｉｎｇ ｏｓｃｉｌｌａｔｏｒ）タイプとして遅延素子であるインバータ（Ｉ１、Ｉ２、…、Ｉｎ）の遅延量に応じてクロックの周期が決定される。
リング型のクロック発生器は、図１のＬＣ型のクロック発生器１よりも少ない面積を占めることから、面積効率は高いが、遅延素子のそれぞれの遅延量又は遅延時間はそれぞれのＰＶＴ（工程、電圧、温度）偏差を有することになるため周波数誤差が大きい。
図３Ａで、ＬＣ型のクロック発生器よりは少ない面積を占め、リング型のクロック発生器よりはＰＶＴ変化による周波数誤差が小さいタイプのクロック発生器を例示する。
図３Ａは、一般的なオンチップオシレータのクロック発生器の更に他の例の回路図である。
図３Ａは、リラクゼーション（ｒｅｌａｘａｔｉｏｎ）クロック発生器５０の回路図である。
図３Ａを参照すると、リラクゼーションクロック発生器５０は、バイアス電圧発生器（レファレンス）１０、電圧制御部２０、第１及び第２比較器ｃｏｍｐ１、ｃｏｍｐ２、及びロジック部３０を含む。
バイアス電圧発生器１０には、バンドギャップレファレンス（Ｂａｎｄ Ｇａｐ Ｒｅｆｅｒｅｎｃｅ：ＢＧＲ）電圧発生器回路が採用される。このようなバイアス電圧発生器１０で所定のバイアス電圧ＶＢＩＡＳと基準電圧ＶＲＥＦを生成する。バイアス電圧ＶＢＩＡＳは定電流源（Ｉ１、Ｉ２）に提供される。定電流源（Ｉ１、Ｉ２）は所定電流を提供する。基準電圧ＶＲＥＦは第１及び第２比較器ｃｏｍｐ１、ｃｏｍｐ２に提供される。
電圧制御部２０は、複数のスイッチ（ｓ１、ｓ２、ｓ３、ｓ４）、第１及び第２キャパシタＣ１、Ｃ２を含む。
第１定電流源Ｉ１と第１キャパシタＣ１は、第１スイッチｓ１を介して互いに選択的に接続されるように直列構造で備えられる。
これにより、第１定電流源Ｉ１から印加される電流経路によって電圧が第１キャパシタＣ１に充電される。
同様に、第２定電流源Ｉ２と第２キャパシタＣ２は、第３スイッチｓ３を介して互いに選択的に接続されるように直列構造で備えられる。
これにより、第２定電流源Ｉ２から印加される電流経路によって電圧が第２キャパシタＣ２に充電される。
また、それぞれのキャパシタ（Ｃ１、Ｃ２）に並列接続されたスイッチ（ｓ２、ｓ４）が備えられる。
第１及び第２比較器ｃｏｍｐ１、ｃｏｍｐ２は、共通の基準電圧ＶＲＥＦを基準として、それぞれの第１キャパシタの充電電圧であるＶＣ１と第２キャパシタの充電電圧であるＶＣ２とを比較する。
ロジック部３０は、それぞれの比較結果のロジックレベル（ハイレベル、ローレベル）を決定してクロックＣＬＫとして提供する。
一方、クロックＣＬＫは、上述の複数のスイッチ（ｓ１、ｓ２、ｓ３、ｓ４）に適切に反転信号（／ＣＬＫ）、非反転信号（ＣＬＫ）として印加される。
図３Ｂは、図３Ａに示すクロック発生器の動作タイミングダイアグラムである。
図３Ａ及び図３Ｂを参照してリラクゼーションクロック発生器５０の動作を説明すると、所定電流ＩＳがそれぞれのキャパシタ（Ｃ１、Ｃ２）に印加されると、各キャパシタの電圧（ＶＣ１、ＶＣ２）は線形的に増加する。
先ず、時刻ｔ０まで第１スイッチｓ１が接続されると、第１キャパシタＣ１には定電流ＩＳに応じて線形的に増加する電圧、即ち第１充電電圧ＶＣ１が充電される。
第１比較器ｃｏｍｐ１は、基準電圧ＶＲＥＦと第１充電電圧Ｖｃ１とを比較する。
一方、時刻ｔ０まで第３スイッチｓ３が接続されないため、第２キャパシタＣ２は０（グランドレベル）に放電される。
時間ｔ０−ｔ１において、第１キャパシタＣ１は放電され、第２キャパシタＣ２が定電流Ｉｓによって第２充電電圧Ｖｃ２に充電される。
第１充電電圧Ｖｃ１が所定の基準電圧ＶＲＥＦに至るまでにかかる時間を充電時間Ｔｃｈａｒｇｅとすると、数式１のように示される。
Figure 2016134916
 （Ｃ１は第１キャパシタのキャパシタンス、ＶＲＥＦは基準電圧、ＩＳは定電流）
第１充電電圧Ｖｃ１が基準電圧ＶＲＥＦと同一になる時点が、第１比較器ｃｏｍｐ１を介して検出され、このような比較器の出力が反転するタイミングに同期させることで所定周波数を有するクロックＣＬＫ信号が生成される。
しかし、図３Ｂのように、第１比較器ｃｏｍｐ１の出力結果は、反転すべきタイミングよりも所定の時間隙間ｅｄｅｌ＋ｅｏｆｆを置いてクロックＣＬＫ信号が生成されることがわかる。
これは、第１比較器ｃｏｍｐ１自体の動作時間に対する遅延時間ｅｄｅｌと第１比較器ｃｏｍｐ１の入力オフセット（ｏｆｆｓｅｔ）によるオフセット誤差ｅｏｆｆとが発生するためである。
第１キャパシタＣ１と第２キャパシタＣ２のキャパシタンスとが同一であると仮定した場合（Ｃ１＝Ｃ２＝Ｃ０）、リラクゼーションクロック発生器５０の出力周期ＰＯＳＣは次の数式のように整理することができる。
Figure 2016134916
 （ｅｄｅｌ１は第１比較器の遅延時間、ｅｏｆｆ１は第１比較器の入力オフセット誤差、ｅｄｅｌ２は第２比較器の遅延時間、ｅｏｆｆ２は第２比較器の入力オフセット誤差）
２つの比較器を用いることで、それぞれの比較器の遅延時間と入力オフセット誤差に偏差が発生し、これらの遅延時間と入力オフセット誤差はＰＶＴ変化に応じて変化する可変要素になる。
勿論、リラクゼーションクロック発生器はリング型のクロック発生器よりＰＶＴに対して鈍感であるが、相変らずＰＶＴ、特に電圧／温度変化による可変要素を有する。
電圧／温度変化に鈍感に動作させるためには比較器の遅延時間を小さくしなければならない。そのためには比較器に大きな電力消費が要求される。
また、比較器を構成するトランジスタのランダムミスマッチに起因する入力オフセット誤差を低減させるためには比較器を構成するトランジスタの大きさを大きくする必要がある。
それだけでなく、定電流源ＩＳ１、ＩＳ２に所定バイアス電圧を提供する高性能のバンドギャップ電圧発生器回路を採用する構造において、大きな面積を占めることは当然である。リラクゼーションクロック発生器は、インダクタ型のオシレータよりも面積効率が優れるが、バンドギャップ電圧発生器の回路を採用することから、高性能化のために大きな面積を割かなければならず、面積負担要素を排除することができない。更に、バンドギャップ電圧発生器の回路特性上、ＢＪＴ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）を用いるが、ＢＪＴの電源電圧レベルは一般ＭＯＳ型トランジスタの電源電圧レベルよりも高い領域で動作する。例えば、ＭＯＳ型トランジスタの電源レベルは０．８Ｖであるが、ＢＪＴ電源レベルは１．８Ｖである。従って、低電力化を実現することに問題点がある。これだけでなく、ＢＪＴを形成するために、工程として追加のマスク工程を導入しなければならないことから、コストが増大することも問題点となる。
図４Ａは、本発明の一実施形態によるクロック発生器１００の回路図である。
図４Ａを参照すると、クロック発生器１００は、バイアス電圧発生器（レファレンス）１１０、電圧制御部１２０、及び比較器１３０を含む。
本実施形態によるクロック発生器１００は、低電力で動作し、電源電圧及び温度変化に対してセルフ誤差補正がなされる。
バイアス電圧発生器１１０は所定バイアス電圧ＶＢＩＡＳを提供する。
ここで、バイアス電圧発生器１１０は高性能の基準電圧発生回路である必要はない。
電圧制御部１２０は、第１定電流源Ｉ１、第２定電流源Ｉ２、複数のスイッチ（ｓｗ１、ｓｗ２、ｓｗ３、ｓｗ４、ｓｗ５、ｓｗ６）、第１及び第２キャパシタＣ１、Ｃ２、及び抵抗Ｒを含む。
第１定電流源Ｉ１から第１キャパシタＣ１への電流経路が形成されるように第１スイッチｓｗ１が備えられる。また、第１キャパシタＣ１の両端に第３スイッチｓｗ３が並列に備えられて必要に応じて放電経路が形成される。
第２定電流源Ｉ２から第２キャパシタＣ２への電流経路が形成されるように第５スイッチｓｗ５が備えられる。また、第２キャパシタＣ２の両端に第６スイッチｓｗ６が並列に備えられて必要に応じて放電経路が形成される。
一方、第１定電流源Ｉ１から第１キャパシタＣ１への電流経路と第２定電流源Ｉ２から第２キャパシタＣ２への電流経路との間に抵抗Ｒを並列に備える。そして、第１定電流源Ｉ１から抵抗Ｒに電流経路が形成されるように第２スイッチｓｗ２が備えられ、第２定電流源Ｉ２から抵抗Ｒに電流経路が形成されるように第４スイッチｓｗ４が備えられる。
第１スイッチｓｗ１、第４スイッチｓｗ４、第６スイッチｓｗ６には、クロックの正信号（ＣＬＫ）が印加され、第２スイッチｓｗ２、第３スイッチｓｗ３、第５スイッチｓｗ５には、クロックの反転信号（／ＣＬＫ）が印加されるように構成される。
比較器１３０は、電圧制御部１２０のノードＡの電圧ＶＰとノードＢの電圧ＶＮとを比較してクロックＣＬＫを提供する。比較器１３０は、別途の基準電圧が印加されるノードの決定によらず、入力特性が変化する２つの電圧を時間変化に応じてそれぞれの入力ノードに受信する。即ち、比較器１３０は、時間に応じてそれぞれの入力ノードにＤＣ電圧及びランプアップ電圧を交互に受信するように制御する。
より詳細に説明すると、第１定電流源Ｉ１の定電流ＩＳが第１キャパシタＣ１に印加されて線形的に増加する電圧、即ち第１充電電圧Ｖｃ１を生成する際、第２定電流源Ｉ２の定電流Ｉｓが第４スイッチｓｗ４を介して抵抗Ｒに流れて抵抗ノードに基準電圧ＶＲが生成される。
本実施形態によれば、一側のキャパシタに充電電圧を生成すると同時に基準電圧ＶＲを生成する。即ち、線形的に増加する電圧と所定レベルを維持するＤＣ電圧とを同時に生成する。
比較器１３０は、ノードＡの電圧である第１充電電圧ＶＣ１とノードＢの電圧である基準電圧ＶＲとを比較する。
具体的に、初期クロックＣＬＫがハイレベルである場合、ノードＡの電圧ＶＰは第１充電電圧ＶＣ１になり、ノードＢの電圧ＶＮは基準電圧ＶＲになる。
従って、比較器１３０の第１入力ＶＰ（＋）ノードに第１充電電圧ＶＣ１が印加され、第２入力ＶＮ（−）ノードに基準電圧ＶＲが印加される。時間が経過するにつれて、第１充電電圧ＶＣ１が基準電圧ＶＲに至って比較器１３０の出力はハイレベルからローレベルに遷移する。
これに伴い、第２定電流源Ｉ２から第２キャパシタＣ２への電流経路が形成されてノードＢの電圧ＶＮは第２充電電圧ＶＣ２になり、第１定電流源Ｉ１の定電流Ｉｓが第２スイッチｓｗ２を介して抵抗Ｒに流れてノードＡの電圧ＶＰに基準電圧ＶＲが生成される。従って、比較器１３０の入力ノードに変化が生じる。即ち、比較器１３０の第２入力ＶＮ（−）ノードに第２充電電圧ＶＣ２が、第１入力ＶＰ（＋）ノードに基準電圧ＶＲが印加される。
第１キャパシタＣ１は放電経路が形成されることでグランドレベルに放電され、第２充電電圧ＶＣ２が基準電圧ＶＲに至り、比較器１３０の出力はローレベルからハイレベルに遷移する。
本実施形態による比較器１３０の第１入力ＶＰ（＋）ノードにはランプアップ（ｒａｍｐ ｕｐ）する電圧が印加されるか又は所定のＤＣ電圧が印加される。同様に、第２入力ＶＰ（−）には所定のＤＣ電圧が印加されるか又はランプアップする電圧が印加される。
このような過程を繰り返すことで、所定の周期を有するクロックＣＬＫを生成する。
図４Ｂは、図４Ａに示すクロック発生器の動作タイミングダイアグラムである。
図４Ａ及び図４Ｂを参照すると、時刻ｔ０まで、基準電圧ＶＲが受動素子としての抵抗Ｒによって生成されて所定の電圧レベルを維持する。
先ず、時刻ｔ０まで、クロックＣＬＫがハイレベルである場合、第１充電電圧Ｖｃ１が線形的に増加する。第１充電電圧Ｖｃ１が基準電圧ＶＲよりも大きくなる瞬間を検出して比較器１３０が比較結果を出力する。初期クロックＣＬＫがハイレベルの場合、ノードＡの電圧ＶＰは第１充電電圧ＶＣ１であり、ノードＢの電圧ＶＮは基準電圧ＶＲである。時間が経つと、第１充電電圧ＶＣ１が基準電圧ＶＲに至り、比較器１３０の出力はハイレベルからローレベルに遷移する。
時間ｔ０−ｔ１の区間に、第１キャパシタＣ１は放電され、第２キャパシタＣ２は線形的に増加する。第２充電電圧Ｖｃ２が基準電圧ＶＲよりも大きくなる瞬間を検出して比較器１３０が比較結果を出力する。このように、比較器１３０の第２入力ＶＮ（−）ノードに第２充電電圧ＶＣ２が、第１入力ＶＰ（＋）ノードに基準電圧ＶＲが印加される。
続いて、時間ｔ１−ｔ２の区間に、再び第１充電電圧Ｖｃ１が線形的に増加する。第１充電電圧Ｖｃ１が基準電圧ＶＲよりも大きくなる瞬間を検出して比較器１３０が比較結果を出力する。
そのようにして、時間ｔ１−ｔ３の時間の長さはクロック発生器１００の出力周期ＰＯＳＣとして定義される。
図４Ｂに充電時間Ｔｃｈａｒｇｅと残りの遅延要素ｅｄｅｌ、ｅｏｆｆを示した。このとき、第１キャパシタのキャパシタンスをＣ１、第２キャパシタのキャパシタンスをＣ２とし、実質的に同一のＣ０の値を有すると仮定した場合、本実施形態による周期信号ＰＯＳＣは、数式３のように示される。
Figure 2016134916
即ち、１つの比較器を採用してクロックＣＬＫ周期毎に入力ノードの特性が変化するため、比較器１３０自体の入力オフセット特性が相殺されることが示される。
本実施形態によるクロック発生器１００のクロックＣＬＫの周期信号、即ち周波数は、結局、抵抗とキャパシタンスと比較器１３０の遅延時間要素によって決定されることがわかる。
本実施形態によるクロック発生器１００は、受動素子成分ＲとキャパシタＣの大きさによって決定され、ＰＶＴ変化に対して安定的である。また、本実施形態によるクロック発生器１００は、高性能の基準電圧発生器を使用する必要がないため、面積及び電圧効率が改善される。
これは、クロックＣＬＫの周波数が電流に無関係であるため（数式３参照）単純な電圧発生器が使用されることを示唆する。定電流源Ｉ１に電流が多く流れると、第１キャパシタＣ１に充電される速度も速くなる。しかし、それと共に、基準電圧ＶＲが定電流Ｉｓと抵抗Ｒの値によって決定されるため、基準電圧ＶＲ自体も高くなる。従って、第１充電電圧ＶＣ１と基準電圧ＶＲのクロッシングポイントは常に所定の時点になる。
また、同じ１つの比較器１３０を採用することで、電力消費が小さくなり、更にそれぞれの比較器との間のミスマッチを考慮しなくてもよい。
上述のように、クロックＣＬＫ周期毎に入力ノードの極性が変化する過程を介して、比較器１３０自体の入力オフセット特性が相殺されるため、オフセット誤差ｅｏｆｆエラーは除去される。これにより、比較器を構成するトランジスタの大きさを大きくする必要がない。
勿論、比較器１３０自体の遅延時間成分ｅｄｅｌの影響はあるが、従来に比べて周期決定の変数の個数が低減されるため、本実施形態はＰＶＴ変化に対して非常に安定して動作する。
図５は、本発明の他の実施形態によるオンチップオシレータ２００の回路図である。
図５を参照すると、オンチップオシレータ２００は、第１周期信号生成部１００、第２周期信号生成部２１０、カウンタ２２０、比較部２３０、累積器２４０、及びキャリブレーション２５０を含む。
第１周期信号生成部１００は、図４Ａのクロック発生器１００であって、受動素子Ｒを備え、第１周期信号生成部１００内の比較回路の受信ノードはランプアップする電圧と所定のＤＣ電圧とを継続的に入れ替えながら受信することで、所定の周期信号を生成する。これに関する説明は、既に上述したため、簡単に説明する。
第２周期信号生成部２１０は、時間によって変化せず、常に一定の所定周期を有する常時周期信号ＴＣＯＮを生成する。本実施形態による第２周期信号生成部２１０はＰＶＴ変化に対して鈍感なように構成され、生成された信号は時間に応じて変化せずに常に一定の所定周期信号を提供する。これに関する詳細な説明は図６Ａ及び図６Ｂを参照しながら後述する。
カウンタ２２０は、第１周期信号生成部１００の出力周波数、即ちクロックＣＬＫ数を常時周期信号ＴＣＯＮ間にカウントする。即ち、所定時間の間に出力される第１周期信号生成部１００のクロックＣＬＫ数をカウントして出力カウント信号ＯＳＣＣＮＴを提供する。ＰＶＴ変化に応じてクロックＣＬＫの周波数が変化すると、出力カウント信号ＯＳＣＣＮＴも変化する。
比較部２３０は、使用者が所望する周波数信号、即ち設定周波数信号ＦＣＷと実際に出力された出力カウント信号ＯＳＣＣＮＴとを比較する。即ち、設定周波数信号ＦＣＷよりも実際に出力された出力カウント信号ＯＳＣＣＮＴが大きいか否かを比較して負数、正数のコードで比較結果を出力する。例えば、設定周波数信号ＦＣＷよりも出力カウント信号ＯＳＣＣＮＴが大きいと、比較部２３０は、出力周波数が大きいことを検出することで「負数１」を出力する。或いは、設定周波数信号ＦＣＷよりも出力カウント信号ＯＳＣＣＮＴが小さいと、出力周波数が小さいことを検出して「正数１」を出力する。設定周波数信号ＦＣＷと出力カウント信号ＯＳＣＣＮＴとが同一の場合「０」を出力する。
積分器２４０は、このような比較部２３０の結果に応答して積分を実行し、比較部２３０の頻度数を累積する。即ち、積分器２４０は、負数の頻度であっても、正数の頻度であっても、比較部２３０の出力結果に対して積分を実行する。
キャリブレーション２５０は、積分器２４０の結果に応じて第１周期信号生成部１００の所定の周波数周期信号のクロック数の加減算を行う。
このように、使用者が所望する周波数コード信号である設定周波数信号ＦＣＷとの差値を積分して第１周期信号生成部１００を制御することで、安定的な周波数出力が得られる。このような過程を、ループを介して繰り返すことで数式４に示す最終目標周波数が出力される。
Figure 2016134916
 （ＰＴＡＲは最終目標周波数、ＴＣＯＮは常時周期信号、ＦＣＷは設定周波数信号）
本実施形態によるオンチップオシレータ２００は、一種の周波数固定ループ（Ｆｒｅｑｕｅｎｃｙ Ｌｏｃｋｅｄ Ｌｏｏｐ：ＦＬＬ）の機能を行い、結局、ループを繰り返すことで、実際に出力される出力カウント信号ＯＳＣＣＮＴと設定周波数信号ＦＣＷとの差が０に収束する。従って、ＰＶＴの変化に対して鈍感であり、所定周期を有する周波数信号が出力される。
一方、第２周期信号生成部２１０において、実質的に時間によって変化せずに常に一定の周期信号を生成することを次の図面を参照して説明する。
図６Ａは、図５に示す第２周期信号生成部２１０の一実施形態による回路図である。
図６Ａを参照すると、第２周期信号生成部２１０は、バイアス電圧生成器（レファレンス）２１１、電圧制御部２１２、比較器２１３、及び分周部２１４を含む。
本実施形態による第２周期信号生成部２１０は、電源電圧／温度変化に応じて比較器の遅延時間が影響されないように、ＰＶＴ変化に対して常に一定の時間信号が生成される。
バイアス電圧生成器２１１は、所定電圧のバイアス電圧ＶＢＩＡＳを提供する。
電圧制御部２１２は、第１〜第３定電流源Ｉ１、Ｉ２、Ｉ３、複数のスイッチ（ｓｃ１、ｓｃ２、ｓｃ３、ｓｃ４、ｓｃ５）、第１及び第２キャパシタＣ１、Ｃ２、第１及び第２抵抗ＲＡ、ＲＢを含む。
第１定電流源Ｉ１と第１キャパシタＣ１とは、第１スイッチｓｃ１を介して直列に接続され、第１キャパシタＣ１と第１スイッチｓｃ２とが並列に備えられる。
第１スイッチｓｃ１は、イネーブル信号（ＥＮ）によって制御され、イネーブル信号ＥＮがハイレベルの場合に第１定電流源Ｉ１から第１キャパシタＣ１への電流経路が形成されて第１充電電圧ＶＣ１が第１キャパシタＣ１に充電される。反転イネーブル信号（／ＥＮ）によって第２スイッチｓｃ２が接続されると、第１キャパシタＣ１に放電経路が形成されてグランドレベルに放電される。
第３定電流源Ｉ３と第２キャパシタＣ２とは、第４スイッチｓｃ４を介して直列に接続され、第２キャパシタＣ２と第５スイッチｓｃ５とが並列になるように備えられ、第５スイッチｓｃ５の一側は第２キャパシタＣ２に接続され、他側は中央電位Ｖｍｉｄに接続される。
第４スイッチｓｃ４は、イネーブル信号（ＥＮ）によって制御され、イネーブル信号ＥＮがハイレベルの場合に第３定電流源Ｉ３から第２キャパシタＣ２への電流経路が形成されて第２充電電圧ＶＣ２が第２キャパシタＣ２に充電される。反転イネーブル信号（／ＥＮ）によって第５スイッチｓｃ５が接続されると第２キャパシタＣ２に充電経路又は放電経路が形成されるが、第５スイッチｓｃ５の他側ノード電圧レベルが中央電圧Ｖｍｉｄであるため、本実施形態では放電時に中央電圧Ｖｍｉｄレベルに放電される。
一方、第１定電流源Ｉ１と第３定電流源Ｉ３との間に備えられた第２定電流源Ｉ２は第１及び第２抵抗ＲＡ、ＲＢに直列に接続される。
第１及び第２抵抗ＲＡ、ＲＢは、互いに等価の抵抗値を有するが、これに制限されない。ここでは、第１及び第２抵抗ＲＡ、ＲＢが等価の抵抗を有するものとして例示したため、第１抵抗ＲＡと第２抵抗ＲＢとの間のノードは、第１及び第２抵抗ＲＡ、ＲＢの両端にかかる電圧の１／２値を有する。これを中央電圧Ｖｍｉｄと称する。第１及び第２抵抗（ＲＡ、ＲＢ）の上端ノードＡは第２定電流源Ｉ２から第１及び第２抵抗（ＲＡ、ＲＢ）を経由する際に電圧が印加され、ノードＡの電圧を基準電圧ＶＲと称する。従って、中央電圧Ｖｍｉｄは基準電圧ＶＲの１／２電圧である。
比較器２１３は、入力の一側が常に第６スイッチｓｗ６を介して基準電圧ＶＲを受信し、入力の他側が第１充電電圧ＶＣ１及び第２充電電圧ＶＣ２を選択的に受信する。比較器２１３の入力の他側は、第７及び第８スイッチ（ｓｃ７、ｓｃ８）にそれぞれ接続されて選択的入力がなされる。第７スイッチｓｃ７は最終出力信号の反転レベル（／ＴＯＵＴ）によって制御されるものとして例示し、第８スイッチｓｃ８は最終出力信号（ＴＯＵＴ）によって制御されるものとして例示する。しかし、これに制限されず、別途の制御信号を利用することができる。所定の比較タイミングに応答して選択的にスイッチを接続する信号であれば可能である。
比較器２１３は、基準電圧ＶＲと選択的に受信された第１充電電圧ＶＣ１及び第２充電電圧ＶＣ２とをそれぞれ比較して比較信号ｃｏｍｐ＿ｏｕｔを提供する。
分周部２１４は、入力された比較信号ｃｏｍｐ＿ｏｕｔに応答して最終出力信号ＴＯＵＴを出力する。分周部２１４は、比較信号ｃｏｍｐ＿ｏｕｔのライジングエッジを検出して次のライジングエッジまでハイレベルを維持する１／２分周回路である。
図６Ｂは、図６Ａに示す第２周期信号生成部の動作タイミングダイアグラムである。
図６Ａ及び図６Ｂを参照して、第２周期信号生成部２１０の動作を説明する。
初期に、イネーブル信号ＥＮがローレベルであると、第１キャパシタＣ１はグランドレベルに放電され、第２キャパシタＣ２は中央電圧Ｖｍｉｄレベルに充電される。比較器２１３は、第１入力ノードであるＶＮノードに基準電圧ＶＲが、第２入力ノードであるＶＰノードに中央電圧Ｖｍｉｄが受信されるため、比較信号ｃｏｍｐ＿ｏｕｔはローレベルである。
時刻ｔ０において、イネーブル信号ＥＮがハイレベルに活性化されると、第１キャパシタＣ１及び第２キャパシタＣ２が定電流Ｉｓにより充電し始める。第２キャパシタＣ２は中央電圧Ｖｍｉｄレベルから充電し始めるため第１キャパシタＣ１よりも先に基準電圧ＶＲに達する。
第２キャパシタＣ２の充電時間を第１充電時間Ｔｃｈａｒｇｅ１とし、第１キャパシタＣ１の充電時間を第２充電時間Ｔｃｈａｒｇｅ２とする。
時刻ｔ１で示すように、比較器２１３は、第１充電時間Ｔｃｈａｒｇｅ１よりも所定の遅延時間ｅｄｅｌ＋ｅｏｆｆ後、ハイレベルに一度トグルした後ローレベルに遷移する。
これに応答して第８スイッチｓｃ８が接続されると、第１充電電圧ＶＣ１が比較器２１３のＶＰノードに受信される。比較器２１３は、時刻ｔ１において第１充電電圧Ｖｃ１に沿って基準電圧ＶＲと比較する。
その後、時刻ｔ２において、第１充電電圧Ｖｃ１が基準電圧ＶＲよりも大きくなると、即ち基準電圧ＶＲまで充電された後、比較器２１３は、所定の遅延時間ｅｄｅｌ＋ｅｏｆｆ後に、時刻ｔ３において、ハイレベルにトグルした後ローレベルに遷移する。
一方、分周部２１４は、比較信号ｃｏｍｐ＿ｏｕｔのライジングエッジを検出して次のライジングエッジまでハイレベルを維持する最終出力信号ＴＯＵＴを出力する。
本実施形態の第２周期信号生成部２１０において、時間ｔ１−ｔ３の区間、即ち比較器２１３の出力時点の時間差を常時周期信号ＴＣＯＮとして定義する。
即ち、本実施形態において、イネーブル信号ＥＮが一度活性化される間に、比較器２１３の出力結果は２回出力されるように制御され、２回出力された結果の差を常時周期信号ＴＣＯＮとして定義する。
詳しく説明すると、１次比較信号ｃｏｍｐ＿ｏｕｔが出力される時点は、比較器２１３の遅延時間ｅｄｅｌ＋ｅｏｆｆ要素を含む時刻である。
同様に、２次比較信号ｃｏｍｐ＿ｏｕｔが出力される時点も、比較器２１３の遅延時間ｅｄｅｌ＋ｅｏｆｆ要素を含む時刻である。
即ち、同一の比較器２１３を使用することで、比較器２１３の遅延時間ｅｄｅｌ＋ｅｏｆｆが同じになり、出力される時点間の時刻差である遅延時間ｅｄｅｌ＋ｅｏｆｆ要素が相殺される。
第１キャパシタＣ１及び第２キャパシタＣ２がＣ０値を有すると仮定した場合（Ｃ１＝Ｃ２＝Ｃ０とする場合）、第１キャパシタＣ１がグランドレベルから基準電圧ＶＲまで充電される時間に所定の比較遅延時間ｅｄｅｌ＋ｅｏｆｆが加えられた時間と、第２キャパシタＣ２が中央電圧Ｖｍｉｄ値から基準電圧ＶＲまで充電される時間に所定の比較遅延時間ｅｄｅｌ＋ｅｏｆｆが加えられた時間との差を数式５に整理して示す。
Figure 2016134916
 （ＲＢがＲＡと同一値である場合、ＲＡで表記される）
数式５によると、正確に遅延時間ｅｄｅｌ＋ｅｏｆｆの要素が共通モード成分として動作するため、完全に相殺される。これにより、常時周期信号ＴＣＯＮは抵抗とキャパシタンスによってのみ決定されることがわかる。
キャパシタが、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）又はＶＮ（Ｖｅｒｔｉｃａｌ Ｎａｔｉｖｅ）形態で構成された場合、電源電圧／温度変化に対して値が変化せず、安定的であるということは当業者なら自明な事実である。
抵抗の温度係数（ＴＣＲ：Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｒｅｓｉｓｔｏｒ）を考慮して温度係数符号が互いに反対である抵抗の組み合わせで構成した場合、電源電圧／温度変化に対して値が変化せずに安定的であるとのことが論文（Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ、２００７．ＩＳＣＡＳ ２００７．ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ、“Ｐｒｏｃｅｓｓ−Ｉｎｄｅｐｅｎｄｅｎｔ Ｒｅｓｉｓｔｏｒ Ｔｅｍｐｅｒａｔｕｒｅ−Ｃｏｅｆｆｉｃｉｅｎｔｓ ｕｓｉｎｇ Ｓｅｒｉｅｓ／Ｐａｒａｌｌｅｌ ａｎｄ Ｐａｒａｌｌｅｌ／Ｓｅｒｉｅｓ Ｃｏｍｐｏｓｉｔｅ Ｒｅｓｉｓｔｏｒｓ”）にも既に開示されている。
従って、本実施形態によれば、ＰＶＴ変化に対して安定的且つ低電力で動作するオンチップオシレータを具現することができる。
本実施形態によるオンチップオシレータ２００は、外部クロックソースを排除し、自主的にセルフ誤差補正を行うＦＬＬ（Ｆｒｅｑｕｅｎｃｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）の具現が可能である。
即ち、時間によって変化せずに常に一定の所定周期信号を生成し、これを設定された周波数と実際に出力された出力周波数とを比較する基準信号として用い、これらの周波数に差が発生しなくなるまで継続ループを動作させることで、外部クロックソースなしでも自主的に周波数を補正することができ、ＰＶＴの変化に影響されずに所定の周波数を生成することが可能になる。
このように、本実施形態によれば、低電力で動作しながら所定周期のクロック信号生成が可能になる。また、ＰＶＴ変化に対しても安定的に動作しながらオンチップオシレータの面積効率も高くすることができる。
図７は、図５に示すオンチップオシレータ２００を含む一実施形態による半導体システムである。
図７を参照すると、半導体システム３００は、図５に示すオンチップオシレータ２００を含むＳｏＣ（システムオンチップ）３０２、アンテナ３０１、無線送受信器３０３、入力装置３０５、及びディスプレイ３０７を含む。無線送受信器３０３は、アンテナ３０１を介して無線信号を発信したり受信したりする。例えば、無線送受信器３０３は、アンテナ３０１を介して受信した無線信号をＳｏＣ３０２で処理される信号に変更する。
従って、ＳｏＣ３０２は、無線送受信器３０３から出力された信号を処理し、処理された信号をディスプレイ３０７に伝送する。また、無線送受信器３０３は、ＳｏＣ３０２から出力された信号を無線信号に変更し、変更された無線信号を、アンテナ３０１を介して外部装置に出力する。
入力装置３０５は、ＳｏＣ３０２の動作を制御するための制御信号又はＳｏＣ３０２によって処理されるデータを入力する装置であって、タッチパッド（ｔｏｕｃｈ ｐａｄ）とコンピュータマウス（ｃｏｍｐｕｔｅｒ ｍｏｕｓｅ）のようなポインティング装置（ｐｏｉｎｔｉｎｇ ｄｅｖｉｃｅ）、キーパッド（ｋｅｙ ｐａｄ）、又はキーボードで具現される。
図８は、図５に示すオンチップオシレータ２００を含む一実施形態によるコンピュータシステムである。
図８を参照すると、図５に示すオンチップオシレータ２００を含むコンピュータシステム４００は、ＰＣ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ）、ネットワークサーバ（Ｎｅｔｗｏｒｋ Ｓｅｒｖｅｒ）、タブレット（ｔａｂｌｅｔ）ＰＣ、ネットブック（ｎｅｔ−ｂｏｏｋ）、電子書籍リーダー（ｅ−ｒｅａｄｅｒ）、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、ＭＰ３プレーヤ、又はＭＰ４プレーヤで具現される。
コンピュータシステム４００は、ＳｏＣ４０５、メモリ装置４０１、メモリ装置４０１とのデータ処理動作を制御するメモリコントローラ４０２、ディスプレイ４０３、及び入力装置４０４を含む。
ＳｏＣ４０５は、入力装置４０４を介して入力されたデータに基づいてメモリ装置４０１に保存されたデータがディスプレイ４０３を介して表示される。例えば、入力装置４０４は、タッチパッド又はコンピュータマウスのようなポインティング装置、キーパッド、又はキーボードで具現される。ＳｏＣ４０５は、コンピュータシステム４００の全般的な動作を制御し、メモリコントローラ４０２の動作を制御する。
一実施形態において、メモリ装置４０１の動作を制御するメモリコントローラ４０２は、ＳｏＣ４０５の一部として具現され、他の実施形態として、ＳｏＣ４０５と異なる別個のチップに具現される。
図９は、図５に示すオンチップオシレータ２００を含む他の実施形態によるコンピュータシステムである。
図９を参照すると、図５に示すオンチップオシレータ２００を含むコンピュータシステム５００は、イメージ処理装置（ｉｍａｇｅ ｐｒｏｃｅｓｓ ｄｅｖｉｃｅ）、例えば、デジタルカメラ、又はデジタルカメラが付着された携帯電話若しくはスマートフォンで具現される。
コンピュータシステム５００は、ＳｏＣ５０５、メモリ装置５０１、及びメモリ装置５０１とのデータ処理動作、例えば書き込み動作又は読み出し動作を制御するメモリコントローラ５０２を含む。また、コンピュータシステム５００は、イメージセンサ５０３及びディスプレイ５０４を更に含む。
コンピュータシステム５００のイメージセンサ５０３は光学イメージをデジタル信号に変換し、変換されたデジタル信号はＳｏＣ５０５又はメモリコントローラ５０２に伝送される。ＳｏＣ５０５の制御により、変換されたデジタル信号はディスプレイ５０４を介してディスプレイされるか又はメモリコントローラ５０２を介してメモリ装置５０１に保存される。また、メモリ装置５０１に保存されたデータは、ＳｏＣ５０５又はメモリコントローラ５０２の制御によりディスプレイ５０４を介して表示される。一実施形態において、メモリ装置５０１の動作を制御するメモリコントローラ５０２はＳＯＣ５０５の一部として具現され、他の実施形態として、ＳｏＣ５０５と異なる別個のチップで具現される。
図１０は、図５に示すオンチップオシレータ２００を含む更に他の実施形態によるメモリシステムである。
図１０を参照すると、メモリシステム６００は、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）のようなデータ処理装置で具現される。
メモリシステム６００は、複数のメモリ装置６０１、複数のメモリ装置６０１のそれぞれのデータ処理動作を制御するメモリコントローラ６０２、ＤＲＡＭのような揮発性メモリ装置６０３、メモリコントローラ６０２とホスト６０４との間で相互伝送されるデータを揮発性メモリ装置６０３に保存することを制御するＳｏＣ６０５を含む。
上述の実施形態は、コンピュータ読み取り可能な記録媒体にコンピュータが読み取り可能なコードとして具現される。
コンピュータ読み取り可能な記録媒体としては、コンピュータシステムで読み取り可能なデータが保存されるあらゆる種類の記録装置を含む。コンピュータ読み取り可能な記録媒体の例としては、ＲＯＭ、ＲＡＭ、ＣＤ−ＲＯＭ、磁気テープ、フロッピー（登録商標）ディスク、光データ保存装置などがある。またコンピュータ読み取り可能な記録媒体は、ネットワークに接続されたコンピュータシステムに分散されて、分散方式に応じてコンピュータが読み取り可能なコードを保存して実行するために用いられる。そして、本発明を具現するための機能的な（ｆｕｎｃｔｉｏｎａｌ）プログラム、コード及びコードセグメントは、本発明が属する技術分野のプログラマによって容易に推論される。
以上、図面を参照しながら本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
本発明は、時間デジタル変換器、特にデジタルＰＬＬ回路内のＴＤＣに応用が可能である。
１、５ クロック発生器
３ 共振部
１０、１１０、２１１ バイアス電圧発生器（レファレンス）
２０、１２０、２１２ 電圧制御部
３０ ロジック部
５０ リラクゼーションクロック発生器
１００ 第１周期信号生成部（クロック発生器）
１３０、２１３ 比較器
２００ オンチップオシレータ
２１０ 第２周期信号生成部
２１４ 分周部
２２０ カウンタ
２３０ 比較部
２４０ 累積器
２５０ キャリブレーション
３００ 半導体システム
３０１ アンテナ
３０２、４０５、５０５、６０５ ＳｏＣ（システムオンチップ）
３０３ 無線送受信器
３０５、４０４ 入力装置
３０７、４０３、５０４ ディスプレイ
４００、５００ コンピュータシステム
４０１、５０１、６０１ メモリ装置
４０２、５０２、６０２ メモリコントローラ
５０３ イメージセンサ
６００ メモリシステム
６０３ 揮発性メモリ装置（ＤＲＡＭ）
６０４ ホスト

Claims (20)

  1. 時間変化に応じて２つの入力信号の特性が変化する比較器と、
    抵抗及び少なくとも１つの定電流源を含む電圧制御部と、を有し、
    前記電圧制御部は、前記定電流源の出力電流及び前記抵抗の抵抗値に比例するＤＣ電圧を生成し、
    前記比較器は、前記電圧制御部によって生成されたランプ電圧と前記ＤＣ電圧とを比較することを特徴とするクロック発生器。
  2. 前記電圧制御部は、第１キャパシタ及び第２キャパシタを含み、
    前記抵抗は、前記第１キャパシタと前記第２キャパシタとの間に接続されることを特徴とする請求項１に記載のクロック発生器。
  3. 前記第１キャパシタの充電中に前記第２キャパシタが放電され、前記第１キャパシタの放電中に前記第２キャパシタが充電されることを特徴とする請求項２に記載のクロック発生器。
  4. 前記ランプ電圧は、前記第１キャパシタに充電される電圧及び前記第２キャパシタに充電される電圧を含むことを特徴とする請求項３に記載のクロック発生器。
  5. 前記比較器は、時間に応じてそれぞれの入力ノードに前記ＤＣ電圧と前記第１キャパシタ及び前記第２キャパシタに充電される電圧とを交互に受信することを特徴とする請求項４に記載のクロック発生器。
  6. バイアス電圧を提供する電圧生成部と、
    定電流源、抵抗、及びキャパシタを含み、充放電動作によって前記定電流源と前記キャパシタとの間にランプ（ｒａｍｐ）電圧を生成し、前記バイアス電圧に基づいて前記定電流源と前記抵抗との間のＤＣ電圧を生成する電圧制御部と、
    前記ランプ電圧と前記ＤＣ電圧とを比較することでクロック信号を生成する比較器と、を有することを特徴とするクロック発生器。
  7. 前記電圧生成部は、ＭＯＳＦＥＴを含むことを特徴とする請求項６に記載のクロック発生器。
  8. 前記電圧制御部は、
    前記クロック信号によって制御される複数のスイッチと、
    前記複数のスイッチのうちの一部のスイッチの設定に応じて充放電動作が互いに反転されるそれぞれのキャパシタンスを有する第１キャパシタ及び第２キャパシタと、
    前記第１キャパシタと前記第２キャパシタとの間に接続される抵抗と、を含むことを特徴とする請求項７に記載のクロック発生器。
  9. 前記電圧制御部は、前記クロック信号に応じて前記定電流源から前記抵抗に至る電流経路が形成されて前記ＤＣ電圧を生成することを特徴とする請求項８に記載のクロック発生器。
  10. 前記クロック信号に応じて前記第１キャパシタの充電中に前記第２キャパシタが放電されることを特徴とする請求項８に記載のクロック発生器。
  11. 前記比較器は、前記ＤＣ電圧と前記第１キャパシタに充電される前記ランプ電圧とを比較することを特徴とする請求項１０に記載のクロック発生器。
  12. 前記クロック信号に応じて前記第１キャパシタの放電中に前記第２キャパシタが充電されることを特徴とする請求項８に記載のクロック発生器。
  13. 前記比較器は、前記ＤＣ電圧と前記第２キャパシタに充電される前記ランプ電圧とを比較することを特徴とする請求項１２に記載のクロック発生器。
  14. 前記第１キャパシタ及び前記第２キャパシタのキャパシタンスは、略同一であることを特徴とする請求項８に記載のクロック発生器。
  15. 前記比較器は、時間に応じてそれぞれの入力ノードに前記ＤＣ電圧と前記ランプ電圧とを交互に受信することを特徴とする請求項６に記載のクロック発生器。
  16. 抵抗及びキャパシタを含み、第１周期信号を提供する第１周期信号生成部と、
    時間によって変化せずに常に一定の所定周期を有する第２周期信号を提供する第２周期信号生成部と、
    前記第１周期信号のクロック数を前記第２周期信号の間カウントしてカウント信号を出力するカウンタと、
    前記カウンタの出力カウント信号と予め設定された周波数とを比較する比較部と、
    前記比較部の結果を累積する累積器と、
    前記累積器の結果に応じて前記第１周期信号のクロック数の加減算を行うキャリブレーションと、を備えることを特徴とするオンチップオシレータ。
  17. 前記第１周期信号生成部は、少なくとも１つの定電流源を含み、
    前記キャパシタの充放電動作を用いて前記定電流源と前記キャパシタとの間のランプ（ｒａｍｐ）電圧及び前記定電流源と前記抵抗との間のＤＣ電圧を生成し、前記ランプ電圧と前記ＤＣ電圧とを比較することで前記第１周期信号を生成することを特徴とする請求項１６に記載のオンチップオシレータ。
  18. 前記第２周期信号生成部は、
    所定のバイアス電圧を生成する電圧生成部と、
    前記バイアス電圧により制御されて充放電電圧を生成する電圧制御部と、
    前記電圧制御部の電圧と基準電圧とを比較する比較器と、を含むことを特徴とする請求項１７に記載のオンチップオシレータ。
  19. 前記電圧制御部は、
    複数のスイッチと、
    前記複数のスイッチのうちの一部のスイッチの設定に応じて充放電動作が互いに反転される第１キャパシタ及び第２キャパシタと、
    前記第１キャパシタと前記第２キャパシタとの間の複数の抵抗と、を含むことを特徴とする請求項１８に記載のオンチップオシレータ。
  20. 前記複数の抵抗は、所定の抵抗比を有するように接続されることを特徴とする請求項１９に記載のオンチップオシレータ。
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