JP2015095860A5 - - Google Patents

Description

ところで、前述した図２において、スタートアップ時に、制御電圧Ｖcntl＝０Ｖとした場合、ＶＣＤＬ１を構成する各遅延ユニット101〜112(100)が動作しないため、図１に示すＤＬＬ回路(タイミング調整回路)は起動しない。そこで、スタートアップ時に、制御電圧Ｖcntlとして電源電圧(高電位電源電圧)ＶＤＤを与える場合を、図４を参照して説明する。

また、遅延ユニット111の出力信号(位相が３６０°の信号)を波形整形ユニット211により波形整形した信号(ＣＫ360：フィードバッククロック信号)ＦＢは、マスク回路６２で所定期間マスクされ、信号ＦＢ'としてＰＦＤ３の他方の入力に与えられる。

図１１は、図１０に示す第２実施例のタイミング調整回路の動作を説明するための図である。図１１において、参照符号0(VCDL)およびＶcm0は、遅延ユニット103の差動出力信号およびそのコモン電圧を示し、360(VCDL)およびＶcm360は、遅延ユニット111の差動出力信号およびそのコモン電圧を示す。

すなわち、図１０を参照して説明した第２実施例では、起動時において、例えば、遅延ユニット103の差動出力信号0(VCDL)におけるコモン電圧Ｖcm0、および、遅延ユニット111の差動出力信号360(VCDL)におけるコモン電圧Ｖcm360は、安定していない。

（付記８）
前記スタートアップ回路は、
前記入力クロック信号が前記第１周波数のとき、前記第２の数だけカウントする第４の数の第１フリップフロップと、
前記入力クロック信号が前記第２周波数のとき、前記第１フリップフロップと協働して前記第３の数だけカウントする第５の数の第２フリップフロップと、
起動時を示す起動信号および前記第１フリップフロップの出力の論理を取る第１論理回路と、
前記入力クロック信号が第１周波数か第２周波数かに基づいて、前記第１フリップフロップのみ使用するか、前記第１フリップフロップおよび前記第２フリップフロップの両方を使用するかを制御する第２論理回路と、
前記第１論理回路の出力信号により制御され、前記制御電圧のレベルを調整するトランジスタと、を含む、
ことを特徴とする付記７に記載のタイミング調整回路。

Claims (14)

1. 入力クロック信号を受け取り、制御電圧に基づいて遅延量を変化させた多相クロックを生成する電圧制御遅延線と、
   基準になる第１クロックと前記電圧制御遅延線からの第２クロックの位相差を検出する位相検出器と、
   検出された前記位相差に基づいて前記制御電圧を生成する制御電圧生成回路と、
   起動後の一定期間のみ動作して、前記制御電圧を、第１電圧および第２電圧の間で連続的に変化させるスタートアップ回路と、を有する、
   ことを特徴とするタイミング調整回路。
2. 前記スタートアップ回路は、
   起動後において、前記電圧制御遅延線から前記第２クロックが生成されるまでの期間において、前記制御電圧を、ロック電圧の近傍となるように調整する、
   ことを特徴とする請求項１に記載のタイミング調整回路。
3. 前記スタートアップ回路は、
   前記第２クロックを第１の数だけカウントして停止するようになっている、
   ことを特徴とする請求項１または請求項２に記載のタイミング調整回路。
4. 前記スタートアップ回路は、
   前記入力クロック信号をカウントする前記第１の数のフリップフロップと、
   起動時を示す起動信号および前記第１の数のフリップフロップの出力の論理を取る論理回路と、
   前記論理回路の出力信号により制御され、前記制御電圧のレベルを調整するトランジスタと、を含む、
   ことを特徴とする請求項３に記載のタイミング調整回路。
5. 前記スタートアップ回路は、
   前記入力クロック信号が第１周波数のときは、前記第２クロックを第２の数だけカウントして停止し、
   前記入力クロック信号が前記第１周波数よりも高い第２周波数のときは、前記第２クロックを前記第２の数よりも多い第３の数だけカウントして停止する、
   ことを特徴とする請求項１乃至請求項３のいずれか１項に記載のタイミング調整回路。
6. 前記スタートアップ回路は、
   前記入力クロック信号が前記第１周波数のとき、前記第２の数だけカウントする第４の数の第１フリップフロップと、
   前記入力クロック信号が前記第２周波数のとき、前記第１フリップフロップと協働して前記第３の数だけカウントする第５の数の第２フリップフロップと、
   起動時を示す起動信号および前記第１フリップフロップの出力の論理を取る第１論理回路と、
   前記入力クロック信号が第１周波数か第２周波数かに基づいて、前記第１フリップフロップのみ使用するか、前記第１フリップフロップおよび前記第２フリップフロップの両方を使用するかを制御する第２論理回路と、
   前記第１論理回路の出力信号により制御され、前記制御電圧のレベルを調整するトランジスタと、を含む、
   ことを特徴とする請求項５に記載のタイミング調整回路。
7. 前記電圧制御遅延線は、それぞれが前記制御電圧に基づいて遅延量が変化する、縦列接続された複数の遅延ユニットを有し、
   前記縦列接続された複数の遅延ユニットにおける初段の遅延ユニットには、前記入力クロック信号が入力され、
   ｎおよびｍを正の整数で、ｎ＜ｍとして
   前記第１クロックは、前記複数段の遅延ユニットにおけるｎ段目の遅延ユニットから出力され、
   前記第２クロックは、前記複数段の遅延ユニットにおけるｍ段目の遅延ユニットから出力される、
   ことを特徴とする請求項１乃至請求項６のいずれか１項に記載のタイミング調整回路。
8. 前記入力クロック信号は、容量を介して前記初段の遅延ユニットに入力される、
   ことを特徴とする請求項７に記載のタイミング調整回路。
9. 前記入力クロック信号は、差動の入力クロック信号であり、
   前記容量は、
   前記初段の遅延ユニットの正論理の入力に設けられ、正論理の入力クロック信号を受け取る第１容量と、
   前記初段の遅延ユニットの負論理の入力に設けられ、負論理の入力クロック信号を受け取る第２容量と、を含む、
   ことを特徴とする請求項８に記載のタイミング調整回路。
10. さらに、
    前記初段の遅延ユニットの前記正論理の入力と負論理の出力の間に設けられた第１抵抗と、
    前記初段の遅延ユニットの前記負論理の入力と正論理の出力の間に設けられた第２抵抗と、を含む、
    ことを特徴とする請求項９に記載のタイミング調整回路。
11. さらに、
    起動していないとき、前記初段の遅延ユニットの差動出力信号におけるコモンモード電圧を、固定電圧に制御し、起動後は、前記初段の遅延ユニットの差動出力端子をフローティング状態にするコモン電圧制御回路を有する、
    ことを特徴とする請求項９または請求項１０に記載のタイミング調整回路。
12. さらに、
    前記第１クロックをマスクする第１マスク回路と、
    前記第２クロックをマスクする第２マスク回路と、を有し、
    前記第２マスク回路の出力信号は、前記第１マスク回路の出力信号よりも前に出力される、
    ことを特徴とする請求項１乃至請求項１１のいずれか１項に記載のタイミング調整回路。
13. さらに、
    前記第１クロックをマスクする第１マスク回路と、
    前記第２クロックをマスクする第２マスク回路と、を有し、
    前記第２マスク回路の出力信号は、前記第１マスク回路の出力信号よりも前に出力され、
    前記第１マスク回路および前記第２マスク回路は、前記トランジスタが制御される信号を受け取ってマスク制御を行う、
    ことを特徴とする請求項４または請求項６に記載のタイミング調整回路。
14. タイミング調整回路と、
    前記タイミング調整回路により生成された多相クロックを受け取って処理する内部回路と、を有する半導体集積回路装置であって、
    前記タイミング調整回路は、
    入力クロック信号を受け取り、制御電圧に基づいて遅延量を変化させた多相クロックを生成する電圧制御遅延線と、
    基準になる第１クロックと前記電圧制御遅延線からの第２クロックの位相差を検出する位相検出器と、
    検出された前記位相差に基づいて前記制御電圧を生成する制御電圧生成回路と、
    起動後の一定期間のみ動作して、前記制御電圧を、第１電圧および第２電圧の間で連続的に変化させるスタートアップ回路と、を有する、
    ことを特徴とする半導体集積回路装置。