JP2020128947A - 検出器 - Google Patents

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宏徳 中原
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Abstract

【課題】電源電圧の低下により生じるロジック素子の遅延時間が外的要因でバラついても、動作保証電圧外となったことを検知することができる検出器を提供する。【解決手段】複数の第１の検出回路と、第１の検出率算出部と、複数の第２の検出回路と、第２の検出率算出部と、比較判定部と、を備える。前記複数の第１の検出回路のそれぞれが、入力電圧が正常に動作する動作保証範囲外の値であるか否かを検出し、前記第１の検出率算出部が、前記検出された第１の検出回路の個数の第１の検出率を算出し、前記複数の第２の検出回路のそれぞれが、所定の基準電圧が閾値電圧より低いか否かを検出し、前記第２の検出率算出部が、前記検出された第２の検出回路の個数の第２の検出率を算出し、前記比較判定部が、前記第１の検出率と前記第２の検出率とが略同等以上のとき、前記入力電圧の値が前記閾値電圧の値以下であると判定する、検出器を提供する。【選択図】図１

Description

本技術は、検出器に関し、特に、デジタル検出回路を用いたロジック検出器に関する。
ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｃｅｓｉｎｇ Ｕｎｉｔ）やＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等を搭載する半導体デバイス（集積回路）において、ロジック回路の動作保証電圧は、ロジック回路を動作させたときの電源ドゥループを考慮して決められる。
近年、半導体デバイス（集積回路）における消費電力を削減するために、半導体デバイス（集積回路）に設定される動作保証電圧を限界まで低くしたいという要求がある。このため、ロジック回路に供給された電圧が動作保証範囲外になった場合は、その供給された電圧が動作保証外になったことを検知する回路が求められる。
ここで、半導体デバイス（集積回路）の入力電圧が一時的に変動する、電源ドゥループという現象が知られている。電源ドゥループを検出する手段として、アナログ回路を用いて検出する手段が知られている。
しかしながら、アナログ回路で電源ドゥループを検出する場合、アンプの応答性が悪く、速い電源ドゥループを検出することができない場合がある。これに対し、アンプの応答速度を改善すると、消費電力（消費電流）が増大することが考えられる。
そこで、近年、ロジック回路（デジタル回路）を用いて電源ドゥループを検出する手段が検討されている（例えば、非特許文献１）。
Ｋａｍｉｌ Ｇｏｍｉｎａ，Ｊｅａｎ−Ｂａｐｔｉｓｔｅ Ｒｉｇａｕｄ，Ｐｈｉｌｉｐｐｅ Ｇｅｎｄｒｉｅｒ，Ｐｈｉｌｉｐｐｅ Ｃａｎｄｅｌｉｅｒ ａｎｄ Ａｓｓｉａ Ｔｒｉａ，"Ｐｏｗｅｒ ｓｕｐｐｌｙ ｇｌｉｔｃｈ ａｔｔａｃｋｓ：ｄｅｓｉｇｎ ａｎｄ ｅｖａｌｕａｔｉｏｎ ｏｆ ｄｅｔｅｃｔｉｏｎ ｃｉｒｃｕｉｔ"，"２０１４ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｈａｒｄｗａｒｅ−Ｏｒｉｅｎｔｅｄ Ｓｅｃｕｒｉｔｙ ａｎｄ Ｔｒｕｓｔ （ＨＯＳＴ）"，２０１４，１３９−１４０，Ｆｉｇ．６−８
非特許文献１には、グリッチ電圧を検出する検出回路について開示されている。本明細書におけるグリッチ電圧とは、内部回路の動作や外的要因により発生する、予期しない、又は、望ましくない電源電圧の変動のことをいう。検出回路は、電源電圧の低下により生じるロジック素子の遅延時間を用いて、意図的にフリップフロップのセットアップ違反やホールド違反を発生させてグリッチ電圧を検出する。
しかしながら、ロジック素子の遅延時間は、プロセス依存、温度依存、及び半導体デバイス（集積回路）の個体内部にバラツキが存在するため、電源電圧の低下により生じるロジック素子の遅延時間を管理することは難しく、結果、検出回路の検出電圧には、バラツキが存在する。
本技術は、このような状況に鑑みてなされたものであり、電源電圧の低下により生じるロジック素子の遅延時間が外的要因でバラついても、動作保証電圧外となったことを精度よく検知することができる検出器を提供することを主目的とする。
本発明者は、上述の目的を解決するために鋭意研究を行った結果、電源電圧の低下により生じるロジック素子の遅延時間が外的要因でバラついても、動作保証電圧外となったことを精度よく検知することができることに成功し、本技術を完成するに至った。
即ち、本技術では、複数の第１の検出回路と、
第１の検出率算出部と、
複数の第２の検出回路と、
第２の検出率算出部と、
比較判定部と、を備え、
前記複数の第１の検出回路のそれぞれが、処理回路に供給される入力電圧が前記処理回路において正常に動作する動作保証範囲外の値であるか否かを検出し、
前記第１の検出率算出部が、前記入力電圧が前記動作保証範囲外の値であることを検出した前記第１の検出回路の個数をカウントし、前記複数の第１の検出回路の全個数における前記検出された第１の検出回路の個数の第１の検出率を算出し、
前記複数の第２の検出回路のそれぞれが、供給される所定の基準電圧が動作保証範囲を決定するための閾値電圧より低いか否かを検出し、
前記第２の検出率算出部が、前記所定の基準電圧が前記閾値電圧より低いことを検出した前記第２の検出回路の個数をカウントし、前記複数の第２の検出回路の全個数における前記検出された第２の検出回路の個数の第２の検出率を算出し、
前記比較判定部が、前記第１の検出率と前記第２の検出率とを比較して、前記第１の検出率と前記第２の検出率とが略同等以上のとき、前記入力電圧の値が前記閾値電圧の値以下であると判定する、検出器を提供する。
本技術に係る検出器において、前記比較判定部が、前記第１の検出率と前記第２の検出率とが略同等のとき、前記入力電圧の値と前記閾値電圧の値とが略同等であると判定するようにしてもよい。
本技術に係る検出器において、前記複数の第１の検出回路のそれぞれが、第１の論理回路群で構成され、
前記複数の第２の検出回路のそれぞれが、第２の論理回路群で構成され、
前記第１の論理回路群と前記第２の論理回路群とが略同一の構成であってもよい。
さらに、本技術に係る検出器において、前記第１の論理回路群と前記第２の論理回路群のそれぞれが、第１のフリップフロップと、第２のフリップフロップと、遅延素子とを有し、
前記第１のフリップフロップの出力と前記第２のフリップフロップの入力との間に、前記遅延素子が設けられていてもよい。
本技術に係る検出器において、基準電圧生成回路を備え、
前記入力電圧が、電源電圧であり、
前記基準電圧生成回路が、供給される電源電圧から前記所定の基準電圧を生成し、
前記複数の第１の検出回路のそれぞれは、前記処理回路を動作させるためのシステムクロックと略同等の周波数のクロックで動作し、
前記複数の第２の検出回路のそれぞれは、前記システムクロックよりも周波数の低いクロックで動作し、
前記比較判定部が、前記システムクロックと略同等の周波数のクロックで動作し、前記第１の検出率と前記第２の検出率とを比較するようにしてもよい。
本技術に係る検出器において、基準電圧生成回路を備え、
前記入力電圧が、電源電圧であって、前記基準電圧生成回路にも供給され、
前記基準電圧生成回路が、前記入力電圧から前記所定の基準電圧を生成し、
前記複数の第１の検出回路のそれぞれは、前記処理回路を動作させるためのシステムクロックと略同等の周波数のクロックで動作し、
前記複数の第２の検出回路のそれぞれは、前記システムクロックと略同等の周波数のクロックで動作し、
前記電源電圧が変動したとき、前記第１の検出率算出部が、前記電源電圧が変動した後の電源電圧に基づいて前記第１の検出率を算出し、前記第２の検出率算出部が、前記電源電圧が変動する前の電源電圧に基づいて前記第２の検出率を算出し、
前記比較判定部が、前記システムクロックと略同等の周波数のクロックで動作し、前記電源電圧が変動した後の電源電圧に基づいて算出された前記第１の検出率と、前記電源電圧が変動する前の電源電圧に基づいて算出された前記第２の検出率とを比較するようにしてもよい。
本技術によれば、検出器は、電源電圧の低下により生じるロジック素子の遅延時間が外的要因でバラついても、動作保証電圧外となったことを検知することができる。なお、本技術の効果は、必ずしも上記の効果に限定されるものではなく、本技術に記載されたいずれかの効果であってもよい。
本技術に係る第１の実施形態の検出器の一例であるロジック検出器の構成の例を示すブロック図である。 本技術に係る第１の実施形態のロジック検出器における第１の検出回路の構成例を示すブロック図である。 本技術に係る第１の実施形態のロジック検出器における第２の回路ブロックの検出率の分布を示した特性図である。 本技術に係る第２の実施形態の検出器の一例であるロジック検出器の構成の例を示すブロック図である。 本技術に係る第３の実施形態の検出器の一例であるロジック検出器の構成の例を示すブロック図である。
以下、本技術を実施するための好適な形態について図面を参照しながら説明する。なお、以下に説明する実施形態は、本技術の代表的な実施形態の一例を示したものであり、これにより本技術の範囲が狭く解釈されることはない。
なお、説明は以下の順序で行う。
１．本技術の概要
２．第１の実施形態（検出器の例１）
３．第２の実施形態（検出器の例２）
４．第３の実施形態（検出器の例３）
＜１．本技術の概要＞
従来、グリッチ電圧をアナログ回路で検出する手段では、電源ドゥループを検出する際、アンプの応答性が悪く、速い電源ドゥループを検出することができない場合がある。なお、速い電源ドゥループとは、瞬間的に電圧が下がる電源ドゥループのことをいう。また、アンプの応答速度を改善すると、消費電力（消費電流）が増大するということが考えられる。これに対し、ロジック回路を用いて電源ドゥループを検出する手段では、ロジック素子の遅延時間を用いて、意図的にフリップフロップのセットアップ違反やホールド違反を発生させてグリッチ電圧を検出している。
しかしながら、ロジック素子の遅延時間は、プロセス依存、温度依存、及び半導体デバイス（集積回路）の個体内部にバラツキが存在するため、電源電圧の低下により生じるロジック素子の遅延時間を管理することは難しく、結果、検出回路の検出電圧には、バラツキが存在する。
さらに、温度依存には個体自体（例えば、半導体デバイス自体）のバラつきも存在すると考えられ、量産工程においてある特定の電圧の温度で検査して検出電圧をトリミングしたとしても、検出電圧の温度特性は、個体ごとに異なることが想定される。このため、半導体デバイス（集積回路）では、全ての温度で動作保証することは難しいと考えられる。
本技術は、このような状況に鑑みてなされたものであり、電源電圧の低下により生じるロジック素子の遅延時間が外的要因でバラついても、動作保証電圧外となったことを精度よく検知することができる検出器を提供することを主目的とする。
＜２．第１の実施形態（電源回路の例１）＞
本技術に係る第１の実施形態の検出器は、複数の第１の検出回路と、第１の検出率算出部と、複数の第２の検出回路と、第２の検出率算出部と、比較判定部と、を備え、複数の第１の検出回路のそれぞれが、処理回路に供給される入力電圧が処理回路において正常に動作する動作保証範囲外の値であるか否かを検出し、第１の検出率算出部が、入力電圧が動作保証範囲外の値であることを検出した第１の検出回路の個数をカウントし、複数の第１の検出回路の全個数における検出された第１の検出回路の個数の第１の検出率を算出し、複数の第２の検出回路のそれぞれが、供給される所定の基準電圧が動作保証範囲を決定するための閾値電圧より低いか否かを検出し、第２の検出率算出部が、所定の基準電圧が閾値電圧より低いことを検出した第２の検出回路の個数をカウントし、複数の第２の検出回路の全個数における検出された第２の検出回路の個数の第２の検出率を算出し、比較判定部が、第１の検出率と第２の検出率とを比較して、第１の検出率が第２の検出率が略同等以上のとき、入力電圧の値が閾値電圧の値以下であると判定する、検出器である。
本技術に係る第１の実施形態の検出器によれば、電源電圧の低下により生じるロジック素子の遅延時間が外的要因でバラついても、動作保証電圧外となったことを精度よく検知することができる。
［ロジック検出器の構成］
図１に、本技術に係る第１の実施形態の検出器の一例であるロジック検出器１００を示す。図１は、本技術を適用したロジック検出器１００の構成例を示すブロック図である。
図１に示すように、本技術に係る第１の実施形態のロジック検出器１００は、第１の回路ブロック１１と、第１の検出率算出部１５と、第２の回路ブロック２１と、第２の検出率算出部２５と、比較判定部３０とを備えて構成されている。
第１の回路ブロック１１は、第１の検出回路１０ａ、第１の検出回路１０ｂ、・・・第１の検出回路１０ｎを有している。複数の第１の検出回路（第１の検出回路１０ａ、第１の検出回路１０ｂ、・・・第１の検出回路１０ｎ）のそれぞれは、処理回路（図示せず）に供給される入力電圧が、処理回路（図示せず）において正常に動作する動作保証範囲外の値であるか否かを検出する。なお、処理回路（図示せず）における動作保証範囲は、例えば、１．５［Ｖ］〜０．６［Ｖ］と設定することができる。
なお、複数の第１の検出回路（第１の検出回路１０ａ、第１の検出回路１０ｂ、・・・第１の検出回路１０ｎ）のうち、いずか１つを特定する必要がない場合は、単に、第１の検出回路１０と記載することにする。また、第１の回路ブロック１１が有する第１の検出回路１０の個数は、特に限定されるものではなく、例えば、数十個以上とする。
複数の第１の検出回路１０のそれぞれは、第１の論理回路群で構成される。図２に、第１の検出回路１０を示す。図２は、本技術に係る第１の実施形態のロジック検出器１００における第１の検出回路１０の構成例を示すブロック図である。なお、第１の検出回路１０の構成例は一例であり、他の構成であっても適用することができる。
図２に示すように、本技術に係る第１の実施形態の第１の検出回路１０は、第１のフリップフロップＦＦ１と、インバータＩＶ１と、第２のフリップフロップＦＦ２と、遅延素子ＤＬ１と、否定排他的論理和ＸＮＲとを有している。
第１のフリップフロップＦＦ１の入力には、インバータＩＶ１を介して、第１のフリップフロップＦＦ１の出力が接続されている。これにより、第１のフリップフロップＦＦ１は、クロックパルスが印加されるたびに、出力が“Ｈ”と“Ｌ”を繰り返す。
遅延素子ＤＬ１は、第１のフリップフロップＦＦ１の出力と第２のフリップフロップＦＦ２の入力との間に設けられる。遅延素子ＤＬ１は、第１のフリップフロップＦＦ１の出力を所定の時間分だけ遅延させる。
否定排他的論理和ＸＮＲは、第１のフリップフロップＦＦ１の出力と第２のフリップフロップＦＦ２の出力とが入力される。否定排他的論理和ＸＮＲは、第１のフリップフロップＦＦ１、第２のフリップフロップＦＦ２、及び遅延素子ＤＬ１の温度特性が反映され、第１のフリップフロップＦＦ１の出力と第２のフリップフロップＦＦ２の出力とが同値となることを出力する。
例えば、第１のフリップフロップＦＦ１の出力と第２のフリップフロップＦＦ２の出力とが、“Ｈ”又は“Ｌ”で同値であれば、否定排他的論理和ＸＮＲの出力は“真”となる。一方、第１のフリップフロップＦＦ１の出力と第２のフリップフロップＦＦ２の出力とが、同値でない場合、即ち、“Ｈ”と“Ｌ”とで異なる場合には、否定排他的論理和ＸＮＲの出力は“偽”となる。
このため、第２のフリップフロップＦＦ２のセットアップ時間及びホールド時間と、遅延素子ＤＬ１の遅延時間とを調整することにより、複数の第１の検出回路１０のそれぞれは、検出電圧を変更することができる。
複数の第１の検出回路１０のそれぞれは、一例として上述の構成により、処理回路（図示せず）に供給される入力電圧が、処理回路（図示せず）において正常に動作する動作保証範囲外の値であるか否かを検出する。
なお、処理回路とは、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｃｅｓｉｎｇ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｃｅｓｉｎｇ Ｕｎｉｔ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｌｅｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）など、プログラムやデータ等を読み込んで演算処理を実行する目的のハードウエアである。
第１の検出率算出部１５は、第１の個数カウント機能１５１と、第１の検出率算出機能１５２とを有している。第１の個数カウント機能１５１は、入力電圧が動作保証範囲外の値であることを検出した第１の検出回路１０の個数をカウントする。第１の検出率算出機能１５２は、複数の第１の検出回路１０の全個数における、入力電圧が動作保証範囲外の値であることが検出された第１の検出回路１０の個数の第１の検出率を算出する。
第２の回路ブロック２１は、第２の検出回路２０ａ、第２の検出回路２０ｂ、・・・第２の検出回路２０ｍを有している。複数の第２の検出回路（第２の検出回路２０ａ、第２の検出回路２０ｂ、・・・第２の検出回路２０ｍ）のそれぞれは、供給される所定の基準電圧が動作保証範囲を決定するための閾値電圧より低いか否かを検出する。なお、閾値電圧は、例えば、０．６［Ｖ］と設定することができる。
なお、複数の第２の検出回路（第２の検出回路２０ａ、第２の検出回路２０ｂ、・・・第２の検出回路２０ｍ）のうち、いずか１つを特定する必要がない場合は、単に、第２の検出回路２０と記載することにする。また、第２の回路ブロック２１が有する第２の検出回路２０の個数は、特に限定されるものではなく、例えば、数十個以上とする。また、第２の検出回路２０の個数は、第１の検出回路１０の個数と同一であってもよく、また、異なっていてもよい。
複数の第２の検出回路２０のそれぞれは、第２の論理回路群で構成される。同一集積回路内のロジック素子（例えば、フリップフロップや遅延素子等）の遅延時間の相対誤差を最小とするため、第２の論理回路群は、第１の論理回路群と略同一の構成となっている。なお、略同一の構成とは、第２の論理回路群は、第１の論理回路群と同一の回路構成だけでなく、例えば、第１の論理回路群と回路構成が異なっていても第１の論理回路群と所定の遅延時間の相対誤差が、９０％〜１１０％の範囲内にある回路構成のことをいう。
第２の検出回路２０は、図２に示す第１の検出回路１０と同様な構成を有しており、第１のフリップフロップＦＦ１、インバータＩＶ１、第２のフリップフロップＦＦ２、遅延素子ＤＬ１、及び否定排他的論理和ＸＮＲを有している。
第１のフリップフロップＦＦ１の入力には、インバータＩＶ１を介して、第１のフリップフロップＦＦ１の出力が接続されている。これにより、第１のフリップフロップＦＦ１は、クロックパルスが印加されるたびに、出力が“Ｈ”と“Ｌ”を繰り返す。
遅延素子ＤＬ１は、第１のフリップフロップＦＦ１の出力と第２のフリップフロップＦＦ２の入力との間に設けられる。遅延素子ＤＬ１は、第１のフリップフロップＦＦ１の出力を、所定の時間分だけ遅延させる。
否定排他的論理和ＸＮＲは、第１のフリップフロップＦＦ１の出力と第２のフリップフロップＦＦ２の出力とが入力される。否定排他的論理和ＸＮＲは、第１のフリップフロップＦＦ１、第２のフリップフロップＦＦ２、及び遅延素子ＤＬ１の温度特性が反映され、第１のフリップフロップＦＦ１の出力と第２のフリップフロップＦＦ２の出力とが同値となることを出力する。
例えば、第１のフリップフロップＦＦ１の出力と第２のフリップフロップＦＦ２の出力とが、“Ｈ”又は“Ｌ”で同値であれば、否定排他的論理和ＸＮＲの出力は“真”となる。一方、第１のフリップフロップＦＦ１の出力と第２のフリップフロップＦＦ２の出力とが、同値でない場合、即ち、“Ｈ”と“Ｌ”とで異なる場合には、否定排他的論理和ＸＮＲの出力は“偽”となる。
このため、第２のフリップフロップＦＦ２のセットアップ時間及びホールド時間と、遅延素子ＤＬ１の遅延時間とを調整することにより、複数の第２の検出回路２０のそれぞれは、検出電圧を変更することができる。
複数の第２の検出回路２０のそれぞれは、一例として上記の構成により、供給される所定の基準電圧が動作保証範囲を決定するための閾値電圧より低いか否かを検出する。
第２の検出率算出部２５は、第２の個数カウント機能２５１と、第２の検出率算出機能２５２とを有している。第２の個数カウント機能２５１は、所定の基準電圧が閾値電圧より低いことを検出した第２の検出回路２０の個数をカウントする。第２の検出率算出機能２５２は、複数の第２の回路ブロック２０の全個数における、所定の基準電圧が閾値電圧より低いことが検出された第２の検出回路の個数の第２の検出率を算出する。
比較判定部３０は、第１の検出率と第２の検出率とを比較して、第１の検出率と第２の検出率とが略同等以上のとき、入力電圧の値が閾値電圧の値以下であると判定する。
また、比較判定部３０は、第１の検出率と第２の検出率とが略同等のとき、入力電圧の値と閾値電圧の値とが略同等であると判定することもできる。
次に、第１の回路ブロック１１および第２の回路ブロック２１の特性について、説明する。
図３に、ロジック検出器１００が有する第２の回路ブロック２１の検出率の分布を示す。図３は、本技術に係る第１の実施形態のロジック検出器１００における第２の回路ブロック２１の検出率の分布を示した特性図である。
通常、閾値電圧の検出率は、第２の回路ブロック２１が搭載されたロジック検出器１００（半導体デバイス又は集積回路）の温度や、第２の回路ブロック２１が搭載されたロジック検出器１００（半導体デバイス又は集積回路）のプロセスにより変動する。なお、プロセスとは、製造工程の作り込みにおけるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の特性のことを意味する。
ＣＭＯＳの特性とは、例えば、ＣＭＯＳの閾値電圧Ｖｔｈのバラツキを意味する。即ち、ＣＭＯＳの閾値電圧Ｖｔｈが変化すると、ロジック素子の応答時間や閾値電圧が変化して、結果として、フリップフロップのセットアップ時間やホールド時間が変動する。一般的に、半導体チップ内部やチップ間にバラツキが存在し得るが、半導体チップ内部における隣接するロジック素子間では、このバラツキが小さく、一方、チップ間のバラツキは、隣接するロジック素子間のバラツキに比べて大きくなる。また、チップ間のバラツキには、同一のウェハ内におけるチップ間のバラツキと、異なるウェハ間のバラツキとがあり、通常、異なるウェハ間のバラツキが、同一のウェハ内におけるチップ間のバラツキよりも大きくなる。
したがって、半導体チップ内部やチップ間のバラツキの大きさのレベルは、半導体チップ内部における隣接するロジック素子間のバラツキが最も小さく、これに対し、異なるウェハ間のバラツキが、同一のウェハ内におけるチップ間のバラツキよりも大きくなる。
そこで、ロジック検出器１００は、第１の回路ブロック１１と第２の回路ブロック２１を同一の半導体デバイス（同一集積回路）に形成する。即ち、第１の回路ブロック１１は、第２の回路ブロック２１が搭載される半導体デバイス（集積回路）に搭載される。これにより、第１の回路ブロック１１が有するプロセスは、第２の回路ブロック２１が有するプロセスと同一となる。
したがって、第１の回路ブロック１１と第２の回路ブロック２１とが搭載された半導体デバイス（集積回路）において、第１の回路ブロック１１と第２の回路ブロック２１は、同一チップ（同一集積回路）内にあるため、同一のプロセスとなり、例えば、電源電圧の低下により生じるロジック素子（遅延素子ＤＬ１）の遅延時間のバラツキ、フリップフロップ（第１のフリップフロップＦＦ１と第２のフリップフロップＦＦ２）のセットアップ時間及びホールド時間のバラツキの少なくともいずれか１つにより生じる検出電圧のバラツキ分布が、等しいと考えることができる。
また、第１の回路ブロック１１の温度と第２の回路ブロック２１の温度も、同一であると考えることができる。このため、第１の回路ブロック１１の温度特性と第２の回路ブロック２１の温度特性も、同一であると考えることができる。
よって、第１の回路ブロック１１の検出率の分布は、第２の回路ブロック２１の検出率の分布と略同等となる。以下の説明では、図３を用いて、第２の回路ブロック２１の検出率の分布特性を説明する。なお、検出率の分布が略同等とは、例えば、同一を含み、例えば、検出率の分布が、９０％以上一致するものをいう。
図３では、例えば、閾値電圧を、０．６［Ｖ］とした場合に、第１の基準検出率ＳＨ１は、半導体デバイス（ロジック検出器１００）の温度が２０度の場合の温度特性を示している。第２の基準検出率ＳＨ２は、半導体デバイス（ロジック検出器１００）の温度が３０度の場合の温度特性を示している。また、第３の基準検出率ＳＨ３は、半導体デバイス（ロジック検出器１００）の温度が４０度の場合の温度特性を示している。
ここで、温度が２０度の場合の温度特性を有する第２の基準検出率ＳＨ２を用いて説明する。例えば、半導体デバイス（ロジック検出器１００）の第２の回路ブロック２１に基準電圧が供給されて、数十個の第２の検出回路２０のうち、いくつかの第２の検出回路２０が、閾値電圧の０．６［Ｖ］よりも低いことを検出する。
第２の検出率算出部２５は、第２の個数カウント機能２５１により、供給された基準電圧が閾値電圧である０．６［Ｖ］よりも低いことを検出した第２の検出回路の個数をカウントする。第２の検出率算出部２５は、第２の検出率算出機能２５２により、複数の第２の検出回路２０の全個数における、閾値電圧の０．６［Ｖ］よりも低いと検出された第２の検出回路２０の個数の第２の検出率を算出する。
図３において、例えば、入力電圧が、１．１［Ｖ］から０．８［Ｖ］までは、複数の第２の検出回路２０のそれぞれが０．６［Ｖ］よりも低いことを検出しないため、０％となっている。そして、供給される入力電圧が０．８［Ｖ］よりも低くなり、例えば、入力電圧が、０．７［Ｖ］のとき、所定の個数の第２の検出回路２０が閾値電圧の０．６［Ｖ］よりも低いことを検出するため、第２の検出率が１０％になっている。また、入力電圧が、０．６５［Ｖ］のとき、所定の個数の第２の検出回路２０が閾値電圧の０．６［Ｖ］よりも低いことを検出するため、第２の検出率が２０％になり、同様に、入力電圧が、０．６［Ｖ］のとき、第２の検出率が３０％になり、さらに、入力電圧が、０．５５［Ｖ］のとき、第２の検出率が６０％になっている。
このように、第２の回路ブロック２１には、基準電圧が供給され、第２の検出率算出部２５は、その供給された基準電圧に対し、複数の第２の検出回路２０の全個数における、閾値電圧の０．６［Ｖ］よりも低いと検出された第２の検出回路２０の個数の第２の検出率を算出する。
これにより、第２の検出率算出部２５は、半導体デバイス（ロジック検出器１００）の所定の温度（例えば、３０度）における基準電圧ごとの検出率を算出することができる。
［ロジック検出器の動作］
次に、ロジック検出器１００の動作について説明する。第１の回路ブロック１１は、例えば、ＣＰＵやＤＳＰなどの処理回路（図示せず）に設けられる。第１の回路ブロック１１は、処理回路（図示せず）に供給される入力電圧を監視する。
まず、第１の回路ブロック１１が有する複数の第１の検出回路１０のそれぞれは、処理回路（図示せず）に供給される入力電圧が、処理回路（図示せず）において正常に動作する動作保証範囲外の値であるか否かを検出する。
第１の検出率算出部１５は、第１の個数カウント機能１５１により入力電圧が動作保証範囲外の値であることを検出した第１の検出回路１０の個数をカウントする。そして、第１の検出率算出部１５は、第１の検出率算出機能１５２により複数の第１の検出回路１０の全個数における検出された第１の検出回路１０の個数の第１の検出率を算出する。
ここで、第１の検出回路１０の全個数は、例えば、１００個とする。また、処理回路（図示せず）の動作保証範囲（定格値）を、例えば、１．５［Ｖ］〜０．６［Ｖ］とする。なお、動作保証範囲（定格値）は、処理回路が安定して使用できる電圧を意味し、多少の余裕を持って定められる。そのため、一時的であれば、動作保証範囲（定格値）を超えても、処理回路は使用できるものとする。
複数の第１の検出回路１０のそれぞれは、処理回路（図示せず）のシステムクロックに同期しており、処理回路（図示せず）に供給される入力電圧が処理回路（図示せず）において正常に動作する動作保証範囲外の値であるか否かを検出する。なお、処理回路（図示せず）の温度を３０度として、図３に示した第２の基準検出率ＳＨ２の分布特性を適用する。
例えば、入力電圧が、０．８［Ｖ］の場合、１００個の第１の検出回路１０は、いずれも動作保証範囲外であることを検出しないため、第１の検出率算出部１５は、第１の検出率を、０％と算出する。
そして、１００個の第１の検出回路１０のそれぞれは、例えば、入力電圧が０．８［Ｖ］から一時的に降下したとき、処理回路（図示せず）に供給された入力電圧が処理回路（図示せず）において正常に動作する動作保証範囲外の値（０．６［Ｖ］）であるか否かを検出する。
第１の検出率算出部１５は、１００個の第１の検出回路１０のうち、例えば、２０個の第１の検出回路１０が動作保証範囲外の値（０．６［Ｖ］）であることを検出したとき、第１の検出率が２０％であることを算出する。また、第１の検出率算出部１５は、１００個の第１の検出回路１０のうち、例えば、３０個の第１の検出回路１０が動作保証範囲外の値（０．６［Ｖ］）であることを検出したとき、第１の検出率が３０％であることを算出する。
比較判定部３０は、処理回路（図示せず）に供給されるシステムクロックに同期にして、第１の検出率算出部１５の第１の検出率と第２の検出率算出部２５の第２の検出率とを比較する。そして、比較判定部３０は、第１の検出率と第２の検出率とが略同等以上のとき、入力電圧の値が閾値電圧の値（０．６［Ｖ］）以下であると判定する。
なお、第２の回路ブロック２１にも処理回路（図示せず）に入力されるシステムクロックが入力されており、複数の第２の検出回路２０のそれぞれは、処理回路（図示せず）のシステムクロックに同期しているものとする。
ここで、例えば、第２の検出率算出部２５は、閾値電圧が０．６［Ｖ］の場合、複数の第２の検出回路２０の全個数における検出された第２の検出回路２０の個数の第２の検出率は３０％である。
これに対し、第１の検出率算出部１５は、処理回路（図示しない）に供給される入力電圧に応じて、第１の検出率が変動する。比較判定部３０は、第１の検出率算出部１５の第１の検出率が、０％から３０％以上になったとき、処理回路（図示せず）への入力電圧の値が、閾値電圧の値（０．６［Ｖ］）以下であると判定する。
以上説明したように、本技術に係る第１の実施形態のロジック検出器１００は、第１の検出率算出部１５と、第２の検出率算出部２５と、比較判定部３０とを備えている。
第１の検出率算出部１５は、複数の第１の検出回路１０の全個数において検出された第１の検出回路１０の個数の第１の検出率を算出する。また、第２の検出率算出部２５は、複数の第２の検出回路２０の全個数において検出された第２の検出回路２０の個数の第２の検出率を算出する。そして、比較判定部３０は、第１の検出率と第２の検出率とを比較して、第１の検出率と第２の検出率とが略同等以上のとき、入力電圧の値が閾値電圧の値以下であると判定する。
これにより、ロジック検出器１００は、第１の検出率が、第２の検出率と略同等以上のとき、処理回路に供給される入力電圧が、閾値電圧の値（例えば、０．６［Ｖ］）以下であると判定することができる。
したがって、ロジック検出器１００は、ＣＰＵやＤＳＰ等の処理回路（図示せず）に供給される入力電圧が閾値電圧の値（例えば、０．６［Ｖ］）以下であると判定したとき、ＣＰＵやＤＳＰ等の処理を停止させたり、又は、そのタイミングでの演算結果を無効とすることができる。
特に、比較判定部３０は、第１の検出率と第２の検出率とが略同等のとき、入力電圧の値と閾値電圧の値とが略同等であると判定することができる。
即ち、ロジック検出器１００の比較判定部３０は、例えば、第１の検出率が、第２の検出率の３０％と略同等のとき、ＣＰＵやＤＳＰ等の処理回路（図示せず）に供給される入力電圧が、閾値電圧の値（０．６［Ｖ］）と略同等であると判定することができる。
なお、処理回路（図示せず）に供給される入力電圧は、一例として、外部から供給される電源電圧で説明したが、これに限定されるものではない。例えば、処理回路に供給される入力電圧は、半導体デバイス（集積回路）の内部で生成される電圧であってもよく、また、他の処理回路と電源を共有する共有電源であってもよい。
＜３．第２の実施形態（検出器の例２）＞
次に、本技術に係る第２の実施形態の検出器は、第１の実施形態において、基準電圧生成回路を備え、入力電圧が、電源電圧であり、基準電圧生成回路が、供給される電源電圧から所定の基準電圧を生成し、複数の第１の検出回路のそれぞれは、処理回路を動作させるためのシステムクロックと略同等の周波数のクロックで動作し、複数の第２の検出回路のそれぞれは、システムクロックよりも周波数の低いクロックで動作し、比較判定部が、システムクロックと略同等の周波数のクロックで動作し、第１の検出率と第２の検出率とを比較する、検出器である。
本技術に係る第２の実施形態の検出器によれば、所定の基準電圧に基づいて、第２の検出率を算出することができるので、電源電圧の低下により生じるロジック素子の遅延時間が外的要因でバラついても、動作保証電圧外となったことを検知することができる。
図４を用いて、本技術に係る第２の実施形態の検出器の一例であるロジック検出器１００ａについて説明する。なお、第１の実施形態と同一の構成要素については同一の符号を付し、説明を適宜、省略する。
本技術に係る第２の実施形態のロジック検出器１００ａは、第１の実施形態のロジック検出器１００に、基準電圧生成回路４０を備えている。処理回路（図示せず）には電源電圧ＶＤＤ１が供給されており、第１の回路ブロック１１には、電源電圧ＶＤＤ１が供給されている。基準電圧生成回路４０は、外部から供給される電源電圧ＶＤＤ２から所定の基準電圧を生成する。
図４に示すように、第１の回路ブロック１１と第２の回路ブロック２１ａのそれぞれには、別電源から電源電圧が供給されている。第１の回路ブロック１１には、電源電圧ＶＤＤ１が供給されており、第１の回路ブロック１１が有する複数の第１の検出回路１０のそれぞれには、電源電圧ＶＤＤ１が供給されている。
一方、基準電圧生成回路４０には、電源電圧ＶＤＤ２が供給されている。基準電圧生成回路４０は、電源電圧ＶＤＤ２から所定の基準電圧を生成し、その生成した所定の基準電圧を第２の回路ブロック２１ａに供給する。これにより、第２の回路ブロック２１ａが有する複数の第２の検出回路２０のそれぞれには、所定の基準電圧が供給されている。
また、第２の実施形態に係るロジック検出器１００ａは、第１の実施形態に係るロジック検出器１００と同様に、第１の回路ブロック１１と第２の回路ブロック２１ａとが、同一の半導体デバイス（同一集積回路）に形成される。
これにより、第１の回路ブロック１１と第２の回路ブロック２１ａとが搭載された半導体デバイス（図示しない集積回路）において、第１の回路ブロック１１と第２の回路ブロック２１ａは、プロセスによる電源電圧の低下により生じるロジック素子（遅延素子ＤＬ１）の遅延時間のバラツキ、フリップフロップ（第１のフリップフロップＦＦ１と第２のフリップフロップＦＦ２）のセットアップ時間及びホールド時間のバラツキの少なくともいずれか１つにより生じる検出電圧のバラツキ分布が、等しいと考えることができる。また、第１の回路ブロック１１の温度特性と第２の回路ブロック２１ａの温度特性も同一であると考えることができる。
ここで、本技術に係る第２の実施形態のロジック検出器１００ａでは、第１の回路ブロック１１が有する複数の第１の検出回路１０のそれぞれは、処理回路（図示せず）を動作させるためのシステムクロックと略同等の周波数のクロックで動作する。これに対し、第２の回路ブロック２１ａが有する複数の第２の検出回路２０のそれぞれは、システムクロックよりも周波数の低いクロックで動作する。
また、比較判定部３０は、システムクロックと略同等の周波数のクロックで動作し、第１の検出率と第２の検出率とを比較する。
第２の回路ブロック２１ａには、所定の基準電圧が供給されており、第２の回路ブロック２１ａは、図３に示す分布特性を有するため、第１の回路ブロック１１の第１の検出率よりも算出回数を減らし、間欠的に第２の検出率を算出することができる。具体的には、第２の回路ブロック２１ａが有する複数の第２の検出回路２０のそれぞれは、第１の回路ブロック１１が有する複数の第１の検出回路１０のそれぞれよりも、クロックの周波数が２分の１又は３分の１のクロックが入力される。これにより、ロジック検出器１００ａは、第２の検出率を算出する回数を、２分の１又は３分の１に抑制することができる。
これにより、ロジック検出器１００ａは、第２の回路ブロック２１ａにおいて、第１の回路ブロック１１に比べてクロックに同期した検出動作を抑制することができるため、消費電力を低減することができる。
また、ロジック検出器１００ａは、図３に示す分布特性を、既知のデータとして取り扱うこともできる。例えば、ロジック検出器１００ａの第２の回路ブロック２１が１度、所定の基準電圧で閾値電圧より低いか否かを検出し、第２の検出率算出部２５が第２の検出率を算出する。そして、ロジック検出器１００ａは、第２の検出率算出部２５によって算出された第２の検出率を、比較データとしてデータ格納部（図示せず）に格納する。
これにより、本技術に係る第２の実施形態のロジック検出器１００ａは、比較判定部３０が、システムクロックと略同等の周波数のクロックで算出された第１の検出率と、システムクロックよりも周波数の低いクロックで算出された第２の検出率とを、システムクロックと略同等の周波数のクロックに基づいて比較することができる。
本技術に係る第２の実施形態のロジック検出器１００ａによれば、比較判定部３０において、第１の検出率と第２の検出率とが略同等以上のとき、入力電圧の値が閾値電圧の値以下であると判定することができる。
＜４．第３の実施形態（検出器の例３）＞
本技術に係る第３の実施形態の電源回路は、第１の実施形態において、基準電圧生成回路を備え、入力電圧が、電源電圧であって、基準電圧生成回路にも供給され、基準電圧生成回路が、入力電圧から所定の基準電圧を生成し、複数の第１の検出回路のそれぞれは、処理回路を動作させるためのシステムクロックと略同等の周波数のクロックで動作し、複数の第２の検出回路のそれぞれは、システムクロックと略同等の周波数のクロックで動作し、電源電圧が変動したとき、第１の検出率算出部が、電源電圧が変動した後の電源電圧に基づいて第１の検出率を算出し、第２の検出率算出部が、電源電圧が変動する前の電源電圧に基づいて第２の検出率を算出し、比較判定部が、システムクロックと略同等の周波数のクロックで動作し、電源電圧が変動した後の電源電圧に基づいて算出された第１の検出率と、電源電圧が変動する前の電源電圧に基づいて算出された第２の検出率とを比較する、検出器である。
本技術に係る第３の実施形態の検出器によれば、供給された入力電圧の値が一時的に変動し、電源ドゥループとなって、電源電圧の低下により生じるロジック素子の遅延時間が外的要因でバラついても、動作保証電圧外となったことを検知することができる。
図５を用いて、本技術に係る第３の実施形態の検出器の一例であるロジック検出器１００ｂについて説明する。なお、第１の実施形態と同一の構成要素については、同一の符号を付し、説明を適宜、省略する。
本技術に係る第３の実施形態のロジック検出器１００ｂは、基準電圧生成回路４０ａを備えている。処理回路（図示せず）に供給される入力電圧は、電源電圧ＶＤＤであり、その電源電圧ＶＤＤが、第１の回路ブロック１１及び基準電圧回路４０ａに供給されている。第１の回路ブロック１１が有する複数の第１の検出回路１０のそれぞれには、電源電圧ＶＤＤが供給されている。基準電圧生成回路４０ａは、電源電圧ＶＤＤから所定の基準電圧を生成し、その生成した所定の基準電圧を第２の回路ブロック２１ａに供給する。これにより、第２の回路ブロック２１が有する複数の第２の検出回路２０のそれぞれには、所定の基準電圧が供給されている。
第１の回路ブロック１１が有する複数の第１の検出回路１０のそれぞれは、処理回路（図示せず）を動作させるためのシステムクロックと略同等の周波数のクロックで動作する。第２の回路ブロック２１が有する複数の第２の検出回路２０のそれぞれは、システムクロックと略同等の周波数のクロックで動作する。
入力電圧である電源電圧ＶＤＤが変動したとき、第１の検出率算出部１５ａは、電源電圧ＶＤＤが変動した後の電源電圧に基づいて第１の検出率を算出する。第２の検出率算出部２５ａは、電源電圧ＶＤＤが変動する前の電源電圧に基づいて第２の検出率を算出する。そして、比較判定部３０ａは、システムクロックと略同等の周波数のクロックで動作し、電源電圧ＶＤＤが変動した後の電源電圧に基づいて算出された第１の検出率と、電源電圧ＶＤＤが変動する前の電源電圧に基づいて算出された第２の検出率とを比較する。
図５に示すように、第１の回路ブロック１１には、電源電圧ＶＤＤが供給されており、第１の回路ブロック１１が有する複数の第１の検出回路１０のそれぞれには、電源電圧ＶＤＤが供給されている。
一方、基準電圧生成回路４０ａにも電源電圧ＶＤＤが供給され、基準電圧生成回路４０ａは、電源電圧ＶＤＤから所定の基準電圧を生成し、その生成された所定の基準電圧を第２の回路ブロック２１に供給している。このため、第２の回路ブロック２１が有する複数の第２の回路ブロック２１のそれぞれには、所定の基準電圧が供給されている。
また、第３の実施形態に係るロジック検出器１００ｂは、第１の実施形態に係るロジック検出器１００と同様に、第１の回路ブロック１１と第２の回路ブロック２１が、同一の半導体デバイス（同一集積回路）に形成される。
これにより、第１の回路ブロック１１と第２の回路ブロック２１とが搭載された半導体デバイス（図示しない集積回路）において、第１の回路ブロック１１と第２の回路ブロック２１は、プロセスによる電源電圧の低下により生じるロジック素子（遅延素子ＤＬ１）の遅延時間のバラツキ、フリップフロップ（第１のフリップフロップＦＦ１と第２のフリップフロップＦＦ２）のセットアップ時間及びホールド時間のバラツキの少なくともいずれか１つにより生じる検出電圧のバラツキ分布が、等しいと考えることができる。また、第１の回路ブロック１１の温度特性と第２の回路ブロック２１の温度特性も同一であると考えることができる。
ここで、本技術に係る第３の実施形態のロジック検出器１００ｂでは、複数の第１の検出回路１０のそれぞれは、処理回路（図示せず）を動作させるためのシステムクロックと略同等の周波数のクロックで動作する。また、複数の第２の検出回路２０のそれぞれは、システムクロックと略同等の周波数のクロックで動作する。
この場合、例えば、電源電圧ＶＤＤに電源ドゥループが生じて電源電圧ＶＤＤが変動すると、基準電圧生成回路４０ａが生成する所定の基準電圧にも変動の影響が生じることが想定される。具体的には、供給される電源電圧ＶＤＤが一時的に下がると、基準電圧生成回路４０ａによって生成される所定の基準電圧も一時的に下がることが想定される。
そこで、電源電圧ＶＤＤが変動したとき、第１の検出率算出部１５ａは、電源電圧ＶＤＤが変動した後の電源電圧に基づいて第１の検出率を算出する。一方、第２の検出率算出部２５ａは、電源電圧ＶＤＤが変動する前の電源電圧に基づいて第２の検出率を算出する。そして、比較判定部３０ａは、システムクロックと略同等の周波数のクロックで動作し、電源電圧ＶＤＤが変動した後の電源電圧に基づいて算出された第１の検出率と、電源電圧ＶＤＤが変動する前の電源電圧に基づいて算出された第２の検出率とを比較するようになっている。
これにより、第３の実施形態のロジック検出器１００ｂは、電源電圧ＶＤＤの低下により生じるロジック素子の遅延時間が外的要因でバラついても、電源ドゥループの影響を除外し、動作保証電圧外となったことを検知することができる。
第１の回路ブロック１１及び第２の回路ブロック２１において、例えば、電源ドゥループが生じたタイミングをシステムクロックにおけるｎ回目のクロックパルスとする。すると、電源ドゥループが生じる前のタイミングは、（ｎ−１）回目のクロックパルスや（ｎ−２）回目のクロックパルスとして表すことができる。このため、比較判定部３０ａは、この電源ドゥループが生じる前のタイミングを、電源電圧ＶＤＤが変動する前の電源電圧に基づいて算出された第２の検出率として使用することができる。
また、比較判定部３０ａは、電源ドゥループが生じたとき、電源電圧ＶＤＤが変動する前に算出された第２の検出率として、第２の実施形態で説明した既知のデータ（過去のデータ）として格納する第２の検出率を適用することもできる。
比較判定部３０ａは、電源電圧ＶＤＤが変動した後の電源電圧に基づいて算出された第１の検出率と、電源電圧ＶＤＤが変動する前の電源電圧に基づいて算出された第２の検出率とを比較することにより、入力電圧がどれだけ下がったか知ることができる。
例えば、図３に示す第２の基準検出率ＳＨ２を使用し、第１の検出率が６０％になった場合には、比較判定部３０ａは、第１の回路ブロック１１（処理回路）に供給された入力電圧が、０．５５［Ｖ］まで下がったと判定することができる（図３参照）。また、第１の検出率が２０％になった場合には、比較判定部３０ａは、第１の回路ブロック１１（処理回路）に供給された入力電圧が、０．６５［Ｖ］まで下がったと判定することができる（図３参照）。
なお、比較判定部３０ａが比較する第２の検出率は、電源電圧ＶＤＤが変動する前に算出された第２の検出率として、例えば、移動平均による検出率や特定の電圧の範囲での中央値の検出率を使用することもできる。なお、移動平均は、第２の検出率を時系列データとして平滑化したデータのことである。
このように、本技術に係る第３の実施形態のロジック検出器１００ｂは、電源電圧ＶＤＤの低下により生じるロジック素子の遅延時間が外的要因でバラついても、動作保証電圧外となったことを検知することができる。
なお、本技術に係る実施形態は、上述した実施形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
また、本技術に係る第１乃至第３の実施形態は、上述した実施形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
また、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があってもよい。
また、本技術は、以下のような構成を取ることができる。
［１］複数の第１の検出回路と、
第１の検出率算出部と、
複数の第２の検出回路と、
第２の検出率算出部と、
比較判定部と、を備え、
前記複数の第１の検出回路のそれぞれが、処理回路に供給される入力電圧が前記処理回路において正常に動作する動作保証範囲外の値であるか否かを検出し、
前記第１の検出率算出部が、前記入力電圧が前記動作保証範囲外の値であることを検出した前記第１の検出回路の個数をカウントし、前記複数の第１の検出回路の全個数における前記検出された第１の検出回路の個数の第１の検出率を算出し、
前記複数の第２の検出回路のそれぞれが、供給される所定の基準電圧が動作保証範囲を決定するための閾値電圧より低いか否かを検出し、
前記第２の検出率算出部が、前記所定の基準電圧が前記閾値電圧より低いことを検出した前記第２の検出回路の個数をカウントし、前記複数の第２の検出回路の全個数における前記検出された第２の検出回路の個数の第２の検出率を算出し、
前記比較判定部が、前記第１の検出率と前記第２の検出率とを比較して、前記第１の検出率と前記第２の検出率とが略同等以上のとき、前記入力電圧の値が前記閾値電圧の値以下であると判定する、検出器。
［２］前記比較判定部が、前記第１の検出率と前記第２の検出率とが略同等のとき、前記入力電圧の値と前記閾値電圧の値とが略同等であると判定する、前記［１］に記載の検出器。
［３］前記複数の第１の検出回路のそれぞれが、第１の論理回路群で構成され、
前記複数の第２の検出回路のそれぞれが、第２の論理回路群で構成され、
前記第１の論理回路群と前記第２の論理回路群とが略同一の構成である、前記［１］又は［２］に記載の検出器。
［４］前記第１の論理回路群と前記第２の論理回路群のそれぞれが、第１のフリップフロップと、第２のフリップフロップと、遅延素子とを有し、
前記第１のフリップフロップの出力と前記第２のフリップフロップの入力との間に、前記遅延素子が設けられる、前記［３］に記載の検出器。
［５］基準電圧生成回路を備え、
前記入力電圧が、電源電圧であり、
前記基準電圧生成回路が、供給される電源電圧から前記所定の基準電圧を生成し、
前記複数の第１の検出回路のそれぞれは、前記処理回路を動作させるためのシステムクロックと略同等の周波数のクロックで動作し、
前記複数の第２の検出回路のそれぞれは、前記システムクロックよりも周波数の低いクロックで動作し、
前記比較判定部が、前記システムクロックと略同等の周波数のクロックで動作し、前記第１の検出率と前記第２の検出率とを比較する、前記［１］乃至［４］のいずれか１つに記載の検出器。
［６］基準電圧生成回路を備え、
前記入力電圧が、電源電圧であって、前記基準電圧生成回路にも供給され、
前記基準電圧生成回路が、前記入力電圧から前記所定の基準電圧を生成し、
前記複数の第１の検出回路のそれぞれは、前記処理回路を動作させるためのシステムクロックと略同等の周波数のクロックで動作し、
前記複数の第２の検出回路のそれぞれは、前記システムクロックと略同等の周波数のクロックで動作し、
前記電源電圧が変動したとき、前記第１の検出率算出部が、前記電源電圧が変動した後の電源電圧に基づいて前記第１の検出率を算出し、前記第２の検出率算出部が、前記電源電圧が変動する前の電源電圧に基づいて前記第２の検出率を算出し、
前記比較判定部が、前記システムクロックと略同等の周波数のクロックで動作し、前記電源電圧が変動した後の電源電圧に基づいて算出された前記第１の検出率と、前記電源電圧が変動する前の電源電圧に基づいて算出された前記第２の検出率とを比較する、前記［１］乃至［４］のいずれか１つに記載の検出器。
１０ 第１の検出回路
１１ 第１の回路ブロック
１５ 第１の検出率算出部
２０ 第２の検出回路
２１ 第２の回路ブロック
２５ 第２の検出率算出部
３０ 比較判定部
４０ 基準電圧生成回路

Claims (6)

  1. 複数の第１の検出回路と、
    第１の検出率算出部と、
    複数の第２の検出回路と、
    第２の検出率算出部と、
    比較判定部と、を備え、
    前記複数の第１の検出回路のそれぞれが、処理回路に供給される入力電圧が前記処理回路において正常に動作する動作保証範囲外の値であるか否かを検出し、
    前記第１の検出率算出部が、前記入力電圧が前記動作保証範囲外の値であることを検出した前記第１の検出回路の個数をカウントし、前記複数の第１の検出回路の全個数における前記検出された第１の検出回路の個数の第１の検出率を算出し、
    前記複数の第２の検出回路のそれぞれが、供給される所定の基準電圧が動作保証範囲を決定するための閾値電圧より低いか否かを検出し、
    前記第２の検出率算出部が、前記所定の基準電圧が前記閾値電圧より低いことを検出した前記第２の検出回路の個数をカウントし、前記複数の第２の検出回路の全個数における前記検出された第２の検出回路の個数の第２の検出率を算出し、
    前記比較判定部が、前記第１の検出率と前記第２の検出率とを比較して、前記第１の検出率と前記第２の検出率とが略同等以上のとき、前記入力電圧の値が前記閾値電圧の値以下であると判定する、検出器。
  2. 前記比較判定部が、前記第１の検出率と前記第２の検出率とが略同等のとき、前記入力電圧の値と前記閾値電圧の値とが略同等であると判定する、請求項１に記載の検出器。
  3. 前記複数の第１の検出回路のそれぞれが、第１の論理回路群で構成され、
    前記複数の第２の検出回路のそれぞれが、第２の論理回路群で構成され、
    前記第１の論理回路群と前記第２の論理回路群とが略同一の構成である、請求項１に記載の検出器。
  4. 前記第１の論理回路群と前記第２の論理回路群のそれぞれが、第１のフリップフロップと、第２のフリップフロップと、遅延素子とを有し、
    前記第１のフリップフロップの出力と前記第２のフリップフロップの入力との間に、前記遅延素子が設けられる、請求項３に記載の検出器。
  5. 基準電圧生成回路を備え、
    前記入力電圧が、電源電圧であり、
    前記基準電圧生成回路が、供給される電源電圧から前記所定の基準電圧を生成し、
    前記複数の第１の検出回路のそれぞれは、前記処理回路を動作させるためのシステムクロックと略同等の周波数のクロックで動作し、
    前記複数の第２の検出回路のそれぞれは、前記システムクロックよりも周波数の低いクロックで動作し、
    前記比較判定部が、前記システムクロックと略同等の周波数のクロックで動作し、前記第１の検出率と前記第２の検出率とを比較する、請求項１に記載の検出器。
  6. 基準電圧生成回路を備え、
    前記入力電圧が、電源電圧であって、前記基準電圧生成回路にも供給され、
    前記基準電圧生成回路が、前記入力電圧から前記所定の基準電圧を生成し、
    前記複数の第１の検出回路のそれぞれは、前記処理回路を動作させるためのシステムクロックと略同等の周波数のクロックで動作し、
    前記複数の第２の検出回路のそれぞれは、前記システムクロックと略同等の周波数のクロックで動作し、
    前記電源電圧が変動したとき、前記第１の検出率算出部が、前記電源電圧が変動した後の電源電圧に基づいて前記第１の検出率を算出し、前記第２の検出率算出部が、前記電源電圧が変動する前の電源電圧に基づいて前記第２の検出率を算出し、
    前記比較判定部が、前記システムクロックと略同等の周波数のクロックで動作し、前記電源電圧が変動した後の電源電圧に基づいて算出された前記第１の検出率と、前記電源電圧が変動する前の電源電圧に基づいて算出された前記第２の検出率とを比較する、請求項１に記載の検出器。
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