JP6209978B2 - メモリコントローラ,情報処理装置及び基準電圧調整方法 - Google Patents
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Description
受信するデータストローブ信号を入力する第2の入力バッファと,
前記第2の入力バッファが出力する内部データストローブ信号の立ち上がりエッジと立ち下がりエッジの位相に基づいて,前記第1の入力バッファが出力するデータ信号を取り込むデータラッチ回路と,
前記内部データストローブ信号のデューティ比を検出するデューティ比検出回路と,
前記デューティ比検出回路が検出したデューティ比に基づいて,前記基準電圧を調整する基準電圧生成回路とを有するメモリコントローラである。
図2は,DQ信号受信回路の構成の一例を示す図である。DQ信号受信回路21は,メインメモリ30から送信される差動のデータストローブ信号DQS,DQSxを入力するDQS入力バッファ22と,メインメモリから送信される単相のデータ信号DQを入力するDQ入力バッファ23とを有する。これらの入力バッファ22,23については後で詳述する。
図6は,DQS信号のデューティ比の変動を説明する図である。DQS入力バッファ22は,メインメモリ30から送信されてきた差動のDQS信号DQS,DQSxを受信し,単相の内部DQS信号dqsを出力する。また,DQS入力バッファ22は,差動DQS信号DQS,DQSxの振幅電圧を,I/O電源VDDHから内部電源VDDにレベル変換する。
本実施の形態のメモリコントローラは,上記のDQ入力バッファによる誤判定を抑制するために,DQS信号dqsのデューティ比を測定して,検出したデューティ比の変動に応じて,DQ入力バッファの基準電圧VREFの電位を調整する。そこで,以下,本実施の形態におけるデューティ比検出回路と,検出したデューティ比に基づいて基準電圧を調整して生成する基準電圧生成回路について説明する。
Duty={(DQS信号のH幅)/(DQS信号の周期)}*100(%)
そして,可変遅延設定値CD1−可変遅延設定値CD2=Xと定義すると,デューティ比は次のとおりである。
Duty=50+aX (1)
ここで,係数aは,
a={(可変遅延回路DL3_UP,DL3_DNの単位遅延量)/(DQS信号の周期)}*100
である。
a=20/1000×100=2
となり,式(1)によりデューティ比dutyは次の通りになる。
duty=50+aX=50+2×3=56%
また,図11には,可変遅延設定値CD1,CD2の差分Xと,デューティ比との関係を示す図表が示されている。これによれば,X>0の場合はDQS信号のH幅が広く,デューティ比は50%を越え,X=0の場合はDQSのH幅とL幅は等しく,デューティ比は50%となり,X<0の場合はDQSのL幅が広く,デューティ比は50%より低くなる。
VREF=(1/2n-k)*(VDDH/3) (2)
したがって,基準電圧制御信号VREF_CNによりいずれかのスイッチSkをI/O電源VDDH側に接続することで,ノードSnに生成される基準電圧VREFを上記の式(2)のように可変制御することができる。
24_UP,25_UP:DQS信号の立ち上がりエッジの位相差検出部
24_DN,25_DN:DQS信号の立ち上がりエッジの位相差検出部
42:デューティ比検出部,基準電圧設定部
22:DQS入力バッファ
23:DQ入力バッファ
VRE_CN:基準電圧制御信号
Claims (7)
- 受信するデータ信号を基準電圧に基づいて判定する第1の入力バッファと,
受信するデータストローブ信号を入力する第2の入力バッファと,
前記第2の入力バッファが出力する内部データストローブ信号の立ち上がりエッジと立ち下がりエッジの位相に基づいて,前記第1の入力バッファが出力するデータ信号を取り込むデータラッチ回路と,
前記内部データストローブ信号のデューティ比を検出するデューティ比検出回路と,
前記デューティ比検出回路が検出したデューティ比に基づいて,前記基準電圧を調整する基準電圧生成回路とを有するメモリコントローラ。 - 請求項1において,
前記デューティ比検出回路は,前記内部データストローブ信号の立ち上がりエッジとクロックの第1の基準エッジとの間の第1の位相差を検出する第1の位相差検出部と,前記内部データストローブ信号の立ち下がりエッジと前記クロックの第2の基準エッジとの間の第2の位相差を検出する第2の位相差検出部と,前記第1の位相差と前記第2の位相差とから前記デューティ比を検出するデューティ比検出部とを有するメモリコントローラ。 - 請求項2において,
前記第1の位相差検出部は,前記内部データストローブ信号を第1の可変遅延設定値に基づく遅延量だけ遅延する第1の可変遅延回路と,前記第1の可変遅延回路で遅延した第1の遅延データストローブ信号の立ち上がりエッジと前記クロックの第1の基準エッジとの間の第3の位相差を検出し前記第3の位相差を小さくするよう前記第1の可変遅延設定値を生成する第1の位相比較部とを有し,
前記第2の位相差検出部は,前記内部データストローブ信号を第2の可変遅延設定値に基づく遅延量だけ遅延する第2の可変遅延回路と,前記第2の可変遅延回路で遅延した第2の遅延データストローブ信号の立ち下がりエッジと前記クロックの第2の基準エッジとの間の第4の位相差を検出し前記第4の位相差を小さくするよう前記第2の可変遅延設定値を生成する第2の位相比較部とを有し,
前記デューティ比検出部は,前記第1の可変遅延設定値と前記第2の可変遅延設定値との差分に基づいて,前記デューティ比を算出するメモリコントローラ。 - 請求項3において,
前記第1の位相比較部は,前記クロックから生成される第1の位相判定タイミング信号の位相判定タイミング期間中の前記クロックのエッジを,前記クロックの第1の基準エッジとして使用し,
前記第2の位相比較部は,前記第1の位相判定タイミング信号を反転した第2の位相判定タイミング信号の位相判定タイミング中の前記クロックのエッジを,前記クロックの第2の基準エッジとして使用するメモリコントローラ。 - 請求項1または2において,
前記基準電圧生成回路は,前記デューティ比が50%より高い場合に,前記基準電圧を前記デューティ比が50%の場合の基準電圧より上昇させ,前記デューティ比が50%より低い場合に,前記基準電圧を前記デューティ比が50%の場合の基準電圧より下降させるメモリコントローラ。 - メモリアクセスを要求する演算処理部と,
メモリアクセスに応答してデータ信号と前記データ信号に同期したデータストローブ信号を出力するメモリと,
前記メモリアクセス要求に応答して,前記メモリへのアクセス制御を行うメモリコントローラとを有し,
前記メモリコントローラは,
前記メモリから受信する前記データ信号を基準電圧に基づいて判定する第1の入力バッファと,
前記メモリから受信する前記データストローブ信号を入力する第2の入力バッファと,
前記第2の入力バッファが出力する内部データストローブ信号の立ち上がりエッジと立ち下がりエッジの位相に基づいて,前記第1の入力バッファが出力するデータ信号を取り込むデータラッチ回路と,
前記内部データストローブ信号のデューティ比を検出するデューティ比検出回路と,
前記デューティ比検出回路が検出したデューティ比に基づいて,前記基準電圧を調整する基準電圧生成回路とを有する情報処理装置。 - 受信するデータ信号を基準電圧に基づいて判定する第1の入力バッファと,
受信するデータストローブ信号を入力する第2の入力バッファと,
前記第2の入力バッファが出力する内部データストローブ信号の立ち上がりエッジと立ち下がりエッジの位相に基づいて,前記第1の入力バッファが出力するデータ信号を取り込むデータラッチ回路とを有するメモリコントローラにおける基準電圧調整方法であって,
デューティ比検出回路が,前記内部データストローブ信号のデューティ比を検出する工程と,
基準電圧生成回路が,前記検出したデューティ比に基づいて,前記基準電圧を調整する工程を有する基準電圧調整方法。
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