KR20120096028A - 신호 수신 회로, 메모리 컨트롤러, 프로세서, 컴퓨터 및 위상 제어 방법 - Google Patents

신호 수신 회로, 메모리 컨트롤러, 프로세서, 컴퓨터 및 위상 제어 방법 Download PDF

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KR20120096028A
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노리유키 도쿠히로
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후지쯔 가부시끼가이샤
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Abstract

메모리(4) 등의 신호원으로부터 신호를 수신하는 신호 수신 회로(2)로서, 위상 검출부(10)와, 지연 제어부(12)를 구비한다. 상기 위상 검출부(10)는, 수신 신호와 클록 신호의 위상차를 검출한다. 상기 지연 제어부(12)는, 제1 지연부(위상 지연부(16))와 제2 지연부(위상 지연부(18))를 구비한다. 제1 지연부에서는, 상기 위상차를 받아, 정해진 위상차를 단위로 하는 지연량을 넘지 않는 범위에서 상기 수신 신호의 위상을 지연시킨다. 제2 지연부에서는, 상기 위상차가 상기 정해진 위상차를 넘는 경우, 상기 정해진 위상차를 단위로 하여 상기 수신 신호의 지연량을 변경한다.

Description

신호 수신 회로, 메모리 컨트롤러, 프로세서, 컴퓨터 및 위상 제어 방법{SIGNAL RECEIVING CIRCUIT, MEMORY CONTROLLER, PROCESSOR, COMPUTER, AND PHASE CONTROL METHOD}
본 발명은, 위상 변동을 수반하는 신호를 수신하는 회로, 해당 회로를 포함하는 장치, 및 위상 제어의 방법에 관한 것으로, 예컨대, 위상 변동을 수반하는 신호의 위상을 제어하는 신호 수신 회로, 메모리 컨트롤러, 프로세서, 컴퓨터 및 위상 제어 방법에 관한 것이다.
위상 변동을 수반하는 신호를 수신하는 신호 수신 회로에는, 예컨대, DDR 메모리 인터페이스(Memory Interface) 회로의 신호 수신 회로가 있다. DDR(Double Data Rate) 메모리는, 클록(CK) 신호의 포지티브 에지와 네가티브 에지의 쌍방에서 데이터의 입출력을 하고, 클록 주파수의 2배의 데이터 전송 레이트로 데이터 전송을 하는 메모리이다.
이러한 메모리에서는, 메모리 컨트롤러의 내부에서 생성시킨 내부 CK 신호를 DIMM(Dual In-line Memory Module)에 송신한다. DIMM은 그 CK 신호로부터 데이터 스트로브(DQS) 신호를 생성하고, 이 DQS 신호를 데이터(DQ) 신호와 함께 메모리 컨트롤러에 송출한다. 메모리 컨트롤러측에서는, 이들 DQS 신호 및 DQ 신호를 신호 수신 회로로 수신한다. 이 신호 수신 회로에서는, DQS 신호를 사용하여 DQ 신호를 리타이밍하고, 또한 내부 클록으로 갈아탄다. 이때, 수신점의 래치 회로에서 확실하게 데이터 신호를 수신하기 위해서는, 내부 CK 신호와 수신 데이터 신호의 타이밍 관계가 일정 범위내에 있을 필요가 있다.
이 메모리 컨트롤러에서의 신호 수신에 관하여, 메모리 컨트롤러내에서 참조 클록과 다른 클록 위상을 생성하고, 데이터 스트로브 신호를 지연시키는 것이 알려져 있다(특허문헌 1).
데이터 스트로브 신호를 지연시킨 제1 및 제2 타이밍 신호를 생성시켜, 이들2개의 타이밍 신호를 선택적으로 이용함으로써, 신호 부정 상태를 회피하는 것이 알려져 있다(특허문헌 2).
메모리 컨트롤러에 있어서, 데이터 스트로브 신호의 변화 에지로 판독 데이터를 받아들이는 것이 알려져 있다(특허문헌 3).
데이터 스트로브 신호와 리드 클록의 위상차를 측정하고, 그 위상차에 따라서 클록 신호의 지연 시간을 가감하고, 그 클록 신호에 동기하여 데이터 신호를 받아들이는 것이 알려져 있다(특허문헌 4).
특허문헌 1 : 일본국 특허 공표 제2007-536773호 공보 특허문헌 2 : 일본국 특허 공개 제2006-107352호 공보 특허문헌 3 : 일본국 특허 공개 평성11-25029호 공보 특허문헌 4 : 일본국 특허 공개 제2008-71018호 공보
그런데, 내부 클록 신호와 수신 데이터 신호의 타이밍 관계에는 메모리 컨트롤러를 구성하는 LSI(Large Scale Integration)내에서 지연 요인이 개재하여, 수신 신호에 지연 변동을 생기게 한다. 전송로 길이가 예컨대, 0〔mm〕이더라도, LSI 내의 수신점 래치의 클록 기준으로 보면, 수신 데이터에는 지연 변동을 갖는 것이 알려져 있다. 이 지연 폭은, 클록 주기보다 길고, 데이터 폭보다 길다(예컨대, 1〔GT/s〕전송의 경우, 데이터 폭은 1,000〔ps〕임). 이러한 지연 변동은, 데이터 전송에 장해를 생기게 할 우려가 있다.
그래서, 본 개시의 신호 수신 회로, 메모리 컨트롤러, 프로세서, 컴퓨터 및 위상 제어 방법은, 수신 신호의 위상 타이밍의 최적화를 목적으로 한다.
상기 목적을 달성하기 위해서, 본 개시의 신호 수신 회로는, 위상 검출부와, 지연 제어부를 구비한다. 상기 위상 검출부는, 수신 신호와 클록 신호와의 위상차를 검출한다. 상기 지연 제어부는, 상기 위상차를 받아, 정해진 위상차를 단위로 하는 지연량을 넘지 않는 범위에서 상기 수신 신호의 위상을 지연시키고, 상기 위상차가 상기 정해진 위상차를 넘는 경우, 상기 정해진 위상차를 단위로 하여 상기 수신 신호의 지연량을 변경한다.
상기 목적을 달성하기 위해서, 본 개시의 메모리 컨트롤러, 프로세서 또는 컴퓨터는, 상기 신호 수신 회로를 구비한다.
상기 목적을 달성하기 위해서, 본 개시의 위상 제어 방법은, 위상 검출 단계과, 지연 제어 단계를 포함한다. 위상 검출 단계에서는, 수신 신호와 클록 신호를 비교하여, 위상차를 검출하는 기능을 실행한다. 지연 제어 단계에서는, 상기 위상차를 받아, 정해진 위상차를 단위로 하는 지연량을 넘지 않는 범위에서 상기 수신 신호의 위상을 지연시키고, 상기 위상차가 상기 정해진 위상차를 넘는 경우, 상기 정해진 위상차를 단위로 하여 상기 수신 신호의 지연량을 변경하는 기능을 실행한다.
본 개시의 수신 회로, 메모리 컨트롤러, 프로세서, 컴퓨터 및 위상 제어 방법에 따르면, 다음과 같은 효과를 얻을 수 있다.
(1) 수신 신호와 클록 신호와의 위상차에 대하여, 정해진 위상차를 단위로 하는 지연량과, 그 지연량을 넘지 않는 범위내의 지연을 병용하여 데이터 신호의 위상 변동을 해소하기 때문에, 데이터 신호의 타이밍을 최적화할 수 있다.
(2) 데이터 신호의 타이밍 최적화에 의해, 데이터 전송의 신뢰성을 높일 수 있다.
(3) 정해진 위상차를 단위로 하는 지연량에서의 지연과, 그 지연량을 넘지 않는 범위내의 지연을 병용하여 지연량을 제어하기 때문에, 지연 처리의 경량화, 회로 규모를 작게 할 수 있어, 처리의 신속화가 도모된다.
(4) 마이너스 지연에도 대응할 수 있다.
(5) 데이터 신호의 기준 위상으로부터 내부 클록 위상으로 갈아탈 수 있어, 위상차 갈아타기에 요구되는 지연량(= 위상차량)을 얻을 수 있다.
(6) 위상차 갈아타기에 요구되는 지연량을 나타내는 지연 정보의 취출이 가능하다.
그리고, 본 발명의 다른 목적, 특징 및 이점은, 첨부 도면 및 각 실시형태를 참조함으로써, 한층 더 명확하게 될 것이다.
도 1은 제1 실시형태에 따른 메모리 컨트롤러를 도시하는 도면이다.
도 2는 위상 제어의 처리 순서의 일례를 도시하는 플로우차트이다.
도 3은 제2 실시형태에 따른 신호 수신 회로, 메모리 컨트롤러 및 메모리의 일례를 도시하는 도면이다.
도 4는 신호 수신 동작을 도시하는 타이밍 차트이다.
도 5는 신호 수신 동작을 도시하는 타이밍 차트이다.
도 6은 수신 DQS 신호 및 DQ 신호의 타이밍을 도시하는 타이밍 차트이다.
도 7은 위상 제어를 설명하기 위한 도면이다.
도 8은 다상(多相) 클록 신호의 생성을 도시하는 타이밍 차트이다.
도 9는 위상 검출부의 일례를 도시하는 도면이다.
도 10은 위상 비교부의 일례를 도시하는 도면이다.
도 11은 위상 비교 동작을 도시하는 타이밍 차트이다.
도 12는 위상 비교의 논리 동작 및 출력 상태를 도시하는 도면이다.
도 13은 위상 검출부의 일례를 도시하는 도면이다.
도 14는 지연 정보를 도시하는 도면이다.
도 15는 위상 제어를 도시하는 도면이다.
도 16은 클록 갈아타기 동작을 설명하기 위한 도면이다.
도 17은 클록 갈아타기 동작의 일례를 도시하는 타이밍 차트이다.
도 18은 클록 갈아타기 동작의 일례를 도시하는 타이밍 차트이다.
도 19는 클록 갈아타기 동작의 일례를 도시하는 타이밍 차트이다.
도 20은 제3 실시형태에 따른 신호 수신 회로의 일례를 도시하는 도면이다.
도 21은 다른 실시형태에 따른 프로세서의 일례를 도시하는 도면이다.
도 22는 다른 실시형태에 따른 컴퓨터의 일례를 도시하는 도면이다.
도 23은 메모리 컨트롤러의 비교예를 도시하는 도면이다.
도 24는 회로의 지연 변동의 시산예를 도시하는 도면이다.
도 25는 DIMM 상의 클록 배선 형태를 도시하는 도면이다.
도 26은 DIMM 상의 다른 클록 배선 형태를 도시하는 도면이다.
〔제1 실시형태〕
제1 실시형태는, 위상 검출부로 수신 신호와 클록 신호와의 위상차를 검출한다. 지연 제어부에는, 그 위상차에 따라, 정해진 위상차(기준 위상차)를 단위로 하는 지연량이 설정된다. 그래서, 지연 제어부에서는, 그 지연량을 넘지 않는 범위에서 수신 신호의 위상을 지연시키고, 상기 위상차가 상기 정해진 위상차를 넘는 경우, 상기 지연량을 단위로 하여 수신 신호의 위상을 변경한다. 정해진 위상차, 예컨대, 90도를 단위로 하는 위상차이며, 지연량은 이 위상차를 단위로 하는 지연량이다. 이 지연량을 넘지 않는 범위란, 지연량을 예컨대, 90도로 하면, 90도 미만의 위상 지연이다.
이 제1 실시형태에 대해서, 도 1을 참조한다. 도 1은, 신호 수신 회로의 일례를 도시하는 도면이다. 도 1에 도시하는 구성은 일례로서, 이러한 구성으로 한정되지 않는다.
신호 수신 회로(2)는, 본 개시의 신호 수신 회로의 일례로서, 이 실시형태에서는, 메모리(4)에 접속된 메모리 컨트롤러(6)에 설치되고, 수신 신호로서 예컨대, 메모리(4)로부터 위상 기준 신호나 데이터 신호를 수신한다. 이 경우, 메모리(4)는 신호원이다. 메모리 컨트롤러(6)는, 메모리(4)의 인터페이스 회로로서, 데이터의 입출력 수단이며, 신호 수신 회로(2)를 구비하는 LSI(Large Scale Integration)로 구성된다. 따라서, 메모리 컨트롤러(6)는, 본 개시의 메모리 컨트롤러의 일례이다. 메모리(4)는, 예컨대 DDR SDRAM(Double Date Rate Synchronous Dynamic Random Access Memory)이다. 이 DDR SDRAM은, 클록(CK) 신호의 2배 레이트에 의해 데이터 전송하는 메모리이다.
그래서, 신호 수신 회로(2)는, LSI 내부 클록 회로부(예컨대, 도 23의 클록 트리부(606))에서 생성된 기준 클록(CLK) 신호에 의해 CK 신호를 생성하고, 이 CK 신호를 받은 메모리(4)가 생성한 위상 기준(DQS) 신호 및 데이터(DQ) 신호를 수신하는 수단이다. 이 신호 수신 회로(2)는 DQS 신호 및 DQ 신호의 위상을 제어하는 위상 제어부(8)를 구비하고, 이 위상 제어부(8)는 위상 검출부(10)와, 지연 제어부(12)를 구비한다.
위상 검출부(10)는, LSI 내부 클록 회로부에서 생성된 기준 CLK 신호에 의해, 클록 생성부(14)에서 생성한 CLK 신호와, 제1 위상 지연부(16)로 위상을 지연시킨 DQS 신호를 비교하여, 양자의 위상차를 검출한다. 이 위상차는 위상 지연의 제어 정보로서, 클록 생성부(14)에 가해져, 이 위상차를 나타내는 위상차 정보(위상 지연 정보) DQPHASE가 출력된다.
지연 제어부(12)는, 위상 검출부(10)로 얻은 위상차를 받아, 정해진 위상차를 단위로 하는 지연량을 넘지 않는 범위에서 DQS 신호의 위상을 지연시키고, 상기 지연량을 단위로 하여 DQS 신호의 위상을 변경한다. 그래서, 이 지연 제어부(12)는, 클록 생성부(14)와, 제1 위상 지연부(16)와, 제2 위상 지연부(18)를 구비한다.
클록 생성부(14)는 예컨대, 시스템내의 기준 CLK 신호를 받아, 전술한 CK 신호를 생성하는 수단이며, 상기 위상차에 따라서 정해진 위상차를 단위로 하여 위상차가 다른 CLK 신호를 생성하는 수단이다. 정해진 위상차로서 90도를 단위로 하면, CLK 신호를 4분주하여 90도의 위상차를 갖는 4상의 CLK 신호를 생성하는 분주기를 이용하면 좋다.
위상 지연부(16)는, 메모리(4)로부터 생성된 DQS 신호와, 위상 검출부(10)로부터의 위상차를 받고, 이 위상차에 따라, DQS 신호의 위상을 지연시킨다. 이 위상 지연부(16)에서는, 전술한 지연량을 넘지 않는 범위내에서 DQS 신호의 위상을 지연시키고, 이 위상 지연에 따라서 DQ 신호의 위상을 지연시킨다.
또한, 위상 지연부(18)는, 위상 지연 수단이면서, 내부 클록 위상의 갈아타기 수단이다. 위상 검출부(10)로 검출된 위상차가 정해진 위상차를 넘어 있는 경우에는, 위상 지연부(16)로 위상을 지연시킨 DQ 신호에 클록 생성부(14)로부터 CLK 신호에 의해, 위상 지연을 행하면서, CLK 신호에 동기화된다. 이에 따라, 위상 지연량을 최적화한 DQ 신호가 출력된다.
이 위상 제어에 관해서, 도 2를 참조한다. 도 2는, 위상 제어의 처리 순서의 일례를 도시하는 플로우차트이다.
이 처리 순서는, 본 개시의 위상 제어 방법의 일례로서, 신호 수신 회로(2)의 위상 제어부(8)로 실행된다. 이 위상 제어는, 제2 실시형태나 제3 실시형태의 외에, 다른 실시형태에 구체적으로 전개된다.
이 처리 순서에는 도 2에 도시한 바와 같이, 위상차 검출 처리(단계 S11)와, 지연 제어 처리(단계 S12, S13, S14)가 포함되어 있다. 단계 S12에서는 CLK 신호 생성 처리, 단계 S13에서는 제1 위상 지연 처리, 단계 S14에서는 제2 위상 지연 처리가 실행된다.
이 처리 순서의 전제(前提) 처리로서, 메모리(4)는 클록 생성부(14)로부터 CK 신호를 받아, DQS 신호와 DQ 신호를 생성한다. DQS 신호 및 DQ 신호는, 신호 수신 회로(2)에 수신된다.
그래서, 위상차 검출 처리(단계 S11)는, 위상차 검출 기능을 실행하는 처리로서, 이 처리에서는, 메모리(4)로부터의 DQS 신호와, 클록 생성부(14)로부터의 CLK 신호를 비교하고, 위상차를 검출한다. 이 경우, 그 위상차를 위상차 정보로서 출력한다.
CLK 신호 생성 처리(단계 S12)는, 위상차에 따른 지연량을 갖는 CLK 신호의 생성 처리이다. 이 처리에서는, 위상차에 따라 정해진 위상차를 단위로 하여 지연량을 설정하고, 클록 생성부(14)에서 생성된 CLK 신호에 지연량을 설정하고, 그 지연량을 갖는 CLK 신호를 생성한다(단계 S12).
제1 위상 지연 처리(단계 S13)는, 제1 위상 지연 기능을 실행하는 처리로서, 이 처리에서는, 위상차 검출 처리로 얻어진 위상차를 받아, 전술한 정해진 위상차를 단위로 하는 지연량을 넘지 않는 범위에서 DQS 신호의 위상을 지연시킨다. 이 경우, 전술한 정해진 위상차를 예컨대, 90도로 하면, 이 90도의 지연량을 넘지 않는 범위의 지연량으로 DQS 신호의 위상을 지연시킨다. 이 경우, DQ 신호의 위상도 마찬가지로 지연시킨다.
제2 위상 지연 처리(단계 S14)에서는, 제2 위상 지연 기능을 실행하는 처리로서, 이 처리에서는, 선택된 CLK 신호가 갖는 지연량에 의해 DQ 신호의 위상을 지연시킨다. 이 경우, DQ 신호의 위상 지연은, 전술한 정해진 위상 예컨대, 90도를 단위로 하는 지연이다.
이러한 구성에서는, DQS 신호와 CLK 신호의 위상차가 예컨대, 90도 미만의 위상차이라면, 제1 위상 지연 처리에 의해서 DQS 신호의 위상을 지연시킨다. 그리고, DQS 신호와 CLK 신호의 위상차가 예컨대, 90도를 넘는 위상차이라면, 90도의 위상차를 단위로 하는 지연과, 90도 미만의 위상차분의 지연에 의해, DQ 신호의 위상을 지연시킬 수 있다. 따라서, 이러한 위상 지연 처리에 따르면, 다음과 같은 이점이 있다.
(1) 수신한 DQ 신호의 위상 변동을 해소하고, DQ 신호의 타이밍을 최적화할 수 있다. 마이너스 지연에도 대응할 수 있다.
(2) DQ 신호의 타이밍을 최적화할 수 있고, 데이터 전송의 신뢰성을 높일 수 있다.
(3) DQS 신호와 CLK 신호의 위상차에 대하여, 정해진 위상차를 단위로 하는 지연과, 정해진 위상차 미만의 위상차에 대응하는 지연을 설정한다. 전자는 CLK 신호의 선택에 의해 대응하고, 후자는 위상 지연부(16)에 의한 지연으로 대응한다. 위상차가 정해진 위상차를 넘는 경우에는, 전자의 지연과 후자의 지연에 의해, 위상차에 대응하여 지연량을 제어한다. 이에 따라, 데이터 신호의 지연 처리의 경량화, 회로 규모를 작게 할 수 있어, 처리의 신속화가 도모된다.
〔제2 실시형태〕
제2 실시형태는, 정해진 위상차를 단위로 하는 복수상의 CLK 신호를 생성시키고, 이 CLK 신호에 의해서 DQ 신호에 지연량을 설정한다. 위상 지연을 최적화한 DQ 신호를 유지하는 데이터 유지부가 구비되어 있다.
이 제2 실시형태에 관해서, 도 3을 참조한다. 도 3은 신호 수신 회로, 메모리 컨트롤러 및 메모리의 일례를 도시한 도면이다. 도 3에 있어서, 도 1과 동일부분에는 동일 부호를 붙이고 있다.
신호 수신 회로(2)는, 본 개시의 신호 수신 회로의 일례로서, 신호원으로서 예컨대, 메모리(4)로부터 데이터 신호를 수신하는 수단이다. 메모리(4)는 예컨대, DDR3 메모리인 DIMM으로 구성되어 있다. 이 메모리(4)는, 메모리 컨트롤러(6)의 신호 수신 회로(2)에 대응하여 입력 버퍼(20) 및 출력 버퍼(22, 24)를 구비한다.
그래서, 신호 수신 회로(2)는, 위상 검출부(10)와, 지연 제어부(12)와, 클록 생성부(14)와, 제1 위상 지연부(16)와, 제2 위상 지연부(18)와, 클록 출력부(28)와, 위상 설정부(30)와, 셀렉터(31)와, 데이터 유지부(32)를 구비한다. 그리고, 지연 제어부(12)는, 전술한 바와 같이, 클록 생성부(14)와, 제1 위상 지연부(16)와, 제2 위상 지연부(18)로 구성된다.
클록 생성부(14)는, 클록 발생기(34)와, 셀렉터(36)를 구비하고 있다. 클록 발생기(34)는 복수상의 CLK 신호를 생성하는 수단으로서, 예컨대, 분주(分周) 회로로 구성된다. 분주 회로로 구성된 경우, LSI 내부 클록 회로부(예컨대, 도 23의 클록 트리부(606))로 생성된 CLK 신호를 분주하고, 복수상의 CLK 신호를 생성한다. 이 실시형태에서는, 예컨대, 2〔GHz〕의 CLK 신호를 4분주하여 500〔MHz〕의 CLK 신호를 얻어, 0도, 90도, 180도, 270도의 4상의 CLK 신호를 생성하고 있다.
클록 출력부(28)는, 플립플롭(FF)(38) 및 출력 버퍼(40)를 구비하고, 이 실시형태에서는, 클록 발생기(34)로부터 270도의 CLK 신호를 받아, CK 신호를 메모리(4)에 출력한다. FF(38)은 CLK 신호를 받고, 이 FF(38)의 출력에 의해, 출력 버퍼(40)로부터 CK 신호가 출력된다.
메모리(4)로부터 데이터를 판독하는 경우, 메모리(4)는 신호 수신 회로(2)로부터 입력 버퍼(20)로 수신한 CK 신호에 의해 DQS 신호를 생성하고, 이 DQS 신호에 동기한 DQ 신호를 생성한다. 출력 버퍼(22)가 DQS 신호를 출력하고, 출력 버퍼(24)가 DQ 신호를 출력한다. DQS 신호 및 DQ 신호는 같은 위상이다.
위상 설정부(30)는, DQS 신호 및 DQ 신호에 정해진 위상(90도)을 설정하는 수단이다. 그래서, 이 위상 설정부(30)는, DQS 신호측에 입력 버퍼(42), 지연 회로(Delay Circuit,이하, 단순히「DL」이라고 지칭함)(44), 인버터(46)를 구비하고, DQ 신호측에 입력 버퍼(48), FF(52, 54)을 구비한다.
DL(44)는, 입력 버퍼(42)로 받은 DQS 신호에 90도의 위상 시프트를 행하는 수단이다. 이 DL(44)를 통과한 DQS 신호는, 500〔MHz〕의 버스트(Burst) CLK 신호이다.
입력 버퍼(48)로 받은 DQ 신호는, DQS 신호에 의해 FF(52)을 통해 출력되고, 또한, 인버터(46)로 반전한 DQS 신호에 의해, FF(54)을 통해 출력된다.
위상 검출부(10)는, 클록 생성부(14)에 생성시킨 CLK 신호와, 위상 지연부(16)로부터의 DQS 신호를 비교하여 위상차를 검출하고, 이 위상차를 나타내는 위상 정보로서 위상차 결정(DQPHASE) 신호를 출력한다. 그래서, 이 위상 검출부(10)는, 샘플 홀드(S/H) 회로(56)와, 위상 검출기(58)를 구비한다. S/H 회로(56)는, 위상 지연부(16)로 위상 지연을 받은 DQS 신호를 샘플 홀드하고, 위상 비교를 위한 2개의 DQS 신호를 생성한다. 위상 검출기(58)는, 이들 DQS 신호와, CLK 신호를 비교하여 위상차를 검출하고, 전술한 DQPHASE 신호를 출력한다. 이 DQPHASE 신호는, DQS 신호의 지연량을 나타내는 정보 신호로서, 신호 수신 회로(2)로부터 위상차 정보로서 출력되고, 위상 지연부(16)에 가해진다. 또한, 인버터(59)로 반전한 후, 선택 제어 신호로서 셀렉터(36)에 가해지고 있다.
위상 지연부(16)는, 정해진 위상차를 단위로 하는 지연량으로서 예컨대, 90도미만의 범위에서 DQS 신호의 위상을 지연시키는 수단이면서, DQ 신호에 위상 지연을 행하는 수단이다. 그래서, 이 위상 지연부(16)는, 지연 회로(DL)(60, 62, 64)를 구비한다. DL(60, 62, 64)은 가변 지연량을 설정하지만, 이 경우, DL(60)은 DQPHASE 신호를 받아, DL(60)의 지연 능력의 한계치인, 90도 미만의 지연량을 DQS 신호에 설정한다.
또한, DL(62)은 FF(52)측으로부터의 DQ 신호를 지연시키고, DL(64)은 FF(54)측으로부터의 DQ 신호를 지연시킨다. 이 경우의 위상 지연은, DL(62, 64)의 지연 능력의 한계치인, 90도 미만의 지연량이다.
위상 지연부(18)는, 정해진 위상차를 단위로 하는 지연량으로서 예컨대, 90도를 단위로 하여 DQ 신호의 위상을 지연시키는 수단이면서, DQS 위상으로부터 내부 클록 위상으로의 갈아타기 수단이다. 그래서, 이 위상 지연부(18)는, FF(66, 68) 및 인버터(70)를 구비한다. DQPHASE 신호의 반전 신호에 의해, 셀렉터(36)로 선택된 CLK 신호를 받아, FF(66)으로부터 전술한 지연량으로 위상이 지연된 DQ 신호를 얻을 수 있다. 또한, 셀렉터(36)로 선택된 CLK 신호의 반전 신호로부터, FF(68)으로부터 전술한 지연량으로 위상이 지연되고, 내부 클록 위상으로 갈아탄 DQ 신호를 얻을 수 있다.
셀렉터(31)는, 위상 지연부(18)의 복수 출력으로부터 하나의 출력을 CLK 신호에 동기하여 선택하는 수단이다. 그래서, 이 셀렉터(31)는, 클록 발생기(34)의 셀렉터 출력(선택 제어 신호)를 받고, 전술한 셀렉터(36)의 출력인 4분주 CLK 신호를 선택 정보에 이용하여, FF(66)으로부터의 DQ 신호와, FF(68)으로부터의 DQ 신호를 교대로 선택한다.
데이터 유지부(32)는, FF(66, 68)으로부터의 DQ 신호의 유지 수단이면서, 클록 갈아타기 수단이며, FF(74)을 구비하고 있다. FF(74)은, DQ 신호의 유지 기능을 구비하고, CLK 신호에 동기하여 DQ 신호를 출력한다. 이 경우, FF(74)은, 셀렉터(31)로 선택된 DQ 신호를 출력한다. 따라서, FF(74)은, CLK 신호에 동기하여 DQ 신호를 출력하고, 이 DQ 신호는, 위상 지연을 흡수한 DQS 위상으로부터 내부 클록 위상으로 갈아탈 수 있다.
이 신호 수신 동작에 대해서, 도 4 및 도 5를 참조한다. 도 4 및 도 5는, 신호의 수신 동작을 나타내는 타이밍 차트이다. 도 5는, 도 4의 타이밍 차트의 후반부분을 도시하고 있다.
도 4(및 도 5)에 있어서, A, B, C…I가 DQS 도메인이며, J, K, L…P가 I_CLK 도메인이다. 설명을 쉽게 하기 위해서, 대표도로서, 도 4를 이용하여 설명한다.
그래서, 클록 발생기(34)에는, 도 4의 A에 도시한 바와 같이, CLK 신호가 가해져, 메모리(4)의 출력 버퍼(22)에는, 도 4의 B에 도시한 바와 같이, DQS 신호를 얻을 수 있고, 메모리(4)의 출력 버퍼(24)에는 DQ 신호를 얻을 수 있다. 이 DQ 신호는, 도 4의 D에 도시한 바와 같이, 데이터 d00, d01, d02, d03, d04, d05, d06, d07, d10, d11, d12, d13… 으로 구성된다.
DL(44)의 출력측에는, 도 4의 C에 도시한 바와 같이, DQS 신호를 90도 만큼 위상을 시프트시킨 신호 dqs90을 얻을 수 있다. 이것에 대응하여, FF(52)의 출력측에는, 도 4의 E에 도시한 바와 같이, DQ 신호로부터 얻어진 신호 dq_even, FF(54)의 출력측에는, 도 4의 F에 도시한 바와 같이, DQ 신호로부터 얻어진 신호 dq_odd 를 얻을 수 있다. 신호 dq_even은, 데이터 d00, d02, d04, d06, d10… 으로 구성된다. 또한, 신호 dq_odd는, 데이터 d01, d03, d05, d07, d11…로 구성된다.
DL(60)의 출력측에는, 도 4의 G에 도시한 바와 같이, DQS 신호를 지연시킨 신호 ddqs를 얻을 수 있다. 이것에 대응하여, DL(62)의 출력측에는, 도 4의 H에 도시한 바와 같이, DQ 신호를 지연시킨 신호 ddq_even를 얻을 수 있고, DL(64)의 출력측에는, 도 4의 I에 도시한 바와 같이, DQ 신호를 지연시킨 신호 ddq_odd를 얻을 수 있다. 신호 ddq_even은, 데이터 d00, d02, d04, d06, d10… 으로 구성된다. 또한, 신호 ddq_odd는, 데이터 d01, d03, d05, d07, d11… 로 구성된다.
클록 발생기(34)에는, 도 4의 J에 도시한 바와 같이, CLK 신호로부터 얻어진 신호 even_en를 얻을 수 있다. 또한, 인버터(70)의 출력측에는, 도 4의 K에 도시한 바와 같이, CLK 신호로부터 얻어진 신호 odd_en를 얻을 수 있다. 이에 대응하여, FF(66)의 출력측에는, 도 4의 M에 도시한 바와 같이, 신호 Idq_even를 얻을 수 있고, FF(68)의 출력측에는, 도 4의 N에 도시한 바와 같이, 신호 Idq_odd를 얻을 수 있다. Idq_even은, 데이터 d00, d02, d04, d06, d10… 으로 구성된다. 또한, 신호 Idq_odd는, 데이터 d01, d03, d05, d07, d11… 로 구성된다.
셀렉터(31)에는, 도 4의 L에 도시한 바와 같이, 클록 발생기(34)로부터 선택 제어 신호 sel(CLK 신호)이 주어진다. 이것에 대응하여, 셀렉터(31)에는, 도 4의 O에 도시한 바와 같이, 신호 dqo를 얻을 수 있다. 이 신호 dqo는, 데이터 d00, d01, d02, d03, d04, d05, d06, d07, d10… 으로 구성된다.
그리고, FF(74)의 출력측에는, 도 4의 P에 도시한 바와 같이, 출력 데이터 신호 O_DQ를 얻을 수 있다. 이 출력 데이터 신호 O_DQ는, 데이터 d00, d01, d02, d03, d04, d05, d06, d07… 로 구성된다.
이 타이밍 차트에 있어서, 처리 (a)에서는, DQS 신호의 위상을 90도 만큼 늦춘다. 이 경우, DQS 신호(도 4의 B)의 포지티브 에지(L 레벨에서 H 레벨로 천이하는 레벨)에 따라서 신호 dqs90(도 4의 C)의 네가티브 에지(H 레벨에서 L 레벨로 천이하는 레벨)를 생성한다. 이에 따라서, 처리 (c)(도 4의 G, H, I, J)가 실행된다.
처리 (b)에서는, 90도 만큼 위상을 늦춘 DQS 신호(dqs90)의 상승 에지, 하강 에지로 DQ 신호를 받아들인다. 신호 dqs90(도 4의 C)의 포지티브 에지, DQ 신호(도 4의 D)의 d02에 대응하고, 처리 (b)의 실행에 의해, 신호 dq_even(도 4의 E)의 데이터 d02를 얻을 수 있다. 이것에 대응하여, 처리 (d)로 하여, 신호 ddq_even(도 4의 H)의 데이터 d02를 얻을 수 있다.
처리 (c)는 지연 제어부(12)로 실행되고, 이 처리 (c)에서는, DQS 신호를 늦춘 신호 ddqs(도 4의 G)의 하강과, CLK 신호(500〔MHz〕상당)의 하강 타이밍이 일치하도록 지연과 타이밍을 조정한다. 신호 ddqs의 하강이 even-en= L일 때, CLK 신호의 하강 에지와 일치하도록, 위상 검출부(10)의 출력에 의해, DL(60)의 지연량을 제어한다.
처리 (d)는, DQ 신호(ddq_even, ddq_odd)에 처리 (c)와 동일한 지연을 취한다. 신호 dqs90(도 4의 C)의 네가티브 에지, DQ 신호(도 4의 D)의 데이터 d03에 대응하고, 처리 (b)의 실행에 의해, 신호 dq_odd(도 4의 F)의 데이터 d03을 얻을 수 있다. 이것에 대응하여, 처리 (d)에서는, DQ 신호(ddq_even, ddq_odd)를 CLK 신호로 받아들인다. 즉, 처리 (d)에서는, 신호 ddq_odd(도 4의 I)의 데이터 d03을 얻을 수 있다.
처리 (e)는, 지연시킨 DQ 신호(ddq_even, ddq_odd)를 CLK 신호로 받아들인다 (즉, CLK 신호의 갈아타기이다). 신호 ddq_even(도 4의 H)의 데이터 d02에 의해, 신호 Idq_even(도 4의 M)의 데이터 d02를 얻을 수 있다. 신호 ddq_odd(도 4의 I)의 데이터 d03에 따라서, 신호 Idq_odd(도 4의 N)의 데이터 d03을 얻을 수 있다. 즉, 도 4의 H, I, J, K의 처리에 의해서, DQS 신호에 CLK 신호의 갈아타기가 실행된다.
처리 (f)는, CLK 신호로 받아들인 DQ 신호(ldq_even, ldq_odd)를 다중화하고, 1〔Gbps〕화한다. 신호 Idq_even(도 4의 M)의 데이터 d02에 의해, 신호 dqo(도 4의 O)의 데이터 d02를 얻을 수 있고, 이 데이터 d02에 대응하여, 출력 데이터 신호 O_DQ(도 4의 P)의 데이터 d02를 얻을 수 있다.
다음으로, DQS 신호에 의한 DQ 신호의 취득에 관해서, 도 6을 참조한다. 도 6은, 수신 DQS 신호 및 DQ 신호의 타이밍을 도시한 도면이다.
메모리(4){예컨대, DDR3 메모리(DIMM)}로부터 데이터를 판독하는 경우, 메모리(4)는, 신호 수신 회로(2)로부터 수신한 CK 신호로부터 DQS 신호를 생성한다. 이 DQS 신호와 동기한, DQ 신호를 DDR(Double Data Rate)로 출력한다. DQS 신호와 DQ 신호의 위상 관계는 도 6의 A 및 C에 도시한 바와 같이, DQS 신호의 변화와, DQ 신호의 변화는 같은 위상이다. 이 때문에, 신호 수신 회로(2)측에서는, DL(44)에 의해 DQS 신호를 tCK/4(도 6의 B) 만큼 지연시키고, DQ 신호의 변화 중앙에 DQS 신호의 변화점을 시프트시킨다. 도 6의 B는, tCK/4 만큼 시프트시킨 DQS 신호(도 6의 A)이다. 이에 따라, DQS 신호의 양 에지를 사용하고, DQ 신호를 신호 수신 회로(2)측에 받아들인다.
다음으로, DQ 신호의 내부 클록 위상으로의 갈아타기에 관해서, 도 7을 참조한다. 도 7은, 위상 제어를 설명하기 위한 도면이다.
신호 수신 회로(2)에서는, 수신한 DQS 신호를 위상 검출기(58)의 4상 CLK 신호 중의 하나와 위상 비교되어, 위상차를 구할 수 있다. 이 위상이 일치하도록, DL(60)로 지연 처리가 행해진다. 이 DL(60)에 의한 지연은 위상 검출부(10)의 위상차 결정(DQPHASE) 신호로 결정된다. 위상 검출기(58)는, DQPHASE 신호에 기초하여 4상 CLK 신호 중의 하나와, 지연시킨 DQS 신호와의 위상을 비교하고, DQS 신호의 위상이 CLK 신호의 위상에 맞도록 지연량(= DQPHASE)을 조정한다.
이 경우, DQS 신호가 CLK 신호보다 지연되고 있는 경우에는, 지연량(DQPHASE)을 적어지는 방향으로, 또한, DQS 신호가 CLK 신호보다 빨라지고 있는 경우에는, 지연량(DQPHASE)을 많게 하는 방향으로 제어한다.
DL(60)에서는, 위상의 최대 지연량이 tCK/4(= 4상 CLK 신호의 상 사이의 지연차) 미만이다. 그래서, DL(60)의 최대 지연량 이상의 지연이 필요한 경우에는, 4상 CLK 신호의 선택을 1상분 만큼 빠른 CLK 신호에 시프트시킨 후, DL(60)의 지연량을 최소로 하여 재차, 위상 비교를 한다. 덧붙여, 큰 지연을 얻기 위해서는, 재차, DL(60)의 지연량을 크게 하면 좋다.
그 경우, 다시, DL(60)의 지연량이 최대 지연량(가변 지연량의 한계)에 도달한 경우에는, 4상 CLK 신호의 선택을 추가로 1상분 만큼 빠른 쪽으로 변화시키면 좋다. 요컨대, DL(60)의 최대 지연량 미만의 지연과, 4상 CLK 신호의 1상분 만큼 빠른 CLK 신호의 시프트에 의한 지연 제어를 반복한다.
이 지연 제어에서는, 예컨대, 현재 지연차가 40도였다고 한다면, 0도 위상의 CLK 신호와, 40도 위상분의 지연으로 위상 지연이 행하여진다. 점차로, 지연이 커지면, DL(60)의 지연량을 크게 하면 좋다. 이 경우, 지연이 90도가 되면, DL(60)에서는 그 지연을 실현할 수 없기 때문에, CLK 신호를 270(-90)도로 전환하고, 그 경우, DL(60)의 지연을 0으로 하면 좋다. 그래서, 도 7에 있어서, 영역 I은, 지연이 0도 이상, 90도 미만의 범위(검은 원형), 영역 II는, 지연이 90도 이상, 180도 미만의 범위(반점 원형), 영역 III은, 지연이 180도 이상, 270도 미만의 범위(사선 원형), 영역 IV는, 지연이 270도 이상, 360도(0도) 미만의 범위(원형)의 제어를 나타내고 있다.
다음으로, 4상 CLK 신호의 생성에 관해서, 도 8을 참조한다. 도 8은, 4상 CLK 신호의 생성을 도시하는 타이밍 차트이다.
4상 CLK 신호는, 기준 CLK 신호에 기초하여 클록 발생기(34)에 의해 생성된다. 클록 발생기(34)가 분기 회로로 구성된 경우에서는, 도 8의 A에 도시한 바와 같이 CLK 신호가 주어지면, 이 CLK 신호를 분주하고, 도 8의 B에 도시한 바와 같이, 위상차 0도의 CLK 신호가 생성된다. 이 위상차 0도의 CLK 신호를 기준으로 하고, 정해진 위상차를 갖는 도 8의 C, D, E에 도시하는 CLK 신호를 생성한다. 도 8의 C는, 위상차 0도의 CLK 신호로부터 시간 T1 만큼 지연한 위상차 90도의 CLK 신호이다. 도 8의 D는, 위상차 0도의 CLK 신호로부터 시간 T2 만큼 지연한 위상차 180도의 CLK 신호이다. 도 8의 E는, 위상차 0도의 CLK 신호로부터 시간 T3 만큼 지연한 위상차 270도의 CLK 신호이다.
다음으로, 위상 검출부(10)에 관해서, 도 9, 도 10, 도 11 및 도 12를 참조한다. 도 9는 위상 검출부의 일례를 도시한 도면, 도 10은, 위상 비교부의 일례를 도시한 도면, 도 11은 위상 검지 동작, 도 12는 위상 비교의 논리 동작 및 출력 상태를 도시한 도면이다.
위상 검출부(10)는, 전술한 대로 S/H 회로(56)와, 위상 검출기(58)를 구비하고 있다. S/H 회로(56)는, 도 9에 도시한 바와 같이, DL(60)로 지연시킨 DQS 신호를 받고, 이 DQS 신호를 신호 a라고 하면, 동등한 신호 a'와, 신호 a에서 위상을 약간 지연(미세 지연)시킨 신호 b를 생성한다. 위상 검출기(58)는, 위상이 다른 두개의 신호 a', b를 이용하여, CLK 신호의 위상을 검출한다.
위상 검출기(58)에는, 위상 비교부(80)가 설치되어 있다. 이 위상 비교부(80)는, 도 10에 도시한 바와 같이, 제1 FF(82)와, 제2 FF(84)가 설치되어 있다. 각 FF(82, 84)에는 공통으로 CLK 신호가 가해지고, 한쪽 FF(82)에는 신호 a', 다른 쪽의 FF(84)에는 신호 b가 가해지고 있다.
각 DQS 신호, 신호 a', b 및 CLK 신호에 관해서, 도 11의 A에 도시하는 DQS 신호에 대하여 신호 a'에는, 도 11의 B에 도시한 바와 같이, DL(60)에 의한 지연 tDL이 생긴다. 또한, 신호 a'에 대하여, 신호 b는, 도 11의 C에 도시한 바와 같이, 미소 지연 tSH이 생기고 있다. 파선 rt 은 비교 기준 위치이다.
이러한 DQS 신호, 신호 a', b 및 CLK 신호가 위상 비교부(80)에 가해지면, FF(82)의 출력 FFO1, FF(84)의 출력 FFO2에는, 도 12에 도시한 바와 같이, 위상의 지연 정보를 얻을 수 있다.
이 위상의 지연 정보에 대해서, 1) 출력 FFO1=L, FFO2=L의 경우, 지연 과다(DQS의 위상을 빠르게 한다)이다. 2) 출력 FFO1=L, FFO2=H의 경우, 지연 180도 반대이다. 3) 출력 FFO1=H, FFO2=L의 경우, 지연 적당(OK)하다. 4) 출력 FFO1=H, FFO2=H의 경우, 지연 부족(DQS의 위상을 느리게 한다)하다.
다음으로, 위상 검출부(10)에 대해서, 도 13, 도 14 및 도 15를 참조한다. 도 13은 위상 검출부의 일례를 도시한 도면, 도 14는 지연 정보를 도시한 도면, 도 15는 지연 정보로 위상을 나타낸 도면이다. 도 13에 있어서, 도 3, 도 9와 동일 부분에는 동일 부호를 붙이고 있다.
위상 검출부(10)에는, 도 13에 도시한 바와 같이, S/H 회로(56) 및 위상 검출기(58)가 구비된다. 위상 검출기(58)는, 전술한 위상 비교부(80)와, 제1 카운터(86) 및 제2 카운터(88)를 구비하고 있다.
S/H 회로(56)는, DL(60)로 얻어지는 신호 a(= DQS 신호)로부터 신호 a', b를 생성한다. 위상 비교부(80)는, CLK 신호와 신호 a', b를 비교하고, 출력 FFO1, FFO2(도 10, 도 12)를 얻는다. 각 출력 FFO1, FFO2는, 도 13에 도시한 바와 같이, 위상의 지연 정보를 구성한다. 이 지연 정보는 예컨대, 도 14에 도시한 바와 같이, 7〔bit〕의 디지털 정보(즉, 7자릿수의 2진수)로 나타낼 수 있다.
이 지연 정보에 있어서, 하위 3자릿수(3〔bit〕)는, DL(60)에 대한 지연 제어 정보이며, 이 실시형태에서는, 90도 미만의 지연 조정 정보이다. 중위 2자릿수(2〔bit〕)는, 클록 생성부(14)에 대한 CLK 선택 정보로서, 이 실시형태에서는, 정해진 위상차 90도를 단위로 하는 지연량 선택 정보이다. 또한, 상위 2자릿수(2〔bit〕)는, 위상이 몇 회전했는지 즉, 그 회전 횟수를 나타낸다. 클록 생성부(14)에 대한 클록 선택 정보이며, 이 실시형태에서는, 정해진 위상차 90도를 단위로 하는 지연량 선택 정보이다.
그래서, 이 위상 제어에서는, S/H 회로(56)가 DQS 신호에 약간의 지연을 부가한 신호 a에 추가로 미소한 지연을 부가한 신호 b를 생성한다. 위상 검출기(58)는, 신호 a', b와 CLK 신호와의 비교에 의해, DQS 신호의 위상을 판정한다. 카운터(86)는, 위상 비교부(80)의 위상 검출의 출력을 바탕으로, 검출된 위상 신호를 적분하는 수단이다. 이 위상 신호의 적분은 오동작 방지를 위해서이다.
그래서, 카운터(86)는, 위상 신호(위상 비교부(80)의 출력)를 계수하고, 그 계수치가 카운터(88)에 가해진다. 카운터(86)의 계수치가 미리 정한값(임계치)을 넘으면, 그것에 따라서 카운터(88)의 계수치를 증가 또는 감소시키고, 카운터(86)의 계수치를 리셋한다. 카운터(86)의 계수치는, 전술한 임계치를, 플러스측으로 넘는 경우와, 마이너스측으로 넘는 경우가 있다. 그 계수치가 플러스측으로 넘는 경우에는, 카운터(88)의 계수치를 증가시킨다. 또한, 그 계수치가 마이너스측으로 넘는 경우에는, 카운터(88)의 계수치를 감소시킨다.
카운터(88)의 출력은 지연 정보(도 14)이며, 이 지연 정보는, DL(60)의 지연제어, 클록 생성부(14)의 CLK 선택, 즉, 위상 변경에 이용된다.
이 지연 정보는, 도 14에 도시한 바와 같이, 임의의 비트(bit) 길이의 디지털량이며, 그 초기값을 예컨대, " 0000000 "으로 한다. 그래서, DL(60)에서는, 이 지연 정보 중, 하위 3〔bit〕를 사용하여 자신의 통과 지연을 결정할 수 있다. 이 실시형태에서는, 90도 위상을 8등분한 것중의 하나의 지연(0∼7/8×90도)을 실현하고 있다. 도 15에 도시한 바와 같이, 주회(周回) 상의 검은 원형, 반점 원형, 사선 원형, 원형의 각도이다. 도 15에 있어서, 지연 정보로 위상을 표현한 예이다.
이 경우, 1회전의 360도를 32등분하여 표현하고 있기 때문에, 도 15에 있어서, 제1 상한(象限)(I)의 지연 정보는, 지연 정보가 xx00xxx가 된다. 제2 상한(II)의 지연 정보는, 지연 정보가 xx01xxx가 된다. 제3 상한(III)의 지연 정보는, 지연 정보가 xx10xxx가 된다. 제4 상한(IV)의 지연 정보는, 지연 정보가 xx11xxx가 된다. 그리고, 지연이 n 회전한 경우에 하위 5〔bit〕가 동일하게 된다.
그래서, CLK 신호의 선택은, 지연 정보 중, 하위 5〔bit〕째 및 4〔bit〕째(즉, 중위 2〔bit〕)를 사용하여, 선택하여야 할 위상을 갖는 CLK 신호를 선택하고 있다.
여기서, DL(60)에 예컨대, 지연선을 이용하여, 그 길이가 무한이라면, 이 DL(60)만으로 위상 조정이 가능하지만, 그것은 불가능하다. 현실에는 그 길이가 유한하며, 이 지연 회로만으로 위상 조정을 할 수 없다. 더구나, 지연 회로에서는, 지연을 부가할 수는 있지만, 마이너스 지연은 할 수 없다.
그래서, 위상 조정에 있어서, 90도를 8등분(360도를 32등분)한 정밀도로 지연 조정하는 경우에는, 위상 지연 정보(도 14)의 하위 3〔bit〕가 90도 미만의 조정량이 된다. 이 경우, 중위 2〔bit〕는, 90도 단위로 어느 위상을 사용할 것인가의 정보로서, 이것을 90도를 단위로 하는 위상 지연을 갖는 CLK 신호의 선택에 이용한다. 또한, 상위 2〔bit〕는, 위상을 몇 회전했는지를 나타내는 신호가 된다. 그리고, 이 회로의 위상 추종 범위는, 이 지연 정보를 몇〔bit〕로 나타내는지에 의해서 결정되게 된다.
이와 같이, 이러한 위상 조정에서는, DL(60)에 의한 지연 조정과, CLK 신호에 의한 위상 선택과의 병용에 의해, DQ 신호의 위상 조정의 자유도를 확대하고 있다. 즉, 위상의 마이너스 지연, 과대한 위상 지연의 쌍방을 가상적으로 실현하고 있다. 이 때문에, 지연 조정을 DL(60)만에 의해서 행하는 경우와 비교하여, 이하의 이점이 있다.
a) DL(60)은 지연량에 비례하여 커지지만, CLK 신호 선택을 이용한 상기 구성에서는, 전체의 회로 규모를 작게 할 수 있다.
b) 카운터(86, 88)의 비트수를 증가시킬 뿐으로, 꽤 넓은 범위(이론적으로는 무한)의 지연에 대응할 수 있다.
c) 마이너스 지연에도 대응할 수 있다. DL(60)만으로 실현하는 경우, 최소치를 예측한 오프셋 지연을 취할 필요가 있지만, CLK 신호 선택을 이용한 상기 구성에서는, 이러한 오프셋 지연은 불필요하다.
다음으로, 클록 갈아타기에 대해서, 도 16, 도 17, 도 18 및 도 19를 참조한다. 도 16은 클록 갈아타기 동작을 설명하기 위한 도면, 도 17, 도 18 및 도 19는 클록 갈아타기 동작의 일례를 도시하는 타이밍 차트이다. 도 16에 있어서, 도 3과 동일 부분에는 동일 부호를 붙이고 있다.
위상 제어부(8)에서는, 클록 갈아타기의 설명을 위해서, 도 16에 도시한 바와 같이, 전술한 위상 검출부(10), 지연 제어부(12)의 위상 지연부(16, 18)와 함께, 위상 설정부(30)를 추출하고 있다. 즉, 신호 수신 회로(2)로부터 위상 검출부(10)를 추출하고, 위상 설정부(30)로부터 FF(52), 위상 지연부(16)로부터 DL(60, 62), 위상 지연부(18)로부터 FF(66)을 추출하여 나타내고 있다.
이 경우, FF(52)으로부터 DQ 신호(데이터)를 FF(66)에 전파하는 경우, DQS 신호의 위상이 변동된다. 이 위상 변동에 대하여, FF(52)의 CLK(DQS)와 FF(66)(CLK)의 위상 관계를 DL(60)을 사용하여 위상 지연(지연 보완)을 행하지만, 이것으로는 DL(60, 62)이 커지기 때문에, 너무 큰 지연은 실현할 수 없다. 그래서, DL(60, 62)에 의한 위상 조정뿐만 아니라, FF(66)측에 설정하는 CLK 신호의 위상을 변경함으로써, 클록 갈아타기를 위한 위상 제어를 행하고 있다. 즉, 위상차가 90도를 넘는 경우에는, 90도의 위상을 단위로 하여 CLK 신호의 위상을 변경하고, 90도 미만의 경우에는 DL(60)에 의해 위상 조정을 한다. 이 경우, 90도 단위에서의 위상 조정은, CLK 신호를 역방향(위상을 빠르게 하는 방향)으로 제어하고, 등가적으로 지연량의 값을 크게 하고자 하는 경우에 CLK 신호의 위상을 빠르게 하고 있다.
이 위상 조정에 대해서, 도 17은, DQS 신호(도 17의 B)의 위상이 CLK 신호(도 17의 A)보다 약간(90도 미만) 진행하고 있는 경우이다. 이 경우에는, DL(60)을 이용하여, DQS 신호와 CLK 신호와의 위상차 Ta(<90도)에 따라서 DQS 신호의 위상을 지연시키면 좋다. 이 경우, DQ 신호에는, DL(62)에 의해 마찬가지로 위상 조정이 된다.
도 18에 도시한 바와 같이, DQS 신호(도 18의 B)의 위상이 CLK 신호(도 18의 A)보다 크게(위상차 Tb>90도) 진행하고 있는 경우에는, DQS 신호의 위상을 많이 지연시킬 필요가 있다. 이 경우에는, DL(60)의 지연과, CLK 신호의 선택을 병용하는 것이 행해진다.
이 경우, 도 19에 도시한 바와 같이, CLK 신호(도 19의 A)의 위상을 90도 만큼 빠르게 한 CLK 신호로 전환하면, 그 CLK 신호(도 19의 A)와 DQS 신호(도 19의 B)의 위상은 약간 틀어진 상태가 된다. 그 위상차 Tc가 90도 미만(Tc<90도)이면, DL(60)을 이용하여, 그 위상차 Tc에 따라서 DQS 신호의 위상을 지연시키면 좋다. 이 경우, DQ 신호는, CLK 신호의 변경과 DL(62)에 의한 위상 조정이 행해진다. 그 결과, 위상 지연에 대한 위상 제어를 행하고, 데이터 신호의 타이밍을 최적화할 수 있다.
상기 실시형태에 대해서, 특징 사항이나 이점을 열거하면 다음과 같다.
(1) 상기 실시형태에서는, 메모리 컨트롤러(6)의 신호 수신 회로(2)가 위상 검출부(10)와 지연 제어부(12)를 포함하고 있다. 지연 제어부(12)는 클록 발생기(34)를 구비하고, CLK 신호로부터 복수상의 CLK 신호로서, 정해진 위상차를 갖는 4상의 CLK 신호를 생성하고 있다. 위상 검출부(10)에는, 메모리(4)로부터 생성된 DQS 신호와, 지연 처리가 실시된 CLK 신호를 비교하여 위상차를 구하는 위상 검출기(58)를 구비하고 있다.
(2) 상기 실시형태에서는, DL(60)의 지연량과, 4상 CLK 신호로부터 선택되는 CLK 신호에 의한 위상 선택에 의해, 지연을 신호 변화에 추종시킬 수 있다. 구체적으로는, 지연 정보(DQPHASE)를 생성 및 기억하는 카운터(86, 88)의 비트수에 따라서 지연을 신호 변화에 추종시킬 수 있다.
(3) 지연량을 적게 하는 경우에는, DL(60)의 지연량을 작게 하고, 그 지연이 0 보다 작은 지연은 얻을 수 없다. 이 경우, 4상 CLK 신호로부터 1상분 만큼 빠른 CLK 신호를 선택하고, DL(60)의 지연량을 최대(= 4상 CLK 신호의 상 사이의 지연차)로 하는 것에 의해, 동일한 효과를 얻을 수 있다.
(4) 그런 이유로, 신호 수신 회로(2)에서는, DQS 신호의 변화 위상과, 신호 수신 회로(2)에서의 클록 위상을 최적 상태로 유지하면서, DQ 신호(데이터)를 DQS 위상으로부터 내부 클록 위상으로 갈아탈 수 있다. 게다가, 위상차 갈아타기에 요하는 지연량(= 위상차량)을 지연 정보로서 얻을 수 있고, 그것을 출력할 수 있다.
(5) 이 신호 수신 회로(2)에서는, 지연용의 버퍼(8/32 tck)와 4개의 위상이 다른 파장을 생성하는 클록 발생기(34)를 이용하면 좋다. 또한, 이 신호 수신 회로(2)에서는, 메모리(4)로부터의 DQ 신호의 고속화에 따른, 도착 시간의 변동(예컨대, 온도 등에 의한 변동)에 대응할 수 있고, 지연 시간 등의 지연 정보를 프로세서 등의 상위 회로에 통지할 수 있다. 상기 회로에서는, 이 지연 정보를 메모리 컨트롤러(6)의 설계나 제어 등에 이용할 수 있다. 또한, 클록 발생기(34)를 이용하기 때문에, 작은 버퍼로 지연 시간을 측정할 수 있다.
(6) 신호 수신 회로(2)는, 위상 제어부(8)로서 위상 검출부(10) 및 지연 제어부(12)를 구비하고, 위상 검출부(10)는, 입력 데이터의 위상 기준 신호(DQS)와 내부 기준 클록을 비교하는 위상 비교부(80)를 구비하고 있다. 위상 검출부(10)는 CLK 신호와의 비교에 의해, DQS 신호의 지연량(DQPHASE)을 결정하고, 출력한다. 위상 지연부(16)에서는, 위상 검출부(10)의 출력 신호를 수신하고, 입력 데이터의 위상 기준 신호(DQS)의 지연량을 바꾸는 가변 지연 수단으로서 DL(60)을 구비한다. 또한, 위상 지연부(16)에서는, 위상 검출부(10)의 출력 신호를 수신하고, 수신 데이터의 지연량을 바꾸는 가변 지연 수단으로서, DL(62, 64)을 구비한다. 또한, 지연 제어부(12)에는 클록 생성부(14)가 구비되고, 이 클록 생성부(14)는, 위상 검출부(10)의 출력 신호를 수신하고, 분주 출력의 위상을 전환한다. 구체적으로는, 클록 발생기(34)가 예컨대, 분주기에 의해서 구성되고, 4상의 CLK 신호를 생성한다. 이 CLK 신호의 선택 수단으로서, 셀렉터(36)가 구비되고, 이 셀렉터(36)에는, 위상 검출부(10)로부터 지연 정보가 선택 정보로서 가해진다. 그 결과, 셀렉터(36)는, 4상의 CLK 신호로부터 지연량에 적합하는 CLK 신호를 선택하고, 이 CLK 신호를 출력한다. 그리고, 신호 수신 회로(2)에는, 데이터 유지부(32)가 구비되고, 이 데이터 유지부(32)가 예컨대, FF(74)으로 구성되어, 신호 수신 회로(2)의 출력 데이터를 취득하고, 유지한다.
(7) S/H 회로(56)가 가변 지연기로 구성되더라도 좋다.
(8) 지연량(DQPHASE)이 디지털량으로서 출력된다.
(9) 클록 발생기(34)가 분주기로 구성되고, 이 분주기에 설정되는 분주비(CKGEN)가 2n(단, n은 1 또는 2 이상의 자연수)로 설정된다.
(10) DL(44, 50, 60, 62, 64)은 지연 회로 대신에, 위상 지연 회로로 구성하더라도 좋다.
〔제3 실시형태〕
제3 실시형태는, 위상차로부터 얻어지는 지연 정보(DQPHASE)로서, 제1 지연 정보(dqphase1)와, 제2 지연 정보(dqphase2)를 이용하고 있다. 이 경우, 제1 지연 정보는, 정해진 위상차를 단위로 하는 지연량으로서, 위상 기준 신호의 위상을 예컨대, 90도 단위로 변경하는 지연량이다. 또한, 제2 지연 정보는, 정해진 위상차를 단위로 하는 지연량을 넘지 않는 범위에서 위상 기준 신호의 위상을 지연시키기 위한 지연량이다.
이 제3 실시형태에 대해서, 도 20을 참조한다. 도 20은 제3 실시형태에 따른 신호 수신 회로의 일례를 도시한 도면이다. 도 20에 있어서, 도 3과 동일 부분에는 동일 부호를 붙이고 있다.
이 실시형태의 위상 검출부(10)는, 상기 실시형태와 같이, S/H 회로(56)와, 위상 검출기(58)를 구비하고 있다. S/H 회로(56)는, 상기 실시형태와 마찬가지이기 때문에, 그 설명을 생략한다.
또한, 위상 검출기(58)는, 지연 정보(DQPHASE)로서, 제1 지연 정보(dqphase1)와, 제2 지연 정보(dqphase2)를 얻고 있다. 이 경우, dqphase1은, 전술한 지연 정보(도 14)의 상위 4〔bit〕분의 정보이며, dqphase2는, 전술한 지연 정보(도 14)의 하위 3〔bit〕분의 정보이다.
이러한 구성에서는, 지연 정보(dqphase1)가 클록 생성부(14)측에 전달된다. 이에 따라, 클록 생성부(14)는, 지연 정보에 따른 지연량을 갖는 CLK 신호를 출력한다. 이 경우, 위상 검출기(58) 및 FF(66)에는, 클록 생성부(14)로부터 동일 위상의 CLK 신호가 가해지고, FF(68)에는 그 반전 CLK 신호가 가해진다. 마찬가지로, 클록 생성부(14)로부터 셀렉터(31)에 선택 제어 신호가 가해진다. 또한, dqphas2가 DL(60, 62, 64)에 부여된다.
이러한 구성에 의해서도, 제2 실시형태와 같이, 위상차에 따른 DQS 신호, DQ 신호에 대한 위상 지연을 행할 수 있다. 그리고, 각부의 동작 파형은 제2 실시형태(도 3, 도 4 및 도 5)와 마찬가지이기 때문에, 도 3에 붙인 기호를 도 20에 붙이고 있다. 상세한 설명은, 제2 실시형태에서 설명한 바와 같기 때문에 생략한다.
〔다른 실시형태〕
(1) 상기 실시형태에서는, 신호 수신 회로로서, 메모리 컨트롤러(6)에 설치되는 신호 수신 회로(2)를 예시했지만, 본 개시의 신호 수신 회로는 상기 실시형태로 한정되지 않는다. 예컨대, 본 개시의 신호 수신 회로는, 메모리 컨트롤러(6) 등의 메모리 인터페이스 회로 이외에 사용하고, 위상 변동을 수반하는 신호의 수신에 이용된다.
(2) 상기 실시형태에서는, 메모리 컨트롤러(6)에 관해서 설명했지만, 본 개시의 메모리 컨트롤러는 상기 실시형태로 한정되지 않는다. 예컨대, 본 개시의 메모리 컨트롤러를 이용하여 프로세서(100)(도 21)를 구성하더라도 좋고, 컴퓨터(200)(도 22)를 구성하더라도 좋다.
(3) 프로세서(100)는 예컨대, CPU(Central Processing Unit)나, MPU(Micro Processor Unit)에 구성된다. 도 21에 도시한 바와 같이, 이 프로세서(100)는, 메모리(4)의 데이터 전송을 제어하는 메모리 컨트롤러(6)와, 연산 처리 등을 실행하는 수단으로서 연산 처리부(102)를 병설하더라도 좋다. 이 경우, 메모리 컨트롤러(6)에는 전술한 신호 수신 회로(2)를 구성하더라도 좋다. 이러한 구성에 의해서도, 상기 실시형태에서의 효과를 얻을 수 있고, 데이터 전송의 고속화나, 신뢰성을 향상시킬 수 있다.
(4) 컴퓨터(200)는, 도 22에 도시한 바와 같이, CPU(202)와 메모리(4) 사이에 설치되는 칩 세트(204)의 내부에 메모리 컨트롤러(6)를 구비하더라도 좋다. 이 경우, 메모리 컨트롤러(6)에는, 전술한 신호 수신 회로(2)를 구성하더라도 좋다. 이러한 구성에 의해서도, 상기 실시형태에서의 효과를 얻을 수 있고, 데이터 전송의 고속화나, 신뢰성을 향상시킬 수 있다.
(5) CPU(202)의 내부에 메모리 컨트롤러(6)를 구비하고, 이 메모리 컨트롤러(6)의 내부에 전술한 신호 수신 회로(2)를 구비하는 구성으로 해도 좋다. 이러한 구성에 의해서도, 상기 실시형태에서의 효과를 얻을 수 있고, 데이터 전송의 고속화나, 신뢰성을 향상시킬 수 있다.
(6) 상기 실시형태에서는, 기준이 되는 내부 클록 신호의 주파수를 2〔GHz〕로 설정하고, 위상 비교를 위한 클록 신호를 500〔MHz〕의 주파수으로 분주한 클록 신호를 이용하고 있지만, 이것에 한정되지 않는다. 설정하는 클록 신호의 주파수는 임의적이며, 상기 실시형태에 기재된 수치는 일례에 지나지 않는다.
(7) 상기 제1 실시형태에 기재한 위상 제어의 처리 순서(도 2)에 있어서, 상기 지연량을 단위로 하여 위상차를 갖는 복수의 클록 신호를 생성하는 단계를 포함하고, 상기 위상차에 따라서 상기 클록 신호를 선택하더라도 좋다. 게다가, 제2 위상 지연부(18)로 위상 지연시킨 출력 데이터를 데이터 유지부(32)에 유지하는 기능을 실행하는 단계를 포함하더라도 좋다.
〔비교예〕
비교예는, 위상 변동을 수반하는 신호의 신호 수신 회로로서, 메모리 컨트롤러의 신호 수신 회로의 일례이다.
이 비교예에 대해서, 도 23, 도 24, 도 25 및 도 26을 참조한다. 도 23은 메모리 컨트롤러의 비교예를 도시하는 도면, 도 24는 회로의 지연 변동의 시산예(試算例)를 도시하는 도면, 도 25는 DIMM 상의 클록 배선 형태를 도시하는 도면, 도 26은 DIMM 상의 다른 클록 배선 형태를 도시하는 도면이다.
DIMM로부터 DDR 신호를 가장 단순하게 수신하기 위해서는, 도 23에 도시한 바와 같이, 메모리 컨트롤러(600)를 구성하면 좋다. 메모리 컨트롤러(600)에는, DIMM(602)로부터 신호를 수신하는 수단으로서 신호 수신 회로(604)가 설치되고, 이 신호 수신 회로(604)에 클록 신호를 부여하는 수단으로서 클록 트리부(606)가 설치되어 있다. 클록 트리부(606) 및 신호 수신 회로(604)는 LSI로 구성되어 있다.
이 경우, 신호 수신 회로(604)는, 입력 데이터의 위상이 변동하는 신호를 수신하고, DDR 메모리 인터페이스 회로의 신호 수신 회로를 구성한다. 이 신호 수신 회로(604)에는, FF 회로(608, 610, 612, 614, 616), DL(618, 620), 출력 버퍼(622), 입력 버퍼(624, 626)가 구비되어 있다. 클록 트리부(606)는, LSI 내부 클록 회로부를 구성하고, 인버터(628, 630, 632, 634, 636, 638, 640)를 구비하고 있다. DIMM(602)에는 입력 버퍼(642), 출력 버퍼(644)가 구비되어 있다.
그래서, 신호 수신 회로(604)는, 클록 트리부(606)로 생성된 CLK 신호를 받아, CK 신호 CK0를 생성하여 DIMM(602)에 송신한다. DIMM(602)은, CK 신호로부터 DQS 신호를 생성하고, DQ 신호와 함께 신호 수신 회로(604)에 돌려보낸다. 신호 수신 회로(604)에서는, DQS 신호를 사용하여 DQ 신호를 리타이밍하고, 또한 내부 클록으로 갈아탄다. 이때, 수신점의 래치로 확실하게 데이터를 수신하기 위해서는, 내부 클록과 수신 데이터와의 타이밍 관계가 일정한 범위내인 것이 요구된다.
신호 수신 회로(604)에서 생각할 수 있는 지연 변동의 요인에는, 도 24에 도시한 바와 같이, 여러 가지의 것이 포함된다. 이들 요인을 전부 고려한 경우를 상정한다. 이 경우, 신호 수신점은, DL(618)의 출력측에 있는 FF(610)의 입력부를 상정하고 있다(도 23). 전송로 길이가 0〔mm〕였다고 해도, 신호 수신 회로(604)를 구성하는 LSI 내의 수신점 래치의 클록 기준으로 보면, 수신 데이터는 982〔ps〕∼4,156〔ps〕의 지연 변동을 갖게 된다. 이 폭(3,174〔ps〕)은, 클록 주기보다도 길고, 또한 데이터 폭보다도 길다(1〔GT/s〕전송의 경우, 데이터 폭은 1,000〔ps〕). 지연 변동은 제조 요인만이 아니라, 환경 요인(전원 전압이나 장치 온도)을 포함하기 때문에, 가동 중에도 수신 데이터 위상이 흔들리는(= 지터) 것이다.
그런데, DDR 인터페이스에서는, 도 25에 도시한 바와 같이, DIMM(602)을 구성하는 메모리 칩(651, 652, 653, 654)에 대하여 같은 길이 스타 배선에 의해 CK 신호가 부여되어 왔다. 이에 대하여, DDR3 인터페이스에서는, 새롭게 Fly by 배선(도 26)이라는 클록 배선 수법이 채용되었다. 이 Fly by 배선은, 도 26에 도시한 바와 같이, DIMM(602)의 메모리 칩(651, 652, 653, 654)에 대하여 순차로 CK 신호를 부여하고 있다. 이 Fly by 배선에서는, 신호의 파형 품질이라는 면에서는 개선이 도모되게 된다. 그러나, 데이터 송수신 타이밍이 DQS 그룹 사이에서 일치하지 않는다. Fly by 배선에 의한 클록 지연의 변동은, 최대로 1000〔ps〕정도가 예상되고, 이 지연은, 신호 전송 속도와 비교하여, 무시할 수 없는 크기이다.
데이터 송신시의 CK 신호와 DQS 신호와의 타이밍 불일치에 관하여, JEDEC(Joint Electron Devices Engineering Council) 규격에는 Write Leveling 으로서, 그 변동 흡수 수단이 규정되어 있다. 그러나, 신호 수신시의 타이밍 불일치에 관한 규정은 없다.
본 개시의 메모리 컨트롤러, 프로세서, 컴퓨터 또는 위상 제어 방법은, DDR3 인터페이스 등의 전술한 지연 변동을 흡수하는 구조를 제안하고 있다. 상기 실시형태에서는, 전술한 과제인 지연은, 신호 전송 속도와 비교하여 무시할 수 있는 정도로 개선된다.
이상 설명한 바와 같이, 본 개시의 신호 수신 회로, 메모리 컨트롤러, 프로세서, 컴퓨터 또는 위상 제어 방법은, 상기 기재로 한정되지 않는다. 특허청구범위에 기재되거나, 또는 발명을 실시하기 위한 형태에 개시된 요지에 기초하여, 당업자에 있어서 여러 가지 변형이나 변경이 가능한 것은 물론이다. 이러한 변형이나 변경이, 본 발명의 범위에 포함되는 것은 물론이다.
본 개시의 신호 수신 회로, 메모리 컨트롤러, 프로세서, 컴퓨터 또는 위상 제어 방법은, 신호 수신에 관한 것으로, 회로상의 지연 변동을 억제하고, 실용성이 높은 메모리 컨트롤러 등을 제공하는 것으로, 유용하다.
2 : 신호 수신 회로 4 : 메모리
6 : 메모리 컨트롤러 10 : 위상 검출부
12 : 지연 제어부 14 : 클록 생성부
16 : 제1 위상 지연부 18 : 제2 위상 지연부
58 : 위상 검출기

Claims (11)

  1. 수신 신호와 클록 신호의 위상차를 검출하는 위상 검출부와,
    상기 위상차를 받아, 정해진 위상차를 단위로 하는 지연량을 넘지 않는 범위에서 상기 수신 신호의 위상을 지연시키고, 상기 위상차가 상기 정해진 위상차를 넘는 경우, 상기 정해진 위상차를 단위로 하여 상기 수신 신호의 지연량을 변경하는 지연 제어부
    를 구비한 것을 특징으로 하는 신호 수신 회로.
  2. 제1항에 있어서, 상기 지연 제어부는,
    상기 정해진 위상차를 단위로 하는 지연량을 넘지 않는 범위에서 상기 수신 신호의 위상을 지연시키는 제1 지연부와,
    상기 정해진 위상차를 단위로 하여 지연량을 변경함으로써, 상기 수신 신호의 위상을 지연시키는 제2 지연부
    를 구비한 것을 특징으로 하는 신호 수신 회로.
  3. 제1항에 있어서, 상기 지연량을 단위로 하는 위상차를 갖는 복수의 클록 신호를 생성하는 클록 생성부를 더 구비하고,
    상기 위상차에 따라서 상기 클록 신호를 선택하는 것을 특징으로 하는 신호 수신 회로.
  4. 제2항에 있어서, 상기 제2 지연부에서 위상 지연시킨 출력 데이터를 유지하는 데이터 유지부를 더 구비하는 것을 특징으로 하는 신호 수신 회로.
  5. 제2항에 있어서, 상기 제1 지연부는, 상기 지연량에 따라서 상기 수신 신호의 위상을 지연시키는 가변 지연 회로인 것을 특징으로 하는 신호 수신 회로.
  6. 제3항에 있어서, 상기 클록 생성부는, 입력 클록 신호를 분주하여 상기 클록 신호를 발생하는 분주기로서, 그 분주기의 분주비가 2n(단, n은 1 또는 2 이상의 자연수)인 것을 특징으로 하는 신호 수신 회로.
  7. 제1항 내지 제6항 중 어느 한 항에 기재된 신호 수신 회로를 구비하는 것을 특징으로 하는 메모리 컨트롤러.
  8. 제1항 내지 제6항 중 어느 한 항에 기재된 신호 수신 회로 또는 제7항에 기재된 메모리 컨트롤러를 구비하는 것을 특징으로 하는 프로세서.
  9. 제1항 내지 제6항 중 어느 한 항에 기재된 신호 수신 회로 또는 제7항에 기재된 메모리 컨트롤러 또는 제8항에 기재된 프로세서를 구비하는 것을 특징으로 하는 컴퓨터.
  10. 칩 세트에 메모리로부터 신호를 수신하는 신호 수신 회로를 구비하고, 그 신호 수신 회로는,
    상기 메모리로부터의 수신 신호와 클록 신호의 위상차를 검출하는 위상 검출부와,
    상기 위상차를 받아, 정해진 위상차를 단위로 하는 지연량을 넘지 않는 범위에서 상기 수신 신호의 위상을 지연시키고, 상기 위상차가 상기 정해진 위상차를 넘는 경우, 상기 정해진 위상차를 단위로 하여 상기 수신 신호의 지연량을 변경하는 지연 제어부
    를 구비하는 것을 특징으로 하는 컴퓨터.
  11. 수신 신호와 클록 신호를 비교하고, 위상차를 검출하는 기능을 실행하는 단계와,
    상기 위상차를 받아, 정해진 위상차를 단위로 하는 지연량을 넘지 않는 범위에서 상기 수신 신호의 위상을 지연시키고, 상기 위상차가 상기 정해진 위상차를 넘는 경우, 상기 정해진 위상차를 단위로 하여 상기 수신 신호의 지연량을 변경하는 기능을 실행하는 단계
    를 포함하는 것을 특징으로 하는 위상 제어 방법.
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