KR100974211B1 - 락킹 상태 검출기 및 이를 포함하는 dll 회로 - Google Patents
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Abstract
Description
Claims (11)
- 기준 클럭과 피드백 클럭의 위상을 비교하여 제 1 위상차 범위를 판별하는 제 1 위상차 판별 신호와 상기 제 1 위상차 범위보다 더 넓은 제 2 위상차 범위를 판별하는 제 2 위상차 판별 신호를 생성하는 위상 비교부; 및상기 제 1 위상차 판별 신호 및 상기 제 2 위상차 판별 신호에 응답하여 락킹 상태 신호를 생성하는 락킹 상태 설정부;를 포함하는 것을 특징으로 하는 락킹 상태 검출기.
- 제 1 항에 있어서,상기 위상 비교부는,상기 기준 클럭과 상기 피드백 클럭의 위상차가 상기 제 1 위상차 범위 이하인지를 판별하여 상기 제 1 위상차 판별 신호를 생성하는 제 1 판별부; 및상기 기준 클럭과 상기 피드백 클럭의 위상차가 상기 제 2 위상차 범위 이하인지를 판별하여 상기 제 2 위상차 판별 신호를 생성하는 제 2 판별부;를 포함하는 것을 특징으로 하는 락킹 상태 검출기.
- 제 1 항에 있어서,상기 락킹 상태 설정부는, 상기 제 1 위상차 판별 신호와 상기 제 2 위상차 판별 신호가 인에이블 되면 상기 락킹 상태 신호를 인에이블 시키고, 이후 상기 제 1 위상차 판별 신호가 디스에이블 되어도 상기 제 2 위상차 판별 신호가 인에이블 되어 있으면 상기 락킹 상태 신호의 인에이블 상태를 유지시키는 것을 특징으로 하는 락킹 상태 검출기.
- 제 1 항 또는 제 3 항에 있어서,상기 락킹 상태 설정부는,제 1 노드;상기 제 1 위상차 판별 신호와 상기 제 2 위상차 판별 신호에 응답하여 상기 제 1 노드의 전위를 풀업하는 풀업부;상기 제 2 위상차 판별 신호에 응답하여 상기 제 1 노드의 전위를 풀다운하는 풀다운부; 및상기 제 1 노드의 전위를 래치 및 구동하여 상기 락킹 상태 신호를 출력하는 래치부;를 포함하는 것을 특징으로 하는 락킹 상태 검출기.
- 기준 클럭과 피드백 클럭의 위상을 비교 감지하여 위상 감지 신호를 생성하는 위상 감지 수단;상기 기준 클럭과 상기 피드백 클럭의 위상차가 제 1 위상차 범위 이하이면 락킹 상태 신호를 인에이블 시키고, 이후 상기 기준 클럭과 상기 피드백 클럭의 위상차가 상기 제 1 위상차 범위보다 넓은 제 2 위상차 범위를 초과할 때에만 상기 락킹 상태 신호를 디스에이블 시키는 락킹 상태 검출기;상기 위상 감지 신호와 상기 락킹 상태 신호에 응답하여 지연 제어 신호를 생성하는 지연 제어 수단; 및상기 지연 제어 신호에 응답하여 상기 기준 클럭을 지연시켜 지연 클럭을 생성하는 지연 라인;을 포함하는 것을 특징으로 하는 DLL(Delay Locked Loop) 회로.
- 제 5 항에 있어서,상기 락킹 상태 검출기는,상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 상기 제 1 위상차 범위를 판별하는 제 1 위상차 판별 신호와 상기 제 2 위상차 범위를 판별하는 제 2 위상차 판별 신호를 생성하는 위상 비교부; 및상기 제 1 위상차 판별 신호 및 상기 제 2 위상차 판별 신호에 응답하여 락킹 상태 신호를 생성하는 락킹 상태 설정부;를 포함하는 것을 특징으로 하는 DLL 회로.
- 제 6 항에 있어서,상기 위상 비교부는,상기 기준 클럭과 상기 피드백 클럭의 위상차가 상기 제 1 위상차 범위 이하인지를 판별하여 상기 제 1 위상차 판별 신호를 생성하는 제 1 판별부; 및상기 기준 클럭과 상기 피드백 클럭의 위상차가 상기 제 2 위상차 범위 이하인지를 판별하여 상기 제 2 위상차 판별 신호를 생성하는 제 2 판별부;를 포함하는 것을 특징으로 하는 DLL 회로.
- 제 6 항에 있어서,상기 락킹 상태 설정부는, 상기 제 1 위상차 판별 신호와 상기 제 2 위상차 판별 신호가 인에이블 되면 상기 락킹 상태 신호를 인에이블 시키고, 이후 상기 제 1 위상차 판별 신호가 디스에이블 되어도 상기 제 2 위상차 판별 신호가 인에이블 되어 있으면 상기 락킹 상태 신호의 인에이블 상태를 유지시키는 것을 포함하는 것을 특징으로 하는 DLL 회로.
- 제 6 항 또는 제 8 항에 있어서,상기 락킹 상태 설정부는,제 1 노드;상기 제 1 위상차 판별 신호와 상기 제 2 위상차 판별 신호에 응답하여 상기 제 1 노드의 전위를 풀업하는 풀업부;상기 제 2 위상차 판별 신호에 응답하여 상기 제 1 노드의 전위를 풀다운하는 풀다운부; 및상기 제 1 노드의 전위를 래치 및 구동하여 상기 락킹 상태 신호를 출력하는 래치부;를 포함하는 것을 특징으로 하는 DLL 회로.
- 제 5 항에 있어서,상기 지연 제어 수단은, 상기 락킹 상태 신호가 인에이블 되면 복수 개의 디지털 신호로서 구현되는 상기 지연 제어 신호의 논리값을 고정시키는 것을 특징으로 하는 DLL 회로.
- 제 5 항에 있어서,상기 지연 클럭의 출력 경로에 존재하는 지연량을 모델링한 지연 시간을 상기 지연 클럭에 부여하여 상기 피드백 클럭을 생성하는 지연 보상 수단을 추가로 포함하는 것을 특징으로 하는 DLL 회로.
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