KR20050091038A - 아날로그/디지털 지연 락 루프 - Google Patents

아날로그/디지털 지연 락 루프 Download PDF

Info

Publication number
KR20050091038A
KR20050091038A KR1020057012303A KR20057012303A KR20050091038A KR 20050091038 A KR20050091038 A KR 20050091038A KR 1020057012303 A KR1020057012303 A KR 1020057012303A KR 20057012303 A KR20057012303 A KR 20057012303A KR 20050091038 A KR20050091038 A KR 20050091038A
Authority
KR
South Korea
Prior art keywords
delay
phase adjustment
digital
analog
delay circuit
Prior art date
Application number
KR1020057012303A
Other languages
English (en)
Other versions
KR101106369B1 (ko
Inventor
페터 발라센코
디에터 헬레
Original Assignee
모사이드 테크놀로지스 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모사이드 테크놀로지스 인코포레이티드 filed Critical 모사이드 테크놀로지스 인코포레이티드
Publication of KR20050091038A publication Critical patent/KR20050091038A/ko
Application granted granted Critical
Publication of KR101106369B1 publication Critical patent/KR101106369B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)
  • Saccharide Compounds (AREA)
  • Pharmaceuticals Containing Other Organic And Inorganic Compounds (AREA)
  • Dram (AREA)

Abstract

본 발명에 따르면, 넓은 주파수 범위에서 동작하고 높은 정확도를 가지며, 작은 실리콘 영역을 사용하고, 낮은 전력 소모를 가지며 짧은 락 시간을 지연 락 루프가 제공된다. 상기 지연 락 루프는 아날로그 영역과 디지털 영역이 결합되어 있다. 상기 디지털 영역은 조기 락과 안정적인 동작점을 담당하며 락에 도달한 후에 유지된다. 상기 아날로그 영역은 락에 도달한 이후의 정상 동작을 담당하며 더 좁은 실리콘 영역과 낮은 전력을 사용하여 높은 정확도를 제공한다.

Description

아날로그/디지털 지연 락 루프{ANALOGUE/DIGITAL DELAY LOCKED LOOP}
본 발명은 디지털 지연 회로와 아날로그 지연 회로를 포함하며, 디지털 지연 회로는 지연 락 루프에서 대강의 위상 조정을 제공하기 위해 지연 요소를 인에이블 시키며, 아날로그 지연 회로는 디지털 지연 회로가 고정된 지연을 유지할 때 지연 락 루프에 미세한 위상 지연을 제공하는 아날로그/디지털 지연 락 루프에 관한 것이다.
에스디렘(SDRM: Synchronous dynamic random access memory)과 마이크로프로세서 같은 많은 장치들은 수정발진기와 같은 외부 클럭 소스로부터 생성된 외부 클럭 신호를 수신한다. 장치의 입력 패드를 통하여 수신된 외부 클럭 신호는 버퍼 회로의 트리를 통하여 장치내의 많은 회로로 라우트(rout)된다. 버퍼 트리는 외부 클럭과 버퍼 클럭 사이의 공통 지연을 초래한다.
통상적으로, 조정할 수 있는 지연 라인을 가지고 있는 지연 락 루프(DLL: Delay Locked Loop)는 버퍼 트리에 인가되는 외부 클럭 신호를 지연시켜 외부 클럭 신호와 버퍼 클럭 신호를 동기화한다. DLL은 외부 클럭신호와 버퍼 클럭 신호의 위상차를 검출할 수 있는 위상 검출기를 포함한다. DLL은 검출된 위상차에 기반하여 버퍼된 외부 클럭 신호(내부 클럭)이 외부 클럭 신호와 동상이 될 때까지 외부 클럭 신호에 적정한 지연을 더하여 버퍼 클럭 신호와 외부 클럭 신호를 동기화한다. DLL은 아날로그 지연 락 루프 또는 디지털 지연 락 루프를 사용할 수 있다. 아날로그 지연 락 루프에서 전압 제어 지연 라인은 외부 클럭 신호를 지연시키기 위해 사용된다.
도 1은 종래 기술에 따른 아날로그 지연 락 루프(DLL)(100)의 블록도이다. 아날로그 DLL(100)은 내부 클럭 신호(CKI)를 외부 클럭 신호(CKE)에 동기화한다. 외부 클럭(CKE) 신호는 전압 제어 지연 라인(102)에 접속되며, 전압 제어 지연 라인(102)는 클럭 트리 버퍼(108)에 접속된다.지연 외부 클럭 신호(CKE)는 클럭 트리 버퍼(108)에 입력되며 트리의 출력을 통하여 퍼져나가고 여러 회로에 사용된다. 클럭 트리 버퍼(108)을 통한 지연은 외부 클럭 신호(CKE)와 내부 클럭 신호(CKI)의 위상차를 발생시킨다. 전압 제어 지연 라인(102)는 외부 클럭 신호와 내부 클럭 신호를 동기화하기 위해 지연을 증가시키거나 감소시켜 외부 클럭 신호(CKE)의 지연을 조정한다.
지연 라인의 적절한 지연을 결정하기 위해 클럭 트리 버퍼(108)의 출력중 하나를 위상 검출기(104)에 연결하여 외부 클럭 신호(CKE)와 비교할 수 있도록 한다. 위상 검출기(104)는 내부 클럭(CKI)과 외부 클럭(CKE)의 위상차를 검출한다. 위상 검출기(104)의 출력은 전압 제어 지연 라인(VCDL)(102)의 가변 바이어스 전압(VCTRL;110)을 제공하는 루프 필터 커패시터(112)와 충전 펌프(106)에 의해 누산된다. 바이어스 전압(VCTRL)은 내부 클럭 신호(CKI)를 외부 클럭 신호(CKE)에 동기화하기 위해 전압 제어 지연 라인(102)에 의해 외부 클럭 신호에 더해지는 지연의 양을 선택한다.
위상 검출기(104)는 D-입력이 외부 클럭 신호(CKE)에 연결되고 클럭입력이 내부 클럭 신호(CKI)에 연결된 D-유형 플립플롭이다. 내부 클럭 신호(CKI)의 각각의 상승 에지에서 위상 검출기(104)의 출력은 내부 클럭 신호의 상승 에지가 외부 클럭 신호의 상승 에지의 앞 또는 뒤인지를 알려준다.
아날로그 DLL(100)은 높은 정밀도를 가진 전압 제어 지연을 생성한다. 아날로그 DLL의 성능은 바이어스 제어 전압(VCTRL)의 변화에 따라 비선형으로 변화하는 전압 제어 지연 라인을 사용하여 생성되는 지연 때문에 주파수 범위에 걸쳐 변화한다.
도 2는 도 1의 전압 제어 지연 라인의 비선형 제어 전압 특성의 그래프이다. 일반적으로, 장치들은 특별한 장치가 운용 주파수를 선택할 수 있도록 하는 넓은 범위의 외부 클럭 주파수를 선호한다. 도 2에 예시된 바와 같이, 장치는 점A와 점B 사이의 어느 주파수에서 작동될 수 있다. 선택된 주파수는 점 B에 있다.
도시된 바와 같이, 제어 전압 특성은 비선형이며, 제어 전압 범위의 한점(점C)에서 날카롭고 다른 점(점 B)에 거의 평평하다. 이러한 제어 전압의 특성은 점 C에서 불안정성과 점 A에서 긴 락 시간을 초래한다. 넓은 범위의 주파수(지연들)은 바이어스 전압(VCTRL)에 의해 제어된다.
다시 도 1을 참조하면, 바아어스 전압(VCTRL)은 충전 펌프(106)의 출력으로, 거의 모든 시간에 높은 임피던스 상태를 보여준다. 바이어스 전압 신호(VCTRL)의 어느 잡음도 아날로그 DLL(100)의 출력에 교란을 일으킨다. 예를 들면, 아날로그 DLL이 점 B에서 동작하면 잡음에 의한 작은 전압 변화(ΔV)도 지연에 있어서 큰 변화를 초래한다. 따라서, 아날로그 DLL은 넓은 주파수 범위인 점 A와 점 C 사이의 점 B에서 동작할 때 잡음에 매우 민감하다. 그럼으로, 아날로그 DLL은 넓은 주파수 범위에서 안정하지 않다.
디지털 DLL은 아날로그 DLL의 안정성 문제를 가지고 있지 않다. 한편, 디지털 DLL의 정확도는 지연의 고정 양자(단계)와 결합하여 지연을 생성하기 때문에 아날로그 DLL의 정확도만큼 높다. 지연의 단계를 작게할 수도록 정확도는 증가된다. 그러나, 스텝 사이즈를 감소시키면 지연 요소가 넓은 주파수 범위를 만족시킬 필요가 증가하기 때문에 실리콘 영역이 증가하게 되는 결과를 초래한다.
도면을 참조하여 동일한 부분에 대하여 도면의 참조부호처럼 다른 관점으로 언급하면서 설명된 바와 같이 본 발명에 따른 전술한 또는 다른 목적과, 특징 그리고 이점은 이후의 본 발명의 바람직한 일실시예에 따른 더욱더 상세한 설명에 의해 명확하게 된다. 도면은 본 발명을 설명하는 것외에 스케일이나 강조는 불필요하다.
도 1은 종래 기술에 따른 아날로그 지연 락 루프(DLL)의 블록도.
도 2는 도 1의 전압 제어 지연 라인의 비선형 제어 전압 특성을 나타내는 그래프.
도 3은 본 발명에 따른 넓은 주파수 범위의 지연 락 루프의 블록도.
도 4A-4B는 DCDL과 VCDL의 지연 요소를 나타낸 도면.
도 5는 도 4A-4B중 지연 요소중 어느 하나의 일실시예에 따른 개략도.
도 6은 도 3의 DLL의 VCDL의 좁은 주파수 범위의 비선형 제어 전압 특성의 그래프.
도 7은 도 3의 락 검출기와 아날로그 스위치의 일실시예에 따른 개략도.
도 8A-C는 클럭들 사이의 위상 차와 위상 검출기의 출력 사이의 관계를 보여주는 타이밍도.
도 9는 도 7에서 보여준 신호를 개략적으로 보여주는 타이밍도.
넓은 주파수 범위에 걸쳐 높은 정확도, 좋은 안정성 그리고 빠른 락 시간을 제공하는 지연 락 루프가 제공된다. 지연 락 루프는 넓은 주파수 범위에서 동작하는 경우에도 더 짧은 락 시간과 적은 전력 소모에서도 좋은 정확도 그리고 안정성을 가진다.
지연 락 루프는 디지털 지연 회로와 아날로그 지연 회로를 포함한다. 디지털 지연 회로는 지연 락 루프에서 대강의 위상 조정을 제공하기 위해 지연 요소를 인에이블 시킨다. 아날로그 지연 회로는 디지털 지연 회로가 고정 지연을 유지할 때 지연 락 루프에 미세 위상 지연을 제공한다. 디지털 지연 회로의 락 검출기는 대강의 위상 조정의 완료를 검출하고 조정 완료에 근거하여 고정 지연을 유지하며, 미세 위상 조정을 인에이블 시킨다.
복수의 고정 지연 요소를 포함하는 디지털 지연 회로는 넓은 지연 범위에 걸쳐 동작한다. 아날로그 지연 회로는 넓은 지연 범위에 있는 작은 지연 범위에 걸쳐 동작하며, 디지털 지연 회로가 대강의 위상 조정을 완료할 때까지 두 번째 고정 지연을 유지한다.
본 발명에 대한 바람직한 실시예가 아래에 설명되어 있다.
도 3은 본 발명에 따른 넓은 주파수 범위의 지연 락 루프(DLL)(300)의 블록도이다. 넓은 주파수 범위의 지연 락 루프(DLL)(300)은 디지털 지연 회로(302)를 포함하는 디지털 영역과 아날로그 지연 회로(304)를 포함하는 아날로그 영역의 두 영역에서 동작한다.
DLL에서, 높은 정확도, 작은 실리콘 영역 사용 그리고 낮은 전력은 아날로그 기술을 사용하여 통상적으로 이루어지며, 반면에 좋은 안정성과 더 짧은 락 시간은 통상적으로 디지털 기술로 이루어진다. 넓은 주파수 범위의 DLL(300)은 넓은 주파수 범위에 걸져 높은 정확도, 좋은 안정성 그리고 빠른 락 시간을 제공하기 위해 두가지 기술을 결합한다. 디지털 지연 회로(302)는 초기의 대강의 위상 조정을 수행하며, 아날로그 지연 회로(304)는 디지털 지연 회로(302)에 의해 대강의 위상 조정이 수행된 후에 정상 동작 동안에 미세한 위상 조정을 수행한다. 디지털 지연 회로(302)넓은 지연 범위에서 동작하며 전력이 공급된 초기 동안에 지연 락 루프(300)가 안정 동작 점을 가지도록 한다. 정상 동작중에, 아날로그 지연 회로(304)는 넓은 지연 범위안에 있는 안정 동작점의 좁은 지연 범위에서 동작하며 디지털 지연 회로(302)가 고정 지연을 유지하는 동안에 지연 락 루프가 안정 동작점에 있도록 한다.
DLL에 의해 제공되는 총 지연은 각각이 고정 지연을 가지고 있는 한쌍의 지연 요소를 포함하고 있는 디지털화된 제어 지연 라인(DCDL)(306)과 전압 제어 지연 라인(VCDL)(312)를 포함하고 있다.DCDL(306)에 의해 제공되는 DCDL 지연과 VCDL(312)에 의해 제공되는 VCDL 지연의 결합은 정확한 지연을 제공한다. 단지 영역중 하나만이 어느 시점에서 DLL 지연을 변화시킬 수 있다. 전력이 공급되는 초기에, 디지털 지연 회로(302)는 DCDL(306)(대강의 지연)을 변화시킨다. 대강의 위상 지연이 수행된 후에(락이된 후에) 고정된 수의 DCDL 지연 요소에서 유지되며(유지됨) 아날로그 지연 회로(304)는 미세한 위상 조정을 제공하기 위해 VCDL 지연을 변화시켜 DLL 지연을 제공한다.
디지털 지연 회로(302)는 짧은 락 시간을 제공하기 위해 DLL(300)이 빠르게 동작점(락)으로 이동하도록 넓은 지연 범위에서 동작한다. 디지털 지연 회로(302)의 락 검출기(310)는 디지털 지연 회로(302)가 DLL 지연을 유지하는 동안에 안정 동작점을 검출하고 아날로그 지연 회로(304)를 스위치하도록 DLL 지연 제어를 인에이블한다.
위상 검출기(320)은 외부 클럭 신호 CKE와 내부 클럭 신호 CKI의 위상차를 검출한다. 위상 검출기(320)은 당해 분야에서 알려진 어느 장치도 사용가능하다. 실시예에서 보여주는 바와 같이, 위상 검출기(320)(도 3)는 클럭 입력에 CKI가 연결되어 있고 D-입력에 CKE가 연결되어 있는 D-유형의 플립플롭이다. CKI의 상승 에지는 D-유형 플립플롭의 출력(Ph-det)의 출력의 CKE의 상태를 래치시킨다.
아날로그 지연 회로(304)는 멀티플렉서(314), VCDL(312) 그리고 충전 펌프(316)을 포함한다. VCDL(312)는 나중에 더 자세히 설명되는 바와 같이 멀티플렉서(314)의 제어아래 있는 두 개의 다른 소스에 의해 제공되는 두 개의 바이어스 전압 VBP, VBN으로 각각 제어되는 차동-입력-차동-출력 스테이지(지연 요소들)의 연쇄 결합이다. 도 3에 도시된 바와 같이, 단일 신호는 각각의 소스로부터 두 개의 바이어스 전압을 표현하기 위해, 즉 VBP2, VBN2와 VBP1, VBN1을 사용한다.
멀티플렉서(314)는 VCDL(312)의 VCDL 바이어스 전압(322)의 소스를 선택한다. VCDL 바이어스 전압(322)은 바이어스 전압 발생기(318)에 의해 제공되는 바이어스 전압 쌍(VBP1, VBN1) 또는 충전 펌프(316)에 의해 제공되는 가변 바이어스 전압 쌍(VBP2, VBN2) 중 어느 하나이다. 초기화중에는, DCDL(306)이 락에 도달하기 전에, 차동 바이어스 전압 쌍 VBP1, VBN1이 멀티플렉서(314)를 통하여 VCDL 바이어스 전압(322)로 제공된다. 따라서, 디지털 지연 회로(302)가 DCDL 지연을 선택하면, VCDL 바이어스 전압(322)는 상수 VCDL 지연을 제공한다. 그러한 지연은 아래에서 설명하는 바와 같이 양 또는 음의 방향의 둘다에서 미세 튜닝이 가능하도록 전체 지연 범위의 중간에 위치한다.
초기화에 있어서, 카운터(308)에 저장되는 코드는 영으로 초기화되어 있으며, 그것은 최소 지연 즉 DCDL(306)의 최소수의 지연 요소가 인에이블되는 것에 대응된다. 락 검출기(310)은 내부 클럭 신호 CKI의 가장 가까운 상승 에지가 외부 클럭 신호 CKE의 상승 에지에 정렬될 때까지 카운터(318)을 증가하여 지연 요소를 부가함으로 DCDL 지연을 증가시킨다. 카운터(308)은 락이 될 때까지 외부 클럭 신호(CKE)에 의해 인크리먼트된다(클럭 에지가 정렬된다). 일실시예에서, 카운터(308)은 락 검출기(310)으로부터의 SW 신호에 의해 인에이블될 때까지 외부 클럭 신호(CKE)의 각각의 상승 에지에 의해 인크리먼트되는 업-카운터이다. DCDL(306)의 지연 요소는 바이어스 전압 쌍 VBP1, VBN1에 필연적으로 의존하는 DCDL 지연 요소를 최소수화할 수 있도록 카운터(308)에 의한 출력되는 C-비트 카운터값에 기반하여 DCDL 지연에 더해진다.
클럭 에지가 정렬된 후에, 클럭 검출기(310)에 의해 출력되는 카운터(308)의 더 이상의 인크리먼트를 디스에이블시킨다. VCDL 바이어스 전압(322)는 멀티 플렉서(314)를 통하여 충전 펌프(316)의 출력인 바이어스 전압 쌍 VBP2, VBN2가 제공된다. 충전 펌프(316)은 당해 기술분야에서 알려진 어느 충전 펌프도 사용가능하다.
DCDL(306)의 최소수의 지연 요소를 인에이블시킴으로 전제 지연 라인이 잡음을 최소화하는 최소 길이를 가진다. 인에이블된 지연 요소는 지연 락 루프에서 대강의 위상 조정을 제공한다. 일단 락에 도달하면, 카운터(308)의 더 이상의 인크리먼트를 디스에이블시킴으로 디지털 지연 회로(302)가 고정 지연을 유지한다. 단지 DLL 지연 라인에서 VCDL 위치는 지연 락 루프에 미세 위상 조정을 제공하기 위해 아날로그 지연 회로(304)에 의해 변화된다. 아날로그 지연 회로(304)는 클럭 사이의 검출된 위상 지연에 근거하여 VCDL 지연 요소(402)의 바이어스 전압을 가변하여 VCDL 지연을 업 또는 다운시킨다.
도 4A 및 도 4B는 DCDL과 VCDL의 지연 요소의 상세한 예시도이다. 디지털화된 제어 지연 라인(DCDL)은 DCDL 지연 요소(400)의 연쇄 결합을 포함하며, 전압 제어 지연 라인(VCDL)은 VCDL 지연 요소(402)의 연쇄 결합을 포함한다. 각각의 DCDL 셀(400)의 지연은 각각의 DCDL 셀(400)에 대한 바이어스 전압을 고정 바이어스 전압 쌍 VBP1, VBN1에 영구적으로 연결함으로서 고정된다. 고정 바이어스 전압 쌍 VBP1, VBN1은 바이어스 전압 발생기(318)(도 3)에 의해 공급되며, 바이어스 전압 발생기(318)은 어느 타입의 전압 안정화 장치, 일예로 밴드-갭 레퍼런스가 사용될 수 있으며, 아래에서 상세하게 설명하듯이 VCDL에 초기에 사용된 VCDL 바이어스 전압(322)에 대응될 필요는 없다.
도 5는 도 4A-도 4B에 도시된 지연 요소들중 어느 하나의 일실시예의 개략도이다. 지연 요소(400)은 대칭적인 로드(500, 502)를 가지고 있는 NMOS 장치 T1, T2의 소스 결합쌍을 포함한다.
차동 입력 클럭 신호 CKE-, CKEI+는 NMOS 장치 T1, T2의 각각의 게이트에 연결되어 있는데, CKEI+는 NMOS 장치 T1의 게이트에 그리고 CKEI-는 NMOS 장치 T2의 게이트에 연결되어 있다. 차동 입력 클럭 신호 CKEO-, CKEO+는 NMOS 장치 T1, T2의 각각의 드레인에 연결되어 있다. NMOS 장치 T1, T2의 소스는 연결되어 있고 또한 NMOS 전류 소스 T3의 드레인에 연결되어 있다. NMOS 전류 소스 T3는 드레인과 기판 전압 변화를 보상한다.
대칭적인 로드(500)는 바아어스 PMOS T5에 병렬로 연결된 다이오드 접속 PMOS 장치 T4를 포함한다. 대칭적인 로드(502)는 바이어스 PMOS 장치 T6에 병렬로 연결된 다이오드 접속 PMOS 장치 T7을 포함한다. 대칭 로드(500, 502)의 유효 저항은 바이어스 전압 VBP1에 따라 변화하면서 차동 클럭 입력에서부터 차동 클럭 출력까지의 지연 스테이지를 통하여 대응되는 지연 변화를 가져온다.
다시 도 4를 참조하면, 초기 상태에서, DCDL의 모든 지연 요소(400)은 카운터로부터 출력 c-비트 카운터값이 0이기 때문에 인에이블되지 않으며, 단지 멀티플렉서(408)만이 인에이블된다. DLL 지연은 단지 디멀티플렉서에 의해 제공되는 고정 지연을 포함하며, 멀티플렉서(408)과 VCDL의 VCDL 지연 요소(402)는 고정 바이어스 전압 쌍 VBP1, VBN1에 연결된다. VCDL에 의해 제공되는 VCDL 지연은 고정 바이어스 전압쌍 VBP1, VBN1에 의존한다. 도 4A-4B에 도시된 바와 같이, DCDL 지연 요소(400)과 VCDL 지연 요소(402)는 전압 제어 지연을 가지고 있는 동일한 지연 요소이다. 그러나, 다른 실시예에서, DCDL 지연 요소(400)은 VCDL 지연 요소(402)와 서로 다를 수 있으며, 도 5에는 예시되어 있고 관련되어 설명되어 있다.
DCDL 지연은 고정 바이어스 전압 쌍 VBP1, VBN1에 의해 동일한 지연으로 세팅된 각각의 DCDL 지연 요소(400)이 가지고 있는 DCDL 지연 요소의 수의 증가에 따라 변한다. 바람직한 실시예에서, 초기상태에서 동일한 고정 바이어스 전압 쌍 VBP1, VBN1은 DCDL 지연 요소(400)과 VCDL 지연 요소(402)에 연결되어 있다. 그러나, 다른 실시예에서 VCDL 지연 요소(402)와 DCDL 지연 요소(400)에 연결되어 있는 고정 바이어스 전압이 서로 다를 수 있는데, 예를 들면 첫 번째 바이어스 전압 VBP1는 0.3VDD로 세팅되어 DCDL 에 연결되어 있고 두 번째 바이어스 전압 VBP2는 0.5VDD로 세팅되어 VCDL에 연결되어 있다. VCDL 지연은 1-3으로 번호가 부가된 3개의 VCDL 지연 요소(402)가 각각 고정 바이어스 전압쌍 VBP1, VBN1에 연결되어 초기에 고정되며, 반면에 정상 동작중에는 VCDL의 바이어스 전압 쌍 VBP2, VBN2(322)의 변화에 따라 변화한다.
DCDL(306)에서 인에이블된 지연 요소의 수는 카운터(308)의 출력되는 c-비트 카운터(406)에 의존한다. c-비트 카운터(406)은 m-비트의 각각중 어느 하나가 DCDL(306)의 각각의 멀티플렉서에 연결되는 m-비트 멀티플렉서 선택 신호를 제공하고, 디멀티플렉서(404)에 연결된 d-비트 디멀티플렉서 선택 신호(432)를 제공하는 멀티플렉서 선택 로직(430)에 연결되어 있다. d-비트 멀티플렉서 선택 신호(406)는 외부 클럭이 DCDL(306)로 출력될 수 있도록 디멀티플렉서(404)의 출력을 선택할 수 있도록 디멀티플렉서(404)에 연결되어 있다. 일실시예에서 멀티플렉서 선택 로직(430)은 c-비트 카운터를 m-비트 멀티플렉서 선택 신호로 디코드하는 디코더이다. 일실시예에서, m과 d는 둘다 7이고 c는 3이다. 그러나, 다른 실시예에서 m과 d는 서로 다를 수 있다. DCDL에는 번호가 4-9로 부여된 6개의 지연 요소(400)가 있다. 멀티플렉서 선택 로직(430)은 아래의 (표1)에서 알 수 있는 바와 같이 각 지연 요소에 외부클럭을 제공하는 7개의 멀티플렉서중 하나를 선택할 수 있도록 3비트 카운터(406)을 디코드한다. 7비트 멀티플렉서 선택 신호의 최상위비트는 멀티플렉서(420)의 선택 신호이며, 7비트 멀티플렉서 선택 신호의 최하위 비트는 멀티플렉서(408)의 선택 신호이다. 따라서, 카운터가 증가함에 따라 인에이블된 지연 요소의 수도 증가한다. 다른 실시예에서 멀티플렉서 선택 로직은 SW 신호에 의해 인에이블되고 외부 클럭에 의해 클럭킹되는 쉬프트 레지스터로 구현할 수 있다.
(표 1)
카운터 출력카운트[2:0] 멀티플렉서 선택mus_en[6:0] 디멀티플렉서 선택demux_sel[6:0]
000 1111110 1111110
001 1111101 1111101
010 1111011 1111011
011 1110111 1110111
100 1101111 1101111
101 1011111 1011111
110 0111111 0111111
락에 된 이후에, 카운터(308)의 c-비트 카운터 출력에 의존하여 인에이블된 DCDL 지연 요소를 통하여 외부 클럭 신호 CKE는 지연된다.DLL 지연 제어는 VCDL의 바이어스 전압을 멀티플렉서(314)가 바이어스 전압쌍 VBP1, VBN1에서 바이어스 전압쌍 VBP2, VBN2로 스위칭하여 VCDL(312)로 제공한다(도 3).
따라서, DLL 지연은 DCDL의 인에이블된 DCDL 지연 요소(400)에 의한 최소 지연과 정확한 DLL 지연을 제공하는 VCDL(312)에 의한 추가적인 지연을 포한한다. DLL의 안정성은 최소 지연을 얻기 위한 넓은 지연 범위를 포함하는 디지털 영역을 사용하여 증가되며, DLL 지연을 제어하여 지연 락 루프에 미세 위상 조정을 제공하기 위한 좁은 지연 범위에서 아날로그 영역이 동작하도록 하기 위해 디지털 영역은 유지된다. 디지털 영역에 의해 락 상태를 검출한 이후까지 전제 DLL 지연을 VCDL이 제어할 수 없도록 VCDL 바이어스 전압(322)에 연결된 바이어스 전압은 세팅된다. 락 상태전에, VCDL은 단지 클럭사이의 위상차에 무관하게 상수 지연을 제공한다.
일실시예에서, 카운터(308)은 리플 카운터가 사용될 수 있다. 초기에 카운터(308)은 0으로 리셋된다. 디 멀티플렉서(404)는 멀티플렉서 선택 로직(430)의 출력인 d-비트 디멀티플렉서 선택 신호(432)에 의해 외부 클럭 CKE를 지연 요소로 향하도록 한다. 카운터(308)이 출력이 0으로 세팅되고 디멀티플렉서 선택 신호(432)가 '111110'로 세팅되면, CKE는 멀티플렉서(408)에 연결되어 있는 디멀티플렉서(404)의 출력으로 향하며, 지연 DCDL 요소들(400)은 어느 것도 인에이블되지 않는다.
카운터(308)의 출력이 (표1)에서 보여주는 바와 같이 000으로부터 001로 증가되면 클럭 신호 CKE는 4로 레벨링된 DCDL 지연 스테이지를 카운터 출력이 '1' 되어 인에이블하여 디멀티플렉서(40)의 출력(424)로 향한다. 멀티플렉서 선택 로직(430)에 의해 출력되는 m-비트 멀티플렉서 선택 신호 지연된 CKE를 멀티플렉서(408)을 통하여 VCDL로 전송할 때 멀티플렉서(410)은 CKE가 DCDL 지연 스테이지(400)을 통과하도록 인에이블된다. 당해분야에서 잘 알려진 바와 같이, 디 멀티플렉서(404)는 일예로 (표1)에 도시된 바와 같이, 활성 로직이 로이고 나머지 모든 로직이 하이일 때 활성 로직이 로로 각각이 인에이블되는 복수의 PMOS 트랜지스터들로 구현될 수 있다. 다르게는, 디 멀티플렉서(404)는 MMOS 트랜지스터 또는 전 CMOS 패스 케이트가 사용될 수 있다.
모든 6개의 DCDL 지연 스테이지는 카운터 출력이 6으로 세팅될 때 인에이블되며 CKE는 디멀티플렉서 출력(426), 멀티플렉서(420, 418, 416, 414, 412, 410, 408), 4-9로 번호가 부여된 지연 요소를 통하여 전송된다. DCDL 라인은 카운터(308)이 로직 로로 스위치 신호가 세팅되어 디스에이블될 때 유지된다.
도 6은 도 3에 도시된 DLL(300)의 VCDL(312)의 좁은 지연 범위에 대한 비선형 제어 전압 특성을 보여주는 그래프이다. 일실시예에서, 디지털 영역은 DLL(300)의 동작 범위를 점B로 가지고 가기 위한 최소 지연을 제공한다. 락 상태가 된 후에, 아날로그 영역은 점B-고에서 점 B-저 사이의 좁은 지연 범위(600)에서 동작한다. 이러한 지연 범위는 DLL에 의해 제공되는 넓은 지연 범위보타 더 작으며, 도 2의 순수한 아날로그 경우에 사용되듯이 동일한 큰 전압 범위에 의해 제어가능하다. 큰 전압 범위에 의해 제어되는 작은 지연 범위는 DLL의 정상 동작중에 아날로그 영역의 안정성을 보장한다.
도시된 바와 같이, 아날로그 지연 회로(304)는 지연 락 루프에 미세 위상 조정을 제공하기 위해 200mV에서 800mV사이의 전압 범위에서 85ns에서 80ns 사이에서 동작한다. 도 2에 도시된 바와 같이 동일 전압 범위에 걸친 넓은 지연 범위와 대조적으로 제어 전압(ΔV)의 작은 변화는 지연에 큰 영향이 없다.
도 7은 도 3에 도시된 락 검출기(310)과 멀티플렉서(314)의 일실시예에 따른 개략도이다. 락 검출기(310)은 두 개의 SR 플립플롭(700, 702) AND 게이트(706) 그리고 인버터(704)를 포함한다. SR 플립플롭(700)은 내부 클럭 신호 CKI가 위상 검출 윈도우에 있을 때 검출한다. SR 플립플롭(702)는 내부 클럭 신호 CKI가 외부 클럭 신호 CKE와 동상일 때 검출한다. 일단 내부 클럭 신호 CKI가 외부 클럭 신호 CKE와 동상일 때 SW 신호는 DCDL 지연의 더 이상의 변화를 디스에이블하기 위해 로직 '0'로 세팅된다.
락 검출기 출력 SW는 락에 도달하기에 앞서 로직 '0'을 유지하며 락에 도달한 후에는 로직 '1'로 세팅된다. 락에 도달하기에 앞서, SW 신호의 로직 '0'은 고정 바이어스 전압은 멀티플렉서(314)를 통하여 VCDL 바이어스 전압쌍(32)으로 제공된다. 락에 도달한 후에, SW의 로직 '1'은 가변 바이어스 전압 쌍 VBPN2, VBPN2을 멀티플렉서(314)를 통하여 VCDL(312)가 전제 지연에 대한 미세 조정이 가능하도록 VCDL 바이어스 전압쌍(322)로 제공된다.
장치에 전력이 제공되는 동안에, 리셋 신호는 SR 플립플롭(700)의 R-입력에 연결되고, SR 플립-플롭(702)는 로직 '1'로 세팅된다. 각각의 Q 입력(LC1, SW)가 로직 '0'세팅되어 플릅플롭(700, 702) 둘다를 리셋시킨다. SR-플립플롭(700, 702)은 위상 검출기(320)가 위상 검출 윈도우를 사용하여 클럭 신호CKE, CKI 사이의 위상차를 검출하는 동안 각각의 Q 출력이 로직 '0'으로 리셋 상태를 유지한다.외부 클럭 신호 CKE의 하강 에지 이후에 내부 클럭 신호 CKI의 상승 에지가 발생하는 동안에 위상 차는 위상 검출 윈도우에 있다. 위상 검출기의 출력(Ph_det)는 로직'0'으로 변화된다. Ph_det의 로직'0'이 SR 플립플롭(700)을 세팅하는(일예로 Q-출력이 로직 '1'로 바뀜) SR 플립플롭(700)의 S-입력에 인버터(704)를 통하여 전송된다. DCDL(306)에 의해 제공되는 지연은 내부 클럭 신호와 외부 클럭 신호가 동상일 될 때까지 내부 클럭 신호의 상승 에지를 더욱더 지연시키기 위해 계속해서 증가된다. SR-플립플롭(702)은 CKI의 상승 에지 이후에 검출되는 CKE의 상승 에지이후에 발생되는 Ph-det의 다음 상승 에지에서 세팅된다. SR 플립플롭(702)의 Q-출력이 로직 '1'로 세팅되며 디지털 지연 회로에 의한 대강의 위상 조정을 알려준다. SR-플립플롭(702)의 출력, SW 신호의 로직 '1'은 멀티플렉서(314)를 통하여 바이어스 전압쌍 VBP1,VBN1을 VCDL 바이어스 신호를 단절하고 바이어스 전압쌍 VBP2, VBN2를 충전 펌프(316)(도 3)를 통하여 VCDL(312)의 VCDL 바이어스 전압쌍(322)로 연결한다.
락 검출기(310)은 시스템이 리셋되는 동안 SW가 로직 '1'로 세팅되어 락 상태를 유지한다. 락 상태에 있을 때, 디지털 영역은 SW가 로직 '1'로 세팅되고 카운터(308)에 저장된 코드가 DCDL 지연을 유지하기 위해 유지되기 때문에 더 이상 지연을 제어할 수 없다.
도 8A-C는 클럭 사이의 위상차에 대한 위상 검출기 출력(Ph-det)의 관계를 나타내는 도면이다. 도 8A를 참조하면, 초기상태에 있어서 위상 검출기(320)(도3)은 외부 클럭 상승 에지이후에 발생되는 내부 클럭 신호를 검출한다. CKI의 상승 에지는 D-유형의 플립플롭의 출력 Ph-det을 '1'로 래치시킨다. CKE 상승 에지는 DCDL에 추가적인 지연을 더하기 위해 코드를 계속해서 증가시킨다.
도 8B를 참조하면, 위상 검출기는 CKE의 상승 에지 이후에 CKI 상승 에지를 검출하는데, 일예로 위상 검출기 윈도우에 있는 내부 클럭 상승 에지를 검출한다. CKI의 상승 에지는 D-유형의 플립플롭의 출력 Ph-det을 '0'으로 래치시킨다. CKE 상승 에지는 DCDL에 추가적인 지연 요소를 더하기 위해 코드를 증가시킨다.
도 8C를 참조하면, 위상 검출기는 CKI 상승 에지가 CKE 상승 에지 이후에 움직이면 락 상태를 검출한다. CKI의 상승에지는 D-유형 플립플롭의 출력 Ph-det를 '1'로 래치시킨다.
도 9는 도 7의 개략적인 신호의 타이밍도이다. 타이밍도는 시스템이 리셋될 때, 위상 검출 윈도우에 도달한 것이 검출되고, 락 상태(CKE와 CKI의 클럭 에지가 정렬될 때)가 검출될 때 개략적인 신호 상태를 보여준다.
시간 900에서, 시스템은 리셋되고 리셋 신호는 로직 '1'로 스위치된다. 플립플롭(700, 702)를 리셋시키기 위해 플립플롭(700, 702)의 R-입력에 리셋 신호가 연결된다. 플립플롭 둘다의 Q-출력(LC1, SW)는 '0'으로 리셋된다. 내부 클럭 신호 CKI는 외부 클럭 신호 CKE와 동일한 주파수를 가지며, 반면에 클럭 트리 버퍼(328)를 통하여 CKE의 지연 때문에 초기 위상차가 있다.
시간 902에서, 시스템이 리셋된 후에, 리셋 신호는 로직 '0'으로 변화된다. 초기 지연은 DCDL을 통하여 CKE에 더해지며, VCDL을 통하여 CKE에 더해지지는 않는다. CKI의 상승 에지가 클럭 트리 버퍼(328)(도 3)를 통한 지연과 DCDL을 통한 지연으로 인해 CKE의 상승 에지보다 나중에 발생된다.로직 '0'으로 세팅된 SW 신호는 CKE가 카운터(308)에 저장된 코드를 증가시키도록 한다. 카운터(308)(도 3)에 저장된 코드가 CKE에 의해 증가하면(상승 에지 또는 하강 에지) CKE를 지연을 증가시키기 위해 DCDL(306)(도 3)에 더많은 지연 요소(400)(도 4A-4B)가 더해진다. CKE와 CKI의 지연은 위상 검출 윈도에 도달할 때까지 증가된다.
시간 904에서, 위상 검출기(320)(도 3)은 개입된 위상 검출 윈도우를 검출한다. 위상 검출기의 출력 Ph-det 신호는 로직 '1'에서 '0'으로 변화되며 위상 검출기(320)이 CKE의 하강 에지 이후에 CKI의 상승 에지를 검출한다. SR-플립플롭(600)은 세팅되며 Q-출력 LC1은 '1'로 세팅된다. 연속적인 클럭 주기에서, CKE와 CKI의 위상차는 DCDL 지연이 증가될 때 감소된다.
시간 906에서, 위상 검출기(320)(도 3)은 DCDL에 더해지는 충분한 지연을 검출하며, CKI의 상승 에지가 CKE의 상승 에지 이후에 발생되도록 한다.위상 검출기(320)의 출력 Ph-det는 로직 '1'로 되돌아간다. AND 게이트(706)의 출력 LC2는 로직 '1'로 변화되며, SR- 플립플롭(702)는 세팅되며, Q 출력(SW)는 로직 '1'로 변화된다. Ph-det의 신호의 변화는 LC1과 SW의 상태에 영향을 미치지 않는다. SW 신호가 '1'로 세팅되면 카운터(308)의 증가를 디스에이블 시킨다.
DLL 정상 동작 동안에, 드리프트와 상태 변화를 보상하기 위해 클럭 경로의 지연 조정은 넓은 지연 범위에서 좁은 범위를 커버한다. 따라서, 락에 도달한 후에, DCDL 은 지연 락 루프의 대강의 위상 조정을 제공하기 위해 지연 요소를 인에이블 시킨다. DLL 지연은 지연 락 루프의 미세 위상 조정을 제공하기 위해 작은 지연 범위에 있는 VCDL에 의해 변화된다. 정상 동작중의 좁은 지연 범위의 모니터링은 더 좋은 안정성과 제어 전압 노드의 민감도를 감소시킨다. DLL이 VCDL의 보상 능력을 넘게되어 락 상태를 읽게 되면 시스템은 초기 상태로 리셋되며 DCDL은 외부 및 내부 클럭을 위상 검출 윈도우 범위안에 위치하도록 재활성화된다.
본 발명은 단일 고정 바이어스 전압 레벨을 가지고 있는 실시예에 대하여 설명하였다. 다른 실시예에서는, 하나의 고정 바이어스 전압 레벨, 또는 하나의 고정 바이어스 전압 쌍 레벨이 낮은 잡은 민감도를 가지는 콤팩트한 DLL을 제공하기 위해 사용될 수 있다. 이것은 외부 클럭의 주파수에 의존하여 고정 바이어스 전압 레벨을 선택하여 DCDL 지연 요소를 감소시키기 위하여 넓은 지연 범위를 변경하는 것이 가능하도록 한다. DCDL 지연 요소의 개수를 감소시키면 잡음의 민감도를 감소시킨다. 예를 들면, 일실시예에서 고정 바이어스 전압이 0.6VDD일 때 DCDL 지연을 제공하기 위해 15개의 DCDL이 사용된다. 고정 바이어스 전압이 0.7VDD일 때 단지 8개의 DCDL 지연 요소가 DCDL 지연을 제공하기 위해 요구된다. 그러나, 지연 범위를 변화시키면 지연범위가 불안정한 영역, 예를 들면 도 2의 그래프의 점 C을 커버할 수 있도록 한다.
본 발명은 높은 정확도의 입력/출력의 동기화가 필요한 집적회로, 예를 들면 메모리, 마이크로 프로세서 그리고 주문형 집적회로(ASIC :Application-Specific Integrated Circuit)에 이용가능하다.
한편, 본 발명은 바람직한 실시예들과 관련하여 특별히 설명되었지만, 첨부된 청구항에 의하여 포함되는 본 발명의 범위를 벗어나지 않고 방식과 세부적인 사항에 대한 많은 변경이 가능함은 당업자에게 자명하다. 일예로, DCDL의 지연은 짧은 시간을 넘어서 고정되지만, 예를 들면 VCDL의 지연 한계에 접근할 때까지 때때로 쉬프트될 수 있다.

Claims (19)

  1. 지연 락 루프에 대강의 위상 조정을 제공하기 위하여 지연 요소를 인에이블 시키는 디지털 지연 회로; 및
    상기 디지털 지연 회로가 제1 고정 지연을 유지할 때 지연 락 루프의 미세 위상 조정을 제공하는 아날로그 지연 회로를 포함하여 이루어진 지연 락 루프.
  2. 제 1 항에 있어서,
    대강의 위상 조정의 완료를 검출하고, 대강의 위상 조정이 완료되면 제1 고정 지연을 유지하고 미세 위상 조정을 인에이블 시키는 상기 디지털 지연 회로에 위치한 락 검출기를 더 포함하는 지연 락 루프.
  3. 제 1항에 있어서,
    상기 디지털 지연 회로는 넓은 지연 범위에 걸쳐 동작하는 것을 특징으로 하는 지연 락 루프.
  4. 제 3항에 있어서,
    상기 아날로그 지연 회로는 상기 넓은 지연 범위에 있는 작은 지연 범위에서 동작하는 것을 특징으로 하는 지연 락 루프.
  5. 제 1 항에 있어서,
    상기 아날로그 지연 회로는 상기 디지털 지연 회로가 대강의 위상 조정을 완성할 때까지 제2 고정 지연을 유지하는 것을 특징으로 하는 지연 락 루프.
  6. 제 1 항에 있어서,
    상기 디지털 지연 회로는 복수의 고정 지연 요소를 포함하는 지연 락 루프.
  7. 지연 락 루프의 대강의 위상 조정을 위하여 디지털 지연 회로의 지연 요소를 인에이블시키는 단계; 및
    상기 디지털 지연 회로가 제1 고정 지연을 유지할 때 지연 락 루프의 아날로그 지연 회로를 이용하여 미세 위상 조정을 수행하는 단계를 포함하여 이루어진 지연 락 루프의 위상 조정 방법.
  8. 제 7 항에 있어서,
    상기 대강의 위상 조정의 완료를 검출하는 단계;
    상기 대강의 위상 조정의 완료에 따라 제1 고정 지연을 유지하는 단계; 및
    미세 위상 조정을 인에이블하는 단계를 포함하여 이루어진 지연 락 루프의 위상 조정 방법.
  9. 제 7 항에 있어서,
    상기 디지털 지연 회로는 넓은 지연 범위에서 동작하는 것을 특징으로 하는 지연 락 루프의 위상 조정 방법.
  10. 제 9 항에 있어서,
    상기 아날로그 지연 회로는 넓은 지연 범위에 있는 작은 지연 범위에서 동작하는 것을 특징으로 하는 지연 락 루프의 위상 조정 방법.
  11. 제 7 항에 있어서,
    상기 디지털 지연 회로가 대강의 위상 조정을 완료할 때까지 상기 아날로그 지연 회로가 제2 고정 지연을 유지하는 단계를 더 포함하는 지연 락 루프의 위상 조정 방법.
  12. 제 7 항에 있어서,
    상기 디지털 지연 회로는 복수의 고정 지연 요소를 포함하는 것을 특징으로 하는 지연 락 루프의 위상 조정 방법.
  13. 지연 락 루프에 대강의 위상 조정을 제공하기 위하여 지연 요소를 인에이블 시키는 디지털 지연 수단; 및
    상기 디지털 지연 수단이 제1 고정 지연을 유지할 때 지연 락 루프의 미세 위상 조정을 제공하는 아날로그 지연 수단을 포함하여 이루어진 지연 락 루프.
  14. 제 13 항에 있어서,
    대강의 위상 조정의 완료를 검출하고, 대강의 위상 조정이 완료되면 제1 고정 지연을 유지하고 미세 위상 조정을 인에이블 시키는 상기 디지털 지연 수단에 위치한 락 검출 수단을 더 포함하는 지연 락 루프.
  15. 제 13 항에 있어서,
    상기 디지털 지연 수단은 넓은 지연 범위에 걸쳐 동작하는 것을 특징으로 하는 지연 락 루프.
  16. 제 15 항에 있어서,
    상기 아날로그 지연 수단은 상기 넓은 지연 범위에 있는 작은 지연 범위에서 동작하는 것을 특징으로 하는 지연 락 루프.
  17. 제 13 항에 있어서,
    상기 아날로그 지연 수단은 상기 디지털 지연 수단이 대강의 위상 조정을 완성할 때까지 제2 고정 지연을 유지하는 것을 특징으로 하는 지연 락 루프.
  18. 제 13 항에 있어서,
    상기 디지털 지연 수단은 복수의 고정 지연 요소를 포함하는 지연 락 루프.
  19. 지연 락 루프에 의해 락 상태가 이루어질 때까지 대강의 위상 조정을 제공하기 위한 디지털 지연 회로; 및
    상기 지연 락 루프가 충분히 락 상태를 유지하도록 미세 지연 조정을 제공하는 아날로그 지연 회로를 포함하며,
    상기 아날로그 지연 회로가 일단 활성화되면 상기 디지털 지연 회로는 고정 지연을 유지하는 것을 특징으로 하는 지연 락 루프.
KR1020057012303A 2002-12-31 2003-12-29 아날로그/디지털 지연 락 루프 KR101106369B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/335,535 2002-12-31
US10/335,535 US7336752B2 (en) 2002-12-31 2002-12-31 Wide frequency range delay locked loop
PCT/CA2003/002040 WO2004059846A1 (en) 2002-12-31 2003-12-29 Analogue/digital delay locked loop

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020107013836A Division KR101051875B1 (ko) 2002-12-31 2003-12-29 아날로그/디지털 지연 락 루프

Publications (2)

Publication Number Publication Date
KR20050091038A true KR20050091038A (ko) 2005-09-14
KR101106369B1 KR101106369B1 (ko) 2012-01-18

Family

ID=32655375

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020057012303A KR101106369B1 (ko) 2002-12-31 2003-12-29 아날로그/디지털 지연 락 루프
KR1020107013836A KR101051875B1 (ko) 2002-12-31 2003-12-29 아날로그/디지털 지연 락 루프

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020107013836A KR101051875B1 (ko) 2002-12-31 2003-12-29 아날로그/디지털 지연 락 루프

Country Status (10)

Country Link
US (7) US7336752B2 (ko)
EP (3) EP2251980B1 (ko)
KR (2) KR101106369B1 (ko)
CN (2) CN1732623B (ko)
AT (1) ATE480049T1 (ko)
AU (1) AU2003294604A1 (ko)
DE (1) DE60334032D1 (ko)
ES (2) ES2349123T3 (ko)
HK (1) HK1170079A1 (ko)
WO (1) WO2004059846A1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100743493B1 (ko) * 2006-02-21 2007-07-30 삼성전자주식회사 적응식 지연 고정 루프
KR100974211B1 (ko) * 2008-02-14 2010-08-06 주식회사 하이닉스반도체 락킹 상태 검출기 및 이를 포함하는 ｄｌｌ 회로
US8253455B2 (en) 2009-02-20 2012-08-28 Samsung Electronics Co., Ltd. Delay locked loop circuit and operation method thereof

Families Citing this family (128)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003324348A (ja) * 2002-04-30 2003-11-14 Elpida Memory Inc Ｄｌｌ回路
US7336752B2 (en) * 2002-12-31 2008-02-26 Mosaid Technologies Inc. Wide frequency range delay locked loop
US7149145B2 (en) * 2004-07-19 2006-12-12 Micron Technology, Inc. Delay stage-interweaved analog DLL/PLL
US7138845B2 (en) * 2004-07-22 2006-11-21 Micron Technology, Inc. Method and apparatus to set a tuning range for an analog delay
US7126393B2 (en) * 2004-08-20 2006-10-24 Micron Technology, Inc. Delay circuit with reset-based forward path static delay
KR100667154B1 (ko) * 2004-10-26 2007-01-12 한국전자통신연구원 주파수 락 검출기
US8067966B2 (en) * 2004-11-30 2011-11-29 Agere Systems Inc. Voltage controlled delay loop and method with injection point control
US7190201B2 (en) * 2005-02-03 2007-03-13 Mosaid Technologies, Inc. Method and apparatus for initializing a delay locked loop
KR100733471B1 (ko) * 2005-02-28 2007-06-28 주식회사 하이닉스반도체 반도체 기억 소자의 지연 고정 루프 회로 및 그 제어 방법
KR100639230B1 (ko) * 2005-06-30 2006-10-30 주식회사 하이닉스반도체 출력 드라이버 제어 장치를 갖는 동기식 메모리 장치
US7425858B1 (en) 2005-09-16 2008-09-16 Advanced Micro Devices, Inc. Delay line periodically operable in a closed loop
US7271634B1 (en) * 2005-09-16 2007-09-18 Advanced Micro Devices, Inc. Delay-locked loop having a plurality of lock modes
US7449930B2 (en) * 2005-09-29 2008-11-11 Hynix Semiconductor Inc. Delay locked loop circuit
US20070216455A1 (en) * 2006-03-17 2007-09-20 M/A-Com, Inc. Partial cascode delay locked loop architecture
US20070230646A1 (en) * 2006-03-28 2007-10-04 Talbot Gerald R Phase recovery from forward clock
US8570881B2 (en) * 2006-03-28 2013-10-29 Advanced Micro Devices, Inc. Transmitter voltage and receiver time margining
KR100838376B1 (ko) * 2006-08-24 2008-06-13 주식회사 하이닉스반도체 전원전압 변동에 대비한 디엘엘장치.
KR20080037233A (ko) * 2006-10-25 2008-04-30 삼성전자주식회사 지연 동기 루프 회로
US7716510B2 (en) 2006-12-19 2010-05-11 Micron Technology, Inc. Timing synchronization circuit with loop counter
US7656745B2 (en) * 2007-03-15 2010-02-02 Micron Technology, Inc. Circuit, system and method for controlling read latency
TWI332320B (en) * 2007-03-20 2010-10-21 Etron Technology Inc Spread spectrum clock generator
JP2008236273A (ja) * 2007-03-20 2008-10-02 Nec Corp 自動遅延制御回路およびその回路を用いたメモリインタフェース制御回路
KR100856070B1 (ko) * 2007-03-30 2008-09-02 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 구동방법
US7817761B2 (en) * 2007-06-01 2010-10-19 Advanced Micro Devices, Inc. Test techniques for a delay-locked loop receiver interface
US8045662B2 (en) * 2007-06-22 2011-10-25 Texas Instruments Incorporated Binary ripple counter sampling with adjustable delays
US7885365B2 (en) * 2007-08-31 2011-02-08 International Business Machines Corporation Low-power, low-area high-speed receiver architecture
KR100884589B1 (ko) * 2007-11-02 2009-02-19 주식회사 하이닉스반도체 멀티 위상 클럭 생성장치와 멀티 위상 클럭 생성 방법
JP2009177778A (ja) * 2008-01-25 2009-08-06 Elpida Memory Inc Ｄｌｌ回路及びこれを用いた半導体装置、並びに、ｄｌｌ回路の制御方法
US8032778B2 (en) 2008-03-19 2011-10-04 Micron Technology, Inc. Clock distribution apparatus, systems, and methods
US7777544B2 (en) * 2008-03-31 2010-08-17 Intel Corporation System and method to detect order and linearity of signals
JP2009278528A (ja) * 2008-05-16 2009-11-26 Elpida Memory Inc Ｄｌｌ回路、および半導体装置
JP2010124020A (ja) * 2008-11-17 2010-06-03 Elpida Memory Inc Ｄｌｌ回路及びこれを備える半導体装置
US7876137B2 (en) * 2008-11-20 2011-01-25 Promos Technologies Pte.Ltd. Configurable architecture hybrid analog/digital delay locked loop (DLL) and technique with fast open loop digital locking for integrated circuit devices
KR101156031B1 (ko) * 2008-12-26 2012-06-18 에스케이하이닉스 주식회사 지연회로 및 가변지연회로
KR101012678B1 (ko) * 2009-02-04 2011-02-09 연세대학교 산학협력단 지연 동기 루프 및 이를 포함하는 전자 장치
JP5641697B2 (ja) * 2009-02-12 2014-12-17 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． クロック制御回路及びこれを備える半導体装置
US7825711B2 (en) * 2009-04-01 2010-11-02 Micron Technology, Inc. Clock jitter compensated clock circuits and methods for generating jitter compensated clock signals
EP2242178A1 (en) * 2009-04-15 2010-10-20 Nxp B.V. Digital phase shifting for imparting a target delay on an input signal to generate an output signal
JP5314533B2 (ja) * 2009-08-19 2013-10-16 株式会社アドバンテスト ドライバ回路およびそれを用いた試験装置
TWI378646B (en) * 2009-09-14 2012-12-01 Sunplus Technology Co Ltd Frequency synthesis system with self-calibrated loop stability and bandwidth
US8638138B2 (en) * 2009-09-14 2014-01-28 Achronix Semiconductor Corporation Hierarchical global clock tree
US8638144B1 (en) * 2009-12-30 2014-01-28 Gsi Technology, Inc. Systems and methods involving phase detection with adaptive locking/detection features
US9356611B1 (en) 2009-12-30 2016-05-31 Gsi Technology, Inc. Systems and methods involving phase detection with adaptive locking/detection features
US8786334B2 (en) * 2010-07-30 2014-07-22 Samsung Electronics Co., Ltd. Lock detection circuit and phase-locked loop circuit including the same
US8368444B2 (en) * 2010-10-11 2013-02-05 Apple Inc. Delay locked loop including a mechanism for reducing lock time
EP2633620B1 (en) * 2010-10-26 2018-02-28 Marvell World Trade Ltd. Pll dual edge lock detector
KR20120088136A (ko) * 2011-01-31 2012-08-08 에스케이하이닉스 주식회사 동기 회로
US8984320B2 (en) 2011-03-29 2015-03-17 Micron Technology, Inc. Command paths, apparatuses and methods for providing a command to a data block
KR20120119343A (ko) * 2011-04-21 2012-10-31 에스케이하이닉스 주식회사 지연고정루프
US8598930B2 (en) * 2011-08-23 2013-12-03 Intel Corporation Digital delay-locked loop with drift sensor
US8552776B2 (en) 2012-02-01 2013-10-08 Micron Technology, Inc. Apparatuses and methods for altering a forward path delay of a signal path
US9214945B2 (en) * 2012-02-27 2015-12-15 Realtek Semiconductor Corp. Digital phase lock loop and method thereof
US8879139B2 (en) 2012-04-24 2014-11-04 Gentex Corporation Display mirror assembly
US9166579B2 (en) 2012-06-01 2015-10-20 Micron Technology, Inc. Methods and apparatuses for shifting data signals to match command signal delay
US8977439B2 (en) 2012-06-12 2015-03-10 Genetex Corporation Vehicle imaging system providing multi-stage aiming stability indication
US9054675B2 (en) 2012-06-22 2015-06-09 Micron Technology, Inc. Apparatuses and methods for adjusting a minimum forward path delay of a signal path
US9001594B2 (en) 2012-07-06 2015-04-07 Micron Technology, Inc. Apparatuses and methods for adjusting a path delay of a command path
US8964024B2 (en) 2012-08-02 2015-02-24 Gentex Corporation System and method for controlling exterior vehicle lights responsive to detection of a semi-truck
US9329623B2 (en) 2012-08-22 2016-05-03 Micron Technology, Inc. Apparatuses, integrated circuits, and methods for synchronizing data signals with a command signal
US8704568B1 (en) * 2012-09-28 2014-04-22 Analog Devices, Inc. Sub-gate delay adjustment using digital locked-loop
US8913448B2 (en) 2012-10-25 2014-12-16 Micron Technology, Inc. Apparatuses and methods for capturing data in a memory
US8994424B2 (en) * 2013-03-12 2015-03-31 International Business Machines Corporation Distributing multiplexing logic to remove multiplexor latency on the output path for variable clock cycle, delayed signals
KR20140112663A (ko) * 2013-03-14 2014-09-24 삼성전자주식회사 지연고정루프회로 및 그 제어방법
US9083354B2 (en) * 2013-03-15 2015-07-14 Silicon Laboratories Inc. Clock signal timing-based noise suppression
KR101735147B1 (ko) * 2013-05-22 2017-05-15 매그나칩 반도체 유한회사 Dll 회로 장치 및 그의 dll 락킹 방법
JP2015012350A (ja) * 2013-06-27 2015-01-19 マイクロン テクノロジー， インク． 半導体装置
WO2015048162A1 (en) 2013-09-24 2015-04-02 Gentex Corporation Display mirror assembly
CN103560786B (zh) * 2013-11-21 2017-07-28 东南大学 一种全数字逐次逼近寄存器式快速锁定延时锁定环
US9511715B2 (en) 2014-01-31 2016-12-06 Gentex Corporation Backlighting assembly for display for reducing cross-hatching
US9508417B2 (en) 2014-02-20 2016-11-29 Micron Technology, Inc. Methods and apparatuses for controlling timing paths and latency based on a loop delay
US10705332B2 (en) 2014-03-21 2020-07-07 Gentex Corporation Tri-modal display mirror assembly
CN106163873B (zh) 2014-04-01 2019-04-26 金泰克斯公司 自动显示镜组件
US9530473B2 (en) 2014-05-22 2016-12-27 Micron Technology, Inc. Apparatuses and methods for timing provision of a command to input circuitry
US9571083B2 (en) * 2014-08-22 2017-02-14 Nokia Technologies Oy All-digital delay-locked loop tuning method with randomized LSB-tuning
US9685961B2 (en) 2014-09-17 2017-06-20 Htc Corporation High resolution timing device and radar detection system having the same
WO2016044746A1 (en) 2014-09-19 2016-03-24 Gentex Corporation Rearview assembly
CN105490666B (zh) * 2014-09-19 2018-08-24 宏达国际电子股份有限公司 高解析度时脉产生装置及雷达侦测系统
US9490821B2 (en) * 2014-09-26 2016-11-08 Apple Inc. Glitch less delay circuit for real-time delay adjustments
US9417657B2 (en) * 2014-10-02 2016-08-16 Nxp B.V. Timing control with body-bias
JP6439367B2 (ja) * 2014-10-10 2018-12-19 富士通株式会社 遅延回路，遅延回路を有する位相同期回路，及び位相同期回路を有するプロセッサ
WO2016073848A1 (en) 2014-11-07 2016-05-12 Gentex Corporation Full display mirror actuator
WO2016077583A1 (en) 2014-11-13 2016-05-19 Gentex Corporation Rearview mirror system with a display
CN105654986B (zh) * 2014-11-14 2020-02-07 群联电子股份有限公司 取样电路模块、存储器控制电路单元及数据取样方法
WO2016090126A2 (en) 2014-12-03 2016-06-09 Gentex Corporation Display mirror assembly
USD746744S1 (en) 2014-12-05 2016-01-05 Gentex Corporation Rearview device
US9744907B2 (en) 2014-12-29 2017-08-29 Gentex Corporation Vehicle vision system having adjustable displayed field of view
US9720278B2 (en) 2015-01-22 2017-08-01 Gentex Corporation Low cost optical film stack
JP2018513810A (ja) 2015-04-20 2018-05-31 ジェンテックス コーポレイション 装飾を備えた後方視認アセンブリ
US9531363B2 (en) 2015-04-28 2016-12-27 Micron Technology, Inc. Methods and apparatuses including command latency control circuit
KR102050315B1 (ko) 2015-05-18 2019-11-29 젠텍스 코포레이션 전면 디스플레이 후방미러 장치
EP3304743A4 (en) * 2015-06-03 2019-01-16 Marvell World Trade Ltd. DELAY CONTROL LOOP
US9407273B1 (en) * 2015-06-04 2016-08-02 Intel Corporation Digital delay-locked loop (DLL) training
US9813067B2 (en) 2015-06-10 2017-11-07 Micron Technology, Inc. Clock signal and supply voltage variation tracking
US9614533B2 (en) 2015-06-19 2017-04-04 Intel Corporation Digital phase control with programmable tracking slope
KR102135427B1 (ko) 2015-06-22 2020-07-17 젠텍스 코포레이션 진폭-변조된 광의 깜박임을 보정하기 위해 스트리밍된 비디오 이미지를 처리하는 시스템 및 방법
US9438255B1 (en) * 2015-07-31 2016-09-06 Inphi Corporation High frequency delay lock loop systems
WO2017033113A1 (en) 2015-08-21 2017-03-02 Acerta Pharma B.V. Therapeutic combinations of a mek inhibitor and a btk inhibitor
USD797627S1 (en) 2015-10-30 2017-09-19 Gentex Corporation Rearview mirror device
USD798207S1 (en) 2015-10-30 2017-09-26 Gentex Corporation Rearview mirror assembly
US10685623B2 (en) 2015-10-30 2020-06-16 Gentex Corporation Toggle paddle
EP3368375B1 (en) 2015-10-30 2020-03-04 Gentex Corporation Rearview device
USD800618S1 (en) 2015-11-02 2017-10-24 Gentex Corporation Toggle paddle for a rear view device
CN105406858A (zh) * 2015-12-11 2016-03-16 合肥学院 一种全数字逐次逼近寄存器延时锁定环
CN109311535A (zh) * 2016-03-25 2019-02-05 沃尔玛阿波罗有限责任公司 无人飞行器系统和组装的方法
USD845851S1 (en) 2016-03-31 2019-04-16 Gentex Corporation Rearview device
US9601170B1 (en) 2016-04-26 2017-03-21 Micron Technology, Inc. Apparatuses and methods for adjusting a delay of a command signal path
US9865317B2 (en) 2016-04-26 2018-01-09 Micron Technology, Inc. Methods and apparatuses including command delay adjustment circuit
USD817238S1 (en) 2016-04-29 2018-05-08 Gentex Corporation Rearview device
US10025138B2 (en) 2016-06-06 2018-07-17 Gentex Corporation Illuminating display with light gathering structure
US9997220B2 (en) 2016-08-22 2018-06-12 Micron Technology, Inc. Apparatuses and methods for adjusting delay of command signal path
DE102016123459B3 (de) * 2016-12-05 2018-05-30 Infineon Technologies Ag Vorrichtung, System und Verfahren zur Hochfrequenzsignalpfadkalibrierung
USD809984S1 (en) 2016-12-07 2018-02-13 Gentex Corporation Rearview assembly
US10110210B2 (en) * 2016-12-16 2018-10-23 Intel Corporation Apparatus and method for strobe centering for source synchronous links
USD854473S1 (en) 2016-12-16 2019-07-23 Gentex Corporation Rearview assembly
KR20190104990A (ko) 2016-12-30 2019-09-11 젠텍스 코포레이션 즉각 맞춤형 스포터 뷰를 갖는 풀 디스플레이 미러
US10735638B2 (en) 2017-03-17 2020-08-04 Gentex Corporation Dual display reverse camera system
US10224938B2 (en) 2017-07-26 2019-03-05 Micron Technology, Inc. Apparatuses and methods for indirectly detecting phase variations
US10333532B2 (en) * 2017-09-07 2019-06-25 Micron Technology, Inc. Apparatuses and methods for detecting a loop count in a delay-locked loop
CN107809238B (zh) * 2017-09-27 2021-03-23 珠海格力电器股份有限公司 一种基于mcu的锁相环锁定检测方法和mcu
KR102528561B1 (ko) * 2018-05-09 2023-05-04 삼성전자주식회사 클락 생성을 위한 장치 및 방법
KR20200075243A (ko) * 2018-12-18 2020-06-26 전자부품연구원 다단 지연기를 이용한 고 해상도 지연기
US10706916B1 (en) * 2019-04-03 2020-07-07 Synopsys, Inc. Method and apparatus for integrated level-shifter and memory clock
US11206026B2 (en) 2019-09-06 2021-12-21 SK Hynix Inc. Delay line, a delay locked loop circuit and a semiconductor apparatus using the delay line and the delay locked loop circuit
US11750201B2 (en) 2019-09-06 2023-09-05 SK Hynix Inc. Delay line, a delay locked loop circuit and a semiconductor apparatus using the delay line and the delay locked loop circuit
KR20210042748A (ko) * 2019-10-10 2021-04-20 삼성전자주식회사 Pll 회로 및 이를 포함하는 클록 발생기
WO2021140998A1 (ja) * 2020-01-10 2021-07-15 ローム株式会社 半導体装置、および半導体装置システム
US11994272B2 (en) 2021-08-20 2024-05-28 Gentex Corporation Lighting assembly and illumination system having a lighting assembly
CN118161768A (zh) * 2024-02-02 2024-06-11 沈阳长江源科技发展有限公司 球面超声换能单管驱动装置、方法、控制系统及治疗设备

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5544203A (en) 1993-02-17 1996-08-06 Texas Instruments Incorporated Fine resolution digital delay line with coarse and fine adjustment stages
JP2771464B2 (ja) 1994-09-29 1998-07-02 日本電気アイシーマイコンシステム株式会社 ディジタルｐｌｌ回路
US5790612A (en) * 1996-02-29 1998-08-04 Silicon Graphics, Inc. System and method to reduce jitter in digital delay-locked loops
JPH09251057A (ja) 1996-03-18 1997-09-22 Hitachi Ltd プローブ検査方法および半導体記憶装置、ならびにこれを用いたコンピュータシステム
US6125157A (en) * 1997-02-06 2000-09-26 Rambus, Inc. Delay-locked loop circuitry for clock delay adjustment
JP2954070B2 (ja) * 1997-03-26 1999-09-27 日本電気アイシーマイコンシステム株式会社 デジタルｐｌｌ回路
CA2204089C (en) * 1997-04-30 2001-08-07 Mosaid Technologies Incorporated Digital delay locked loop
JP2970845B2 (ja) * 1997-09-03 1999-11-02 日本電気株式会社 ディジタルｄｌｌ回路
US6327318B1 (en) * 1998-06-30 2001-12-04 Mosaid Technologies Incorporated Process, voltage, temperature independent switched delay compensation scheme
US6137327A (en) * 1998-11-25 2000-10-24 Siemens Aktiengesellschaft Delay lock loop
KR100295674B1 (ko) * 1999-01-12 2001-07-12 김영환 아날로그 혼용 디지탈 디엘엘
KR100319607B1 (ko) * 1999-02-25 2002-01-09 김영환 아날로그 디엘엘회로
US6819723B1 (en) * 1999-06-07 2004-11-16 National Science Council Of Republic Of China Digital FM demodulator with reduced quantization noise
JP2001028542A (ja) * 1999-07-13 2001-01-30 Oki Micro Design Co Ltd Ｐｌｌ回路
US6242955B1 (en) * 1999-09-20 2001-06-05 Silicon Magic Corporation Delay lock loop circuit, system and method for synchronizing a reference signal with an output signal
KR100316023B1 (ko) 1999-11-01 2001-12-12 박종섭 전압제어오실레이터와 쉬프트레지스터형 지연고정루프를결합한 아날로그-디지털 혼합형 지연고정루프
US6765976B1 (en) * 2000-03-29 2004-07-20 G-Link Technology Delay-locked loop for differential clock signals
US6356158B1 (en) * 2000-05-02 2002-03-12 Xilinx, Inc. Phase-locked loop employing programmable tapped-delay-line oscillator
JP2001326563A (ja) 2000-05-18 2001-11-22 Mitsubishi Electric Corp Ｄｌｌ回路
JP3888603B2 (ja) * 2000-07-24 2007-03-07 株式会社ルネサステクノロジ クロック生成回路および制御方法並びに半導体記憶装置
JP2002124873A (ja) * 2000-10-18 2002-04-26 Mitsubishi Electric Corp 半導体装置
KR20020040941A (ko) * 2000-11-25 2002-05-31 윤종용 복합지연라인을 구비하는 레지스터- 제어 대칭 지연동기루프
KR100513806B1 (ko) * 2000-12-30 2005-09-13 주식회사 하이닉스반도체 반도체 장치
US7042971B1 (en) * 2001-06-12 2006-05-09 Lsi Logic Corporation Delay-locked loop with built-in self-test of phase margin
US6504408B1 (en) * 2001-07-09 2003-01-07 Broadcom Corporation Method and apparatus to ensure DLL locking at minimum delay
US6628154B2 (en) 2001-07-31 2003-09-30 Cypress Semiconductor Corp. Digitally controlled analog delay locked loop (DLL)
KR100437611B1 (ko) * 2001-09-20 2004-06-30 주식회사 하이닉스반도체 혼합형 지연 록 루프 회로
US7336752B2 (en) * 2002-12-31 2008-02-26 Mosaid Technologies Inc. Wide frequency range delay locked loop

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100743493B1 (ko) * 2006-02-21 2007-07-30 삼성전자주식회사 적응식 지연 고정 루프
KR100974211B1 (ko) * 2008-02-14 2010-08-06 주식회사 하이닉스반도체 락킹 상태 검출기 및 이를 포함하는 ｄｌｌ 회로
US8253455B2 (en) 2009-02-20 2012-08-28 Samsung Electronics Co., Ltd. Delay locked loop circuit and operation method thereof

Also Published As

Publication number Publication date
ES2349123T3 (es) 2010-12-28
CN102522986A (zh) 2012-06-27
EP1588489B1 (en) 2010-09-01
ES2385786T3 (es) 2012-07-31
DE60334032D1 (de) 2010-10-14
US20130003483A1 (en) 2013-01-03
US7336752B2 (en) 2008-02-26
CN1732623A (zh) 2006-02-08
US10122369B2 (en) 2018-11-06
US20170272085A1 (en) 2017-09-21
US20040125905A1 (en) 2004-07-01
US20080089459A1 (en) 2008-04-17
US20140084977A1 (en) 2014-03-27
WO2004059846A1 (en) 2004-07-15
US8000430B2 (en) 2011-08-16
CN1732623B (zh) 2012-02-08
EP2251980A1 (en) 2010-11-17
KR20100080864A (ko) 2010-07-12
US20130271192A1 (en) 2013-10-17
KR101106369B1 (ko) 2012-01-18
US8411812B2 (en) 2013-04-02
AU2003294604A1 (en) 2004-07-22
HK1170079A1 (en) 2013-02-15
ATE480049T1 (de) 2010-09-15
US20110291721A1 (en) 2011-12-01
EP2251980B1 (en) 2012-05-23
EP2264902A1 (en) 2010-12-22
EP1588489A1 (en) 2005-10-26
KR101051875B1 (ko) 2011-07-25
US8213561B2 (en) 2012-07-03
US8599984B2 (en) 2013-12-03
CN102522986B (zh) 2014-08-13

Similar Documents

Publication Publication Date Title
KR101051875B1 (ko) 아날로그/디지털 지연 락 루프
US8503598B2 (en) Initialization circuit for delay locked loop
US6867627B1 (en) Delay-locked loop (DLL) integrated circuits having high bandwidth and reliable locking characteristics
US7078949B2 (en) Analog delay locked loop having duty cycle correction circuit
US5459766A (en) Digital phase-locked loop
US8125253B2 (en) System and method for dynamically switching between low and high frequency reference clock to PLL and minimizing PLL output frequency changes
KR19990047034A (ko) 동기지연회로가 결합된 지연동기루프(dll) 및 위상동기루프(pll)
US20050184775A1 (en) System and method for implementing a micro-stepping delay chain for a delay locked loop
US7202714B2 (en) Amplifier circuit with output delay selectively changed according to common mode voltage level, associated replica delay circuit and internal clock generator
Jasielski et al. An analog dual delay locked loop using coarse and fine programmable delay elements
US7126404B1 (en) High resolution digital delay circuit for PLL and DLL
US6563354B1 (en) On-chip circuit to compensate output drive strength across process corners
KR100272524B1 (ko) 전하펌프위상동기루프
GB2341740A (en) Voltage stable ring oscillator

Legal Events

Date Code Title Description
A201 Request for examination
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141230

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151217

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161220

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171219

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181226

Year of fee payment: 8