KR100639230B1 - 출력 드라이버 제어 장치를 갖는 동기식 메모리 장치 - Google Patents

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Abstract

DLL 회로에서 출력되는 내부클락이 안정화된 상태인지 여부를 판정한 후, 출력 드라이버의 동작을 제어하는 신호를 생성하는 출력 드라이버 제어 장치를 제안한다.

Description

출력 드라이버 제어 장치를 갖는 동기식 메모리 장치{Synchronous memory device with a output driver controller}
도 1은 DLL 회로를 내장한 종래의 일반적인 메모리 장치의 데이타 출력 동작을 설명하는 도면이다.
도 2는 본 발명에 따른 메모리 장치의 데이타 출력 동작을 설명하는 도면이다.
도 3은 도 2의 동작을 설명하는 파형도이다.
본 발명은 출력 드라이버 제어 장치에 관한 것으로, 특히 DLL 회로를 사용하는 동기식 반도체 메모리 장치의 데이타 출력 드라이버를 제어하는 제어 장치에 관한 것이다.
일반적으로, 동기식 반도체 메모리 장치(이하, 메모리 장치)는 외부클락에 동기되는 내부클락을 이용하여 데이타 등의 입출력 시점을 제어한다. 주지된 바와같이, 외부클락에 동기된 내부클락을 발생하기 위하여 가장 널리 사용되는 회로가 DLL 회로이다.
DLL 회로를 내장한 메모리 장치는 데이타 입출력 시점을 조절하기 위하여 DLL 회로에서 출력된 내부클락을 사용하는 것이 일반적이다.
도 1은 DLL 회로를 내장한 종래의 일반적인 메모리 장치의 데이타 출력 동작을 설명하는 도면이다.
DLL 회로(100)는 외부클락을 이용하여 메모리 장치의 내부 동작을 제어하는 내부클락을 출력하는 회로이다.
출력 드라이버(110)는 메모리 장치의 내부로부터 독출된 데이타를 외부로 출력하는 회로이다.
출력 드라이버 제어 장치(120)는 출력 드라이버(110)의 동작을 제어하는 회로로서, 출력 드라이버(110)는 출력 드라이버 제어 장치의 출력신호가 인에이블 상태를 유지하는 동안 인에이블되며, 출력 드라이버 제어 장치의 출력신호가 디스에이블 상태(또는 리셋 상태)를 유지하는 동안에는 디스에이블 된다.
그런데, 종래의 경우, 출력 드라이버 제어 장치가 동작하지 않는 동안에는 출력 드라이버 제어 장치로부터 디스에이블 신호(즉, 리셋 신호)가 출력되었으며, 데이타 독출을 위한 리드 커맨드가 인가되면 이에 응답하여 디스에이블 상태에서 탈출하여 인에이블 신호를 출력하는 방식을 취하고 있었다.
따라서, 종래의 경우에는 DLL 회로(100)의 출력신호의 상태와 무관하게 출력 드라이버 제어 장치(120)에 의하여 출력 드라이버(110)의 동작 상태가 결정된다는문제점이 있었으며, 이로 인하여 종래에는 데이타의 출력 시점이 불분명해질 수 있다는 문제점이 있었다.
본 발명은 전술한 종래의 문제점을 해결하기 위하여 제안된 것으로, DLL 회로에서 출력되는 내부클락이 안정화된 상태인지 여부를 판정한 후, 출력 드라이버의 동작을 제어하는 신호를 생성하는 출력 드라이버 제어 장치를 제안한다.
본 발명의 실시예인 출력 드라이버 제어 장치를 갖는 동기식 메모리 장치는 외부클락을 수신하여 내부클락을 출력하는 DLL 회로와, 상기 내부클락에 동기되어 데이타를 출력하는 출력 드라이버와, 상기 출력 드라이버의 동작을 제어하는 출력 드라이버 제어 장치를 구비하며, 상기 출력 드라이버 제어 장치는 상기 내부클락이 락킹되어 안정된 상태임을 나타내는 제어 신호를 상기 DLL 회로로부터 수신한 후에 상기 출력 드라이버를 액티브시킨다.
본 발명에 있어서, DLL 회로는 상기 외부클락의 토글링 횟수를 카운트하는 카운터를 구비하며, 카운터에 의한 상기 외부클락의 토글링 횟수가 일정 횟수를 초과하면 상기 DLL 회로는 상기 출력 드라이버 제어 장치를 인에이블시키는 인에이블 신호를 추가로 출력한다. 여기서, 상기 일정 횟수는 상기 DLL 회로의 출력신호가 안정되었음을 보장하는 최소한의 토글링 횟수이다.
본 발명에 있어서, 출력 드라이버 제어 장치를 제어하는 리셋부를 더 구비하며, 리셋부는 상기 동기식 메모리 장치가 파워 다운 모드로 진입하거나, 셀프 리프레쉬 모드로 진입하거나, 상기 DLL 회로가 리셋되는 경우에는 상기 출력 드라이버 제어 장치를 디스에이블시키는 리셋 신호를 출력한다. 여기서, 출력 드라이버 제 어 장치는 상기 리셋 신호가 해제된 후에는 상기 내부클락이 락킹되어 안정된 상태임을 나타내는 제어 신호를 상기 DLL 회로로부터 수신한 후에 인에이블된다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예를 구체적으로 설명한다.
도 2는 본 발명에 따른 출력 드라이버 제어 장치의 동작을 설명하는 도면이다.
도 2에서, DLL 회로(200)는 DLL부(21)와, DCC부(22)와, 카운터(23)와, 제어부(24)와, 드라이버(25)를 구비한다.
DLL부(21)는 외부클락(CLK)을 수신하여 메모리 장치의 내부에서 사용되는 내부클락을 생성한다. 구체적으로 도시되지는 않았지만 DLL부(21)는 외부클락(CLK)을 일정 시간 지연시기는 지연부, 지연부의 출력신호와 외부클락(CLK)간의 위상차를 비교하는 위상 비교부, 위상 비교부의 결과를 이용하여 지연부의 지연시간을 제어하는 제어부 등으로 구성되어 있다. 이러한 DLL부(21)의 다양한 실시예는 이미 공지되어 있으므로 여기서는 구체적인 설명을 생략한다.
DCC부(Duty Cycle Corretion: 22)는 DLL부(21)에서 출력되는 신호의 듀티비를 사용자가 원하는 비율로 조절한다. 보통, DLL부(21)에서 출력되는 신호의 듀티를 50%로 조절한다. 그러나, 본 발명에서 소개하고 있는 DCC부(22)는 위와같은 기능 이외에 듀티비 조절이 완료되었음을 나타내는 신호(Dccenb)도 함께 출력한다. 여기서, 신호(Dccenb)가 인에이블되면 DLL 클락이 안정화되었다는 것을 나타낸다.
카운터(23)는 외부클락(CLK)의 토글링 횟수를 카운트하는 회로이다. 본 발 명의 경우 외부클락(CLK)이 인가된 후부터 192 사이클이 경과하면 인에이블신호(192cyc_en)를 출력한다. 여기서, 192 사이클은 DLL 회로로부터 안정된 내부클락이 출력되기까지 걸리는 시간을 나타낸 것으로, 메모리 장치의 동작 주파수 또는 DLL 회로의 성능에 따라서 상기 토글링 횟수는 달라질 수 있다.
제어부(24)는 DCC부(22)의 출력신호(Dccenb)와 카운터(23)의 출력신호(192cyc_en)를 수신한다. 제어부(24)는 2개의 신호(Dccenb, 192cyc_en)중 어느 하나가 인에이블되는 경우 이를 감지하여 신호(OE_en)를 출력한다.
드라이버(25)는 외부클락(CLK)에 동기된 내부클락(DLL_CLK)을 최종적으로 출력한다. 드라이버(25)는 제어부(24)의 출력신호(OE_en)가 인에이블되는 경우에 액티브된다. 따라서, 제어부(24)의 출력신호(OE_en)가 인에이블되면 DLL(21)로부터의 출력신호를 수신하여 내부클락(DLL_CLK)를 출력한다.
출력 드라이버(210)는 DLL 회로(200)에서 출력되는 내부클락(DLL_CLK)에 동기되어 리드 커맨드에 의하여 독출된 데이타를 외부 데이타 핀(DQ)으로 출력한다.
출력 드라이버 제어 장치(220)는 출력 드라이버(210)의 동작을 제어한다. 즉, 출력 드라이버 제어 장치(220)로부터 출력되는 신호(outen)가 인에이블 상태를 유지하는 동안 출력 드라이버(210)는 액티브 상태를 유지한다.
리셋부(230)는 출력 드라이버 제어 장치(220)를 디스이이블(또는 리셋)시키는 회로이다. 예컨대, 메모리 장치가 파워 다운 모드(PwrDn)로 진입하거나, 셀프 리프레쉬 모드(Sref)로 진입하거나, DLL 회로부(200)가 리셋(DLLReset)되는 경우, 출력 드라이버(210)를 액티브 상태로 유지할 필요가 없다. 따라서, 이러한 경우에 는 출력 드라이버 제어 장치(220)에 리셋 커맨드(Reset)를 전송하여 출력 드라이버 제어 장치(220)를 리셋시킨다. 리셋된 출력 드라이버 제어 장치(220)는 출력 드라이버(210)를 디스에이블 상태로 만든다.
이하, 도 2에 도시된 회로의 동작에 대하여 설명한다.
먼저, 출력 드라이버가 디스에이블되는 경우를 설명한다.
출력 드라이버(210)가 디스에이블되어 데이타 출력 동작을 수행하지 않는 경우는 통상 메모리 장치가 파워 다운 모드(PwrDn)이거나, 셀프 리프레쉬 모드(Sref)이거나, 또는 DLL 회로가 리셋되어 동작하지 않는 경우이다.
리셋부(230)는 메모리 장치가 파워 다운 모드(PwrDn)이거나, 셀프 리프레쉬 모드(Sref)이거나, 또는 DLL 회로(200)가 리셋 상태인 경우, 이를 감지하여 하이 레벨의 리셋 신호(Reset)를 출력한다.
하이 레벨의 리셋 신호(Reset)를 수신한 출력 드라이버 제어 장치(220)는 출력 드라이버(210)를 디스에이블 시키는 제어 신호를 출력한다.
따라서, 출력 드라이버(210)는 디스에이블 상태가 된다.
다음, 출력 드라이버가 인에이블되는 경우를 설명한다.
메모리 장치가 파워 다운 모드(PwrDn)로부터 탈출하거나, 셀프 리프레쉬 모드(Sref)로부터 탈출하거나, 또는 DLL 회로가 리셋 상태에서 탈출하는 경우, 리셋부(230)는 로우 레벨의 리셋 신호(Reset)를 출력하여 종래의 리셋 상태를 해제시킨다. 즉, 종래의 리셋 상태로부터 탈출한다.
출력 드라이버 제어 장치(220)가 인에이블된기 위하여서는 로우 레벨의 리셋 신호(Reset)가 인가됨과 동시에 DLL 회로(200)로부터의 제어 신호(OE_CLK)가 인에이블되어야 한다. 따라서, 로우 레벨의 리셋 신호(Reset)를 수신한 출력 드라이버 제어 장치(220)는 DLL 회로(200)로부터의 제어 신호(OE_CLK)가 인가되는지 여부를 체크한다.
전술한 바와같이, 제어 신호(OE_CLK)는 DLL 회로(200)로부터 출력되는 내부클락(DLL_CLK)이 안정화되었음을 나타내는 신호이다. 따라서, 제어 신호(OE_CLK)가 인에이블되었다는 것은 DLL 회로(200)로부터 출력되는 내부클락(DLL_CLK)이 일정 오차 범위내에서 락킹되었음 나타낸다. 이는 곧 DLL 회로(200)의 내부클락(DLL_CLK)이 안정화되었음을 의미한다. 내부 클락(DLL_CLK)의 안정화 여부는 외부클락(CLK)의 토글링 횟수를 카운트하여 결정 할 수도 있으며, DLL 회로(200)내의 DCC부(22)의 출력 신호(Dccenb)에 의하여 결정할 수 있다.
위에서 설명한 바와같이, 출력 드라이버 제어 장치(220)는 리셋 신호(Reset)가 로우 레벨로 해제된 후라도 제어신호(OE_CLK)를 수신하기 전까지는 출력 드라이버(210)를 인에이블시키는 신호를 출력하지 아니한다. 이 점이, 리셋 신호가 해제된 후 즉시 출력 드라이버를 인에이블 시키는 종래의기술과 다른 점이다.
전술한 바와같이, 출력 드라이버 제어 장치(220)는 내부클락(DLL_CLK)가 안정되었음을 판정하는 제어신호(OE_CLK)를 수신한 후 출력 드라이버(210)를 인에이블시킨다. 따라서, 내부클락(DLL_CLK)에 동기되어 데이타의 출력 시점을 조절하는 출력 드라이버의 동작이 안정화될 수 있다.
도 3은 도 2에서 언급한 회로의 동작을 설명하는 파형도이다.
도 3에서 알 수 있듯이, 외부클락(CLK)이 DLL 회로에 인가된 시점으로부터 일정 시간이 지난 시점(여기서는 192 사이클이 경과한 시점), 또는 DCC부의 출력신호(Dccenb)가 인에이블되는 시점중에서 빠른 시점에 응답하여 제어신호(OE_CLK)가 인에이블되는 과정을 보여주고 있다.
본 발명은 DLL 회로로부터 출력되는 내부클락이 안정된 후에 출력 드라이버를 인에이블시킨다. 따라서, 출력 드라이버의 안정된 동작이 가능하다.

Claims (6)

  1. 삭제
  2. 출력 드라이버 제어 장치를 갖는 동기식 메모리 장치에 있어서,
    외부클락을 수신하여 내부클락을 출력하는 DLL 회로와, 상기 내부클락에 동기되어 데이타를 출력하는 출력 드라이버와, 상기 출력 드라이버의 동작을 제어하는 출력 드라이버 제어 장치를 구비하며,
    상기 출력 드라이버 제어 장치는 상기 내부클락이 락킹되어 안정된 상태임을 나타내는 제어 신호를 상기 DLL 회로로부터 수신한 후에 상기 출력 드라이버를 액티브시키고,
    상기 DLL 회로는 상기 외부클락의 토글링 횟수를 카운트하는 카운터를 구비하며, 상기 카운터에 의한 상기 외부클락의 토글링 횟수가 일정 횟수를 초과하면 상기 DLL 회로는 상기 출력 드라이버 제어 장치를 인에이블시키는 인에이블 신호를 추가로 출력하는 것을 특징으로 하는 출력 드라이버 제어 장치를 갖는 동기식 메모리 장치.
  3. 제 2 항에 있어서,
    상기 일정 횟수는 상기 DLL 회로의 출력신호가 안정되었음을 보장하는 최소한의 토글링 횟수인 것을 특징으로 하는 출력 드라이버 제어 장치를 갖는 동기식 메모리 장치.
  4. 제 2 항에 있어서,
    상기 출력 드라이버 제어 장치를 제어하는 리셋부를 더 구비하는 것을 특징으로 하는 출력 드라이버 제어 장치를 갖는 동기식 메모리 장치.
  5. 제 4항에 있어서,
    상기 리셋부는 상기 동기식 메모리 장치가 파워 다운 모드로 진입하거나, 셀프 리프레쉬 모드로 진입하거나, 상기 DLL 회로가 리셋되는 경우에는 상기 출력 드라이버 제어 장치를 디스에이블시키는 리셋 신호를 출력하는 것을 특징으로 하는 출력 드라이버 제어 장치를 갖는 동기식 메모리 장치.
  6. 제 5항에 있어서,
    상기 출력 드라이버 제어 장치는 상기 리셋 신호가 해제된 후에는 상기 내부클락이 락킹되어 안정된 상태임을 나타내는 제어 신호를 상기 DLL 회로로부터 수신한 후에 인에이블되는 것을 특징으로 하는 출력 드라이버 제어 장치를 갖는 동기식 메모리 장치.
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