KR100532973B1 - 메모리 장치의 데이타 출력 드라이버 제어 장치 - Google Patents

메모리 장치의 데이타 출력 드라이버 제어 장치 Download PDF

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KR100532973B1 KR10-2004-0030571A KR20040030571A KR100532973B1 KR 100532973 B1 KR100532973 B1 KR 100532973B1 KR 20040030571 A KR20040030571 A KR 20040030571A KR 100532973 B1 KR100532973 B1 KR 100532973B1
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Abstract

본 발명은 고속 메모리 장치의 출력 드라이버의 동작을 제어하는 제어 신호 발생 장치에 관한 것으로, 카스 레이턴스 정보에 따라서 최적의 출력 시점을 나타낸는 제어 신호를 발생하는 장치에 관한 것이다.

Description

메모리 장치의 데이타 출력 드라이버 제어 장치{A device for controlling the data output driver of a memory device}
본 발명은 고주파수 메모리 장치의 데이타 출력 드라이버 제어 장치에 관한 것으로, 특히 카스 레이턴시를 이용하여 고속 동작하는 메모리 장치의 데이타 출력 드라이버를 제어하는 장치에 관한 것이다.
일반적으로 메모리 장치에 대한 리드 명령 후 외부로 데이타가 출력하기 까지의 시간은 스펙으로 정해져 있으며, 통상 데이타가 출력하기까지 소요되는 시간은 외부클락신호의 수를 나타내는 카스 레이턴스(CL)로 표시된다. 예컨대, CL=4인 경우, 데이타는 4 클락후에 출력된다. 여기서, 카스 레이턴시는 MRS 신호에 의하여 초기에 결정된다.
이처럼, 메모리 장치의 데이타 독출 시간은 스펙으로 정해져 있기 때문에, 메모리 장치의 동작 주파수가 증가할수록 카스 레이턴시도 함께 증가한다. 예컨대. 동일한 데이타 독출 시간에 대하여 메모리 장치의 동작 주파수가 2 배가 되면 카스 레이턴스는 4에서 8로 증가한다. 그러나, 최근의 고속 메모리 장치의 경우, 동작 주파수의 증가에 따라 카스 레이턴스를 계속 증가시킬 수는 없다는 문제점이 있다.
왜냐하면, 종래의 카스 레이턴시 기술을 최근의 고속 메모리 장치에 적용하는 경우, 카스 레이턴시에 따라 외부에 데이타를 출력하는 시간을 제어하는 내부 카운터 동작에 제한이 가해지기 때문이다. 예를들어, CL=12의 동작의 경우, 외부클락신호의 주기(tCK)가 1ns라면, 통상 DLL CLK의 앞선 정도는 3.5ns이고, 리드 커맨드를 해석하는 시간은 2.5ns이다. 리드 커맨드 후부터 데이타 출력시까지의 시간이 12ns이라면, 내부의 카운터에 할당되는 시간은 대략 6ns(왜냐하면, 12ns-3.5ns-2.5ns=6ns)이다. 그런데, CL=12에 맞추어 내부에서 데이타 출력시점을 동기시키기 위하여 발생하는 카운터 신호는 11 개이다. 만약, 1회 카운터 동작에 최소 600ps의 시간이 필요하다면 11*6.6ns=6.6ns 이므로 내부 카운터에 할당된 시간을 초과한다. 따라서, 정확한 데이타 출력 시점을 제어할 수 없다는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 고속 메모리 장치의 데이타 출력시점을 정확히 제어하여 메모리 장치의 오동작을 방지하는 회로를 제공한다.
또한, 본 발명은 고속 메모리 장치의 카스이턴스가 정해진 경우, 내부에서 생성되는 출력 인에이블 제어 신호를 선택적으로 이용함으로써 외부적으로 카스레이턴시에 동기되어 데이타가 출력되도록 하는 기술을 제공한다.
본 발명에 따른 메모리 장치에 사용되는 데이타 출력 드라이버의 제어 장치는,
외부클락신호를 지연시키는 지연부(101)와,
상기 지연부의 출력신호를 지연시키는 지연 라인(102)과,
상기 외부클락신호와 상기 지연라인의 출력신호의 위상차를 비교하는 위상 검출기(103)와,
상기 위상 검출기의 출력신호에 응답하여 상기 지연라인의 지연시간을 제어하는 카운트 신호를 출력하는 클락 카운터&지연라인 제어부(104)와,
상기 클락 카운터&지연라인 제어부(104)의 출력신호에 응답하여 상기 외부클락신호의 주파수를 체크한 후 그 정보를 저장하는 타이밍 디코더&레지스터(105)와,
복수개의 출력 인에이블 제어 신호를 수신하는 멀티플렉서를 구비하며,
상기 멀티플렉서는 상기 타이밍 디코더&레지스터(105)에서 체크된 상기 외부클락신호의 주파수 정보에 따라서 상기 복수개의 출력 인에이블 제어 신호중의 하나를 선택하며,
상기 복수개의 출력 인에이블 제어 신호는 상기 메모리 장치의 카스 레이턴시 정보를 포함하며,
상기 출력 인에이블 제어 신호는 상기 메모리 장치의 출력 드라이버의 동작을 제어하는 것을 특징으로 한다.
본 발명에 있어서, 상기 메모리 장치의 카스 레이턴시가 n 인 경우, 상기 멀티플렉서로부터 출력되는 출력 인에이블 제어 신호는
상기 카스 레이턴스가 n 인 경우를 나타내는 제 1 출력 인에이블 제어신호와, 상기 카스 레이턴스가 n-1 인 경우를 나타내는 제 2 출력 인에이블 제어신호와, 상기 카스 레이턴스가 n-2 인 경우를 나타내는 제 2 출력 인에이블 제어신호중의 하나인 것을 특징으로 한다.
본 발명에 있어서, 상기 메모리 장치의 카스 레이턴시가 n 인 경우, 상기 멀티플렉서로부터 출력되는 출력 인에이블 제어 신호는
상기 카스 레이턴스가 n 인 경우를 나타내는 제 1 출력 인에이블 제어신호와, 상기 카스 레이턴스가 n 보다 작은 경우를 나타내는 복수개의 출력 인에이블 제어신호중의 하나인 것을 특징으로 한다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 1은 본 발명에 따른 데이타 출력 드라이버의 제어 장치를 설명하는 도면이다.
도 1의 데이타 출력 드라이버의 제어 장치는 지연부(101)와, 지연 라인(102)과, 위상 검출기(103)와, 클락 카운터&지연라인 제어부(104)와, 타이밍 디코더&레지스터(105)와, 멀티플렉서(106)을 구비한다.
지연부(101)는 외부클락신호(EXT CLK)를 수신하며, 지연부(101)의 출력신호(EXT CLK_D)는 외부클락신호(EXT CLK)를 일정 시간 지연시킨 신호이다. 본 발명에서는 외부클락신호(EXT CLK)를 1/6tCLK 지연시킨다. 여기서, tCLK는 외부클락신호(EXT CLK)의 주기이다.
지연라인(102)은 지연부(101)의 출력신호(EXT CLK_D)를 수신하며, 지연라인(102)의 출력신호(EXT CLKD2)는 지연부(101)의 출력신호(EXT CLK_D)를 일정 시간 지연시킨 신호이다. 최초 동작시, 지연라인(102)의 지연시간은 사실상 제로이다. 따라서, 지연부(101)의 출력신호(EXT CLK_D)는 시간 지연없이 위상 검출기(103)에 인가된다. 지연라인(102)의 회로 구성의 일예는 도 3에 도시되어 있다. 도 3에서 알 수 있듯이, 복수개의 단위 딜레이 소자(31~33)로 구성되어 있다.
위상 비교기(103)는 외부클락신호(EXT CLK)와 지연라인(102)의 출력신호(EXT CLK_D2)를 비교한다. 최초 동작시, 지연라인(102)에서의 지연 시간은 제로이므로 위상 비교기(103)는 도 2와 같이 1/6tCLK의 위상차를 검출하게 된다. 도 2는 최초 동작시, 외부클락신호(EXT CLK)와 지연라인(102)의 출력신호(EXT CLK_D2)의 위상차이를 보여준다.
위상 검출기(103)는 외부클락신호(EXT CLK)와 지연신호(EXT CLK_D2)간의 위상 차이를 검출한다.
위상 검출기(103)의 출력신호는 클락 카운터&지연라인 제어부(104)에 인가된다.
클락 카운터&지연라인 제어부(104)은 위상 검출기의 출력신호에 응답하여 지연 라인(102)의 지연 시간을 조절하는 기능을 한다. 즉, 클락 카운터&지연라인 제어부(104)는 복수개의 카운터 선호를 발생하여 지연 라인(102)의 지연 시간을 조절한다. 예컨대, 도 3에서, 카운트 신호(Cont_n, Cont_n-1,..., Cont_1)를 이용하여 지연라인(102)에 인가된 지연신호(EXT CLK_D)를 조절한다.
타이밍 디코더&레지스터(105)는 클락 카운터&지연라인 제어부(104)의 카운트 신호에 응답하여 몇 개의 카운트 신호가 인에이블되었는지를 판단하고 이를 레지스터에 저장하는 회로이다. 몇 개의 카운터 신호가 인에이블되었는 가를 체크함으로써 그 지연 시간을 알 수 있기 때문이다.
타이밍 디코더&레지스터(105)로부터 출력되는 신호는 지연 시간이 어느 정도인지를 나타낸는 신호이다.
위에서 설명한 클락 카운터&지연라인 제어부(104)와 타이밍 디코더&레지스터(105)에 인가되는 ACT 신호는 인에이블 신호이다.
멀티플렉서(106)는 타이밍 디코더&레지스터(105)로부터 출력되는 신호를 수신한다. 멀티플렉서(106)의 일예는 도 9에 도시되어 있다.
도시된 바와같이, 멀티플렉서(106)는 복수개의 출력 인에이블 신호(OE00, OE02, OE04,... ,OE18, OE20)를 수신하며, 타이밍 디코더&레지스터(105)에 출력신호에 응답하여 복수개의 출력 인에이블 신호(OE00, OE02, OE04,... ,OE18, OE20)중의 하나를 선택한다. 여기서, 출력 인에이블 신호(OE00, OE02, OE04,... ,OE18, OE20)에 사용된 두자리 숫자는 CL(카스 레이턴시)를 나타낸다. 예컨대, OE04는 CL=4인 경우를 나타낸다. 이에 대한 본 발명의 개념은 도 9과 관련되어 설명될 것이다.
멀티플렉서(106)의 출력신호(ROUT)는 클락의 라이징 에지에 동기되어 데이타를 출력시키는 제어신호이고, 출력신호(FOUT)는 클락의 폴링 에지에 동기되어 데이타를 출력시키는 제어신호이고, 출력신호(DQS_PRE)는 내부의 DQS 신호를 발생시키는 DQS 발생용 제어 신호를 나탄내다.
도 2는 외부클락신호(EXT CLK)와 지연부(101)를 통과한 지연신호(EXT CLK_D)의 파형도이다. 도면에서 알 수 있듯이, 지연신호(EXT CLK_D)는 외부클락신호(EXT CLK)에 대하여 1/6tCLK 지연되어 출력된다.
도 3은 도 1에 도시된 지연 라인의 일예를 도시한다.
도 3에서, "CUD"는 단위 딜레이 소자를 나타내며, 카운트 신호(Cont_n, Cont_n-1,..., Cont_1)는 클락 카운터&지연라인 제어부(104)로부터 출력되는 신호이다. 도 3에서 알 수 있듯이, 카운트 신호의 논리 레벨에 따라서 지연신호(EXT CLK_D)가 지연라인을 통과하기까지의 지연시간이 결정된다.
도 4는 도 1에 도시된 위상 검출기의 일예이다.
위상 검출기는 검출기(401)와, 잠금 발생기(402)와, 딜레이 업부(403)와, 딜레이 다운부(404)와, 검출 완료부(405)를 구비한다.
검출기(401)는 외부클락신호(EXT CLK)와 지연라인(102)의 출력신호인 지연신호(EXT CLK_D2)의 위상을 비교하는 회로이다. 도 7은 검출기의 구체적인 일예이다. 도 7에서 알 수 있듯이, 검출기(401)는 비교기(75, 76, 77)를 구비한다. 비교기(76)는 외부클락신호(EXT CLK)와 지연신호(EXT CLK_D2)의 위상을 직접 비교한다. 비교기(76)의 출력신호는 "PD1"이다. 비교기(75)는 외부클락신호(EXT CLK)와 단위 지연 소자(71)를 통과한 지연신호(EXT CLK_D2)를 비교한다. 비교기(75)의 출력신호는 "PD2"이다. 비교기(77)는 외부클락신호(EXT CLK)와 직렬 연결된 3 개의 단위 지연 소자(72, 73, 74)를 통과한 지연신호(EXT CLK_D2)를 비교한다. 비교기(77)의 출력신호는 "PD3"이다. 비교기(75, 76, 77)로부터 출력되는 신호의 논리레벨은 도 5를 참조하여 설명한다. 도 5에서, EXT CLK는 외부클락신호를 나타내고, Delay_clk은 도 7의 비교기(75, 76, 77)에 인가되는 신호에 해당한다. 도 5에서 알 수 있듯이, 지연신호(Delay_clk)의 라이징 에지시에 외부클락신호(EXT CLK)가 하이 레벨이면 비교기의 출력은 하이 레벨이다. 반면에, 지연신호(Delay_clk)의 라이징 에지시에 외부클락신호(EXT CLK)가 로우 레벨이면 비교기의 출력은 로우 레벨이다. 예컨대, 도 7에서, 단위 지연 소자(71)를 통과하여 비교기(75)에 인가된 지연신호(EXT CLK_D2)의 라이징 에지시에 외부클락신호(EXT CLK)가 하이 레벨이면 비교기(75)는 하이 레벨을 출력한다. 반면에, 단위 지연 소자(71)를 통과하여 비교기(75)에 인가된 지연신호(EXT CLK_D2)의 라이징 에지시에 외부클락신호(EXT CLK)가 로우 레벨이면 비교기(75)는 로우 레벨을 출력한다.
도 4의 잠금 발생기(402)는 검출기(401)의 출력신호(PD1, PD2, PD3)를 수신하여 지연양을 체크한다. 도 4의 잠금 발생기(402)의 일예는 도 8에 도시되어 있다. 도시된 바와같이, 검출기의 출력신호(PD1, PD2, PD3)의 논리 레벨이 각각 (L, L, H)이면 잠금 발생기의 출력신호(Ready_LOCK)는 하이 레벨이다. 그 외의 경우, 잠금 발생기의 출력신호(Ready_LOCK)는 로우 레벨이다.
딜레이 업부(403)는 지연라인(102)의 지연시간을 증가시키기 위한 신호(Delay_up)를 출력하며, 이 신호를 수신한 클락 카운터및 지연라인 제어부(104)는 지연 라인(102)의 지연 시간을 증가시킨다.
딜레이 다운부(404)는 지연라인(102)의 지연시간을 증가시키기 위한 신호(Delay_Dn)를 출력하며, 이 신호를 수신한 클락 카운터및 지연라인 제어부(104)는 지연 라인(102)의 지연 시간을 감소시킨다.
검출 완료부(405)는 지연라인(102)의 지연시간 조절을 종료하기 위한 신호(Delay_OK)를 출력하며, 이 신호를 수신한 클락 카운터및 지연라인 제어부(104)는 지연 라인(102)의 지연 시간을 고정시킨다.
도 6은 검출 완료부(405)의 출력신호가 인에이블되는 경우와, 딜레이 업부(403)의 출력신호가 인에이블되는 경우와, 딜레이 다운부(404)의 출력신호가 인에이블되는 경우를 각각 설명하는 도면이다.
도 6에서, Delay_clk는 도 7의 Ext_CLKD2 신호와 동일하다.
도 6에서 알 수 있듯이, 외부클락신호(EXT CLK)를 기준으로 지연신호와의 위상차이를 검출하여 지연라인의 지연 시간을 증가시킬 것인지, 감소시킬 것인지, 그렇지 않으면 지연 시간을 고정시킬 것인지를 판단하는 출력신호를 출력한다.
도 7은 전술한 도 4의 검출기(401)의 일예이다.
도 8은 전술한 도 4의 잠금 발생기(402)의 일예이다.
도 9은 도 1의 멀티플렉서(106)의 동작 방법을 설명하기 위한 도면으로, 카스 레이턴스에 따라 ROUT 신호가 출력되는 과정을 설명하기 위한 멀티플렉서를 도시한다. 도 9은 도 1의 ROUT 신호를 출력하는 멀티플렉서에 대하여 설명하는 회로로, 도 1의 멀티플렉서의 전체 회로를 도시하는 것은 아니다. 그러나, 도 1에 도시된 멀티플렉서의 출력신호(FOUT, DQS_PRE)를 출력하기 위한 회로는 도 9의 회로와 큰 차이가 없다.
도 9에서, OE05, OE06, OE07, OE08은 각각 CL=5, CL=6, CL=7, CL=8인 경우에 출력 데이타를 인에이블시키기 위한 출력 인에이블 신호를 나타낸다.
일반적으로, CL=5인 경우, 리드 커맨드후 5 클락후에 데이타 출력 드라이버를 통하여 데이타가 출력된다. 이 때, 데이타 출력 드라이버의 동작을 제어하는 신호가 OE05이다.
그러나, 종래 기술에서 언급한 바와같이, DDR SDRAM, DDR2 SDRAM 등의 메모리 장치와같은 고속 메모리 장치의 경우, 클락신호의 동작 주파수가 증가함으로 인하여 카스 레이턴시와 출력 인에이블 제어 신호를 정확히 일치시키는 것이 곤란하였다.
본 발명에서는 이러한 문제점을 해결하기 위하여, 고속 메모리 장치의 카스이턴스가 정해진 경우, 내부에서 생성되는 출력 인에이블 제어 신호를 선택적으로 이용함으로써 외부적으로 카스레이턴시에 동기되어 데이타가 출력되도록 하는 방법을 제공한다.
이하, 도 9을 참조하여 보다 구체적으로 설명한다. 참고로, 도 9에서, OUT[1], OUT[2], OUT[3], OUT[4]는 도 1의 타이밍 디코더 및 레지스터(105)의 출력신호이다.
메모리 장치의 CL=5 인 경우, 스위치(SW1)가 인에이블된다. 따라서, 출력 인에이블 제어신호(OE05)는 스위치(SW1)를 통과하여 출력단(ROUT)으로 전달된다.
메모리 장치의 CL=6 인 경우, 스위치(SW2)가 인에이블된다. 따라서, 출력 인에이블 제어신호(OE05)와 출력 인에이블 제어신호(OE06)중의 하나가 선택된 후, 선택된 제어신호가 스위치(SW2)를 통과하여 출력단(ROUT)으로 전달된다. 예컨대,메모리 장치에 인가되는 클락신호의 주파수가 적정 범위내인 경우, CL=6이면 출력 인에이블 제어신호(OE06)가 스위치(SW2)를 통과하여 출력단(ROUT)으로 전달된다. 그러나, 메모리 장치에 인가되는 클락신호의 주파수가 적정 범위를 초과하는 경우, 출력 인에이블 제어신호(OE06)를 사용하는 경우 CL=6에 동기되어 데이타를 출력하기 곤란할 수 있다. 이 경우, 출력 인에이블 제어신호(OE05)를 사용함으로써, 고속으로 동작하는 메모리 장치의 데이타 출력 동작을 안정적으로 수행할 수 있다.
메모리 장치의 CL=7 인 경우, 스위치(SW3)가 인에이블된다. 따라서, 출력 인에이블 제어신호(OE05, OE06, OE07)중의 하나가 선택된 후, 선택된 제어신호가 스위치(SW3)를 통과하여 출력단(ROUT)으로 전달된다. 기본 동작은 CL=6인 경우와 동일하다.
메모리 장치의 CL=8 인 경우, 스위치(SW4)가 인에이블된다. 따라서, 출력 인에이블 제어신호(OE05, OE06, OE07, OE08)중의 하나가 선택된 후, 선택된 제어신호가 스위치(SW4)를 통과하여 출력단(ROUT)으로 전달된다. 기본 동작은 CL=6인 경우와 동일하다.
도 10는 본 발명의 동작을 설명하기 위한 파형도로서, CL=16인 경우를 설명한다.
도 10에서, EXT CLK는 외부클락신호이고, DLL CLK는 내부클락신호이고, RD는 리드 커맨드를 나타내고, CAS_RD는 리드 커맨드(RD)에 응답하여 외부클락신호를 기준으로 3클락 후에 발생되는 내부 리드 커맨드이고, RCLK_D0는 내부클락신호의 클락의 라이징 에지에 동기되어 데이타를 출력시키는 신호이다.
도시된 바와같이, 리드 커맨드(RD)가 인가된 후, 3클락 후에 내부 동작을 위한 내부 리드 커맨드(CAS_RD)가 발생한다.
그 다음, 내부 리드 커맨드(CAS_RD)의 라이징 에지에 동기되어, 출력 인에이블 제어 신호(OE00)가 생성된다. 출력 인에이블 제어 신호(OE01)는 출력 인에이블 제어 신호(OE00)의 라이징 에지에 동기되어 출력된다. 나머지 출력 인에이블 제어 신호들도 동일하게 순차적으로 발생한다. 따라서, 출력 인에이블 제어 신호(OE09)는 출력 인에이블 제어 신호(OE08)의 라이징 에지에 동기되어 출력된다. 출력 인에이블 제어 신호(OE09.5)는 출력 인에이블 제어 신호(OE09)의 라이징 에지에 동기되어 출력된다.
도시된 바와같이, CL=16 인 경우, 외부클락신호(EXT CLK)에 의한 리드 커맨드(RD)가 인가된 후, 16클락후에 데이타가 출력되어야 한다. 그런데, CL=16일 정도로 메모리 장치의 동작 주파수가 높은 경우에 OE16을 사용하는 경우 스펙에서 요구하는 시간내에 데이타를 출력할 수 없을 것이다. 따라서, 이 경우, 도 10와 같이, 출력 인에이블 제어신호(OE9.5)의 하이 레벨 구간동안 데이타를 출력하도록하는 제어 신호를 발생시는 것이 바람직하다. RCLK_DO는 출력 인에이블 제어신호(OE9.5)와 내부클락신호(DLL CLK)를 앤드 연산하여 발생시킨 신호이다. 도시되지는 않았지만, RCLK_DO의 라이징 에지에 동기되어 데이타가 출력되며, 데이타가 출력되는 시점은 CL=16에 해당하는 외부클락신호(EXT CLK)인 16번 클락이후에 출력된다.
이상의 동작을 요약하면 다음곽 같다.
고속 메모리 장치의 경우, 내부 리드 커맨드를 수행하는 CAS_RD는 외부클락신호(EXT CLK)를 기준으로 3클락후에 발생하고, 내부 리드 동작시 어쩔 수 없이 소비되는 지연시간이 대략 3클락이라고 하면, 결과적으로 CL=16인 경우, 내부적으로 6클락의 오차가 발생한다. 따라서, 본 발명에서와 같이, DLL CLK을 카운트하는 수는 대략 10클락이 된다. 본 발명에서는 대략 OE9.5에서 만나는 DLL CLK를 기준으로하여 CL=16에 해당하는 시점에서 데이타를 출력하게 된다.
이상에서 알 수 있는 바와같이, 본 발명은 메모리 장치의 고속화로 인하여 데이타 출력 동작이 카스 레이턴스와 불일치하는 경우 이를 내부적으로 조절하는 기술을 제공한다.
따라서, 카스 레이턴스가 증가하는 경우에도 안정된 데이타 출력 동작을 수행할 수 있다.
도 1은 본 발명에 따른 데이타 출력 드라이버의 제어 장치를 설명하는 도면이다.
도 2는 외부클락신호(EXT CLK)와 지연부(101)를 통과한 지연신호(EXT CLK_D)의 파형도이다.
도 3은 도 1에 도시된 지연 라인의 일예를 도시한다.
도 4는 도 1에 도시된 위상 검출기의 일예이다.
도 5는 도 4에 도시된 검출기의 기본 동작을 설명하는 도면이다.
도 6은 검출 완료부(405)의 출력신호가 인에이블되는 경우와, 딜레이 업부(403)의 출력신호가 인에이블되는 경우와, 딜레이 다운부(404)의 출력신호가 인에이블되는 경우를 각각 설명하는 도면이다.
도 7은 전술한 도 4의 검출기(401)의 일예이다.
도 8은 전술한 도 4의 잠금 발생기(402)의 일예이다.
도 9은 도 1의 멀티플렉서(106)의 동작 방법을 설명하기 위한 도면이다.
도 10는 본 발명의 동작을 설명하기 위한 파형도로서, CL=16인 경우를 설명한다.

Claims (3)

  1. 메모리 장치에 사용되는 데이타 출력 드라이버의 제어 장치에 있어서,
    외부클락신호를 지연시키는 지연부와,
    상기 지연부의 출력신호를 지연시키는 지연 라인과,
    상기 외부클락신호와 상기 지연라인의 출력신호의 위상차를 비교하는 위상 검출기와,
    상기 위상 검출기의 출력신호에 응답하여 상기 지연라인의 지연시간을 제어하는 카운트 신호를 출력하는 클락 카운터&지연라인 제어부와,
    상기 클락 카운터&지연라인 제어부의 출력신호에 응답하여 상기 외부클락신호의 주파수를 체크한 후 그 정보를 저장하는 타이밍 디코더&레지스터와,
    복수개의 출력 인에이블 제어 신호를 수신하는 멀티플렉서를 구비하며,
    상기 멀티플렉서는 상기 타이밍 디코더&레지스터에서 체크된 상기 외부클락신호의 주파수 정보에 따라서 상기 복수개의 출력 인에이블 제어 신호중의 하나를 선택하며,
    상기 복수개의 출력 인에이블 제어 신호는 상기 메모리 장치의 카스 레이턴시 정보를 포함하며,
    상기 출력 인에이블 제어 신호는 상기 메모리 장치의 출력 드라이버의 동작을 제어하는 것을 특징으로 하는 메모리 장치의 데이타 출력 드라이버의 제어 장치.
  2. 제 1 항에 있어서,
    상기 메모리 장치의 카스 레이턴시가 n 인 경우, 상기 멀티플렉서로부터 출력되는 출력 인에이블 제어 신호는
    상기 카스 레이턴스가 n 인 경우를 나타내는 제 1 출력 인에이블 제어신호와, 상기 카스 레이턴스가 n-1 인 경우를 나타내는 제 2 출력 인에이블 제어신호와, 상기 카스 레이턴스가 n-2 인 경우를 나타내는 제 2 출력 인에이블 제어신호중의 하나인 것을 특징으로 하는 메모리 장치의 데이타 출력 드라이버의 제어 장치.
  3. 제 1 항에 있어서,
    상기 메모리 장치의 카스 레이턴시가 n 인 경우, 상기 멀티플렉서로부터 출력되는 출력 인에이블 제어 신호는
    상기 카스 레이턴스가 n 인 경우를 나타내는 제 1 출력 인에이블 제어신호와, 상기 카스 레이턴스가 n 보다 작은 경우를 나타내는 복수개의 출력 인에이블 제어신호중의 하나인 것을 특징으로 하는 메모리 장치의 데이타 출력 드라이버의 제어 장치.
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