JP2002296326A - 半導体装置 - Google Patents
半導体装置Info
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- JP2002296326A JP2002296326A JP2001098791A JP2001098791A JP2002296326A JP 2002296326 A JP2002296326 A JP 2002296326A JP 2001098791 A JP2001098791 A JP 2001098791A JP 2001098791 A JP2001098791 A JP 2001098791A JP 2002296326 A JP2002296326 A JP 2002296326A
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- signal
- signals
- clock signal
- internal clock
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Abstract
(57)【要約】
【課題】 内部クロック信号のジッタが大きいと正確な
スキューの測定ができなかった。 【解決手段】 テストモード信号TMが活性化すると位相
検出器101から出力される信号/UPおよびDOWNの活性化期
間が小さくなる。
スキューの測定ができなかった。 【解決手段】 テストモード信号TMが活性化すると位相
検出器101から出力される信号/UPおよびDOWNの活性化期
間が小さくなる。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置に係
り、特に外部から周期的に与えられるクロック信号に同
期して外部信号の取り込みをおこなう同期式半導体装置
に関する。
り、特に外部から周期的に与えられるクロック信号に同
期して外部信号の取り込みをおこなう同期式半導体装置
に関する。
【０００２】
【従来の技術】近年、多数のトランジスタを集積化した
半導体装置が、ワークステーションやパーソナルコンピ
ュータをはじめとした、様々な電気製品に使用されてい
る。MPU(マイクロプロセッサユニット)やSDRAM(シンク
ロナスダイナミックランダムアクセスメモリ)は外部か
ら与えられるクロック信号に同期して動作している。MP
UやSDRAMは例えばパーソナルコンピュータに搭載されて
おり、SDRAMはメインメモリとして使用されている。
半導体装置が、ワークステーションやパーソナルコンピ
ュータをはじめとした、様々な電気製品に使用されてい
る。MPU(マイクロプロセッサユニット)やSDRAM(シンク
ロナスダイナミックランダムアクセスメモリ)は外部か
ら与えられるクロック信号に同期して動作している。MP
UやSDRAMは例えばパーソナルコンピュータに搭載されて
おり、SDRAMはメインメモリとして使用されている。
【０００３】このメインメモリの動作速度は、高速化さ
れてきてはいるものの、依然MPUの動作速度に追随する
ことができない。このため、メインメモリのアクセスタ
イムおよびサイクルタイムがボトルネックとなり、シス
テム全体の性能が低下するということがよく言われてい
る。近年、高速MPUのためのメインメモリとして、相補
クロック信号に同期して動作するDDR SDRAM(ダブルデー
タレートSDRAM)が提案され、製品として販売されてい
る。
れてきてはいるものの、依然MPUの動作速度に追随する
ことができない。このため、メインメモリのアクセスタ
イムおよびサイクルタイムがボトルネックとなり、シス
テム全体の性能が低下するということがよく言われてい
る。近年、高速MPUのためのメインメモリとして、相補
クロック信号に同期して動作するDDR SDRAM(ダブルデー
タレートSDRAM)が提案され、製品として販売されてい
る。
【０００４】DDR SDRAMにおいては、高速でアクセスす
るために相補のシステムクロック信号(ext.CLK,ext./CL
K)に同期して、1つのデータ入出力端子につき連続した
例えば4ビットの連続ビットに高速アクセスする仕様が
提案されている。この連続アクセスの仕様を満たす標準
的なタイミング図を図7に示す。図7は、データ入出力端
子DQ0-DQ7の8ビットのデータ(バイトデータ)の入力およ
び出力が可能なDDR SDRAMにおいて、1データ入出力端子
あたり連続して4ビット(全データ入出力端子では合計32
ビット)のデータを書き込みまたは読み出す動作を示し
ている。連続して読み出されるデータのビット数はバー
スト長と呼ばれ、DDR SDRAMではこのバースト長をモー
ドレジスタによって変更することが可能である。
るために相補のシステムクロック信号(ext.CLK,ext./CL
K)に同期して、1つのデータ入出力端子につき連続した
例えば4ビットの連続ビットに高速アクセスする仕様が
提案されている。この連続アクセスの仕様を満たす標準
的なタイミング図を図7に示す。図7は、データ入出力端
子DQ0-DQ7の8ビットのデータ(バイトデータ)の入力およ
び出力が可能なDDR SDRAMにおいて、1データ入出力端子
あたり連続して4ビット(全データ入出力端子では合計32
ビット)のデータを書き込みまたは読み出す動作を示し
ている。連続して読み出されるデータのビット数はバー
スト長と呼ばれ、DDR SDRAMではこのバースト長をモー
ドレジスタによって変更することが可能である。
【０００５】読み出し動作では、クロック信号ext.CLK
とext./CLKのクロスポイントに応答してデータが出力さ
れる。データ転送を高速にするために、データストロー
ブ信号DQSも出力データと同位相で出力される。DDR SDR
AMから出力されたデータを受けるメモリコントローラは
高速データ転送を可能にするために、データストローブ
信号DQSに同期してデータを取り込む。したがって、安
定動作のためにはデータストローブ信号DQSとデータDQ
間のスキューが小さいことが大切である。
とext./CLKのクロスポイントに応答してデータが出力さ
れる。データ転送を高速にするために、データストロー
ブ信号DQSも出力データと同位相で出力される。DDR SDR
AMから出力されたデータを受けるメモリコントローラは
高速データ転送を可能にするために、データストローブ
信号DQSに同期してデータを取り込む。したがって、安
定動作のためにはデータストローブ信号DQSとデータDQ
間のスキューが小さいことが大切である。
【０００６】
【発明が解決しようとする課題】しかしながら、データ
ストローブ信号DQSとデータDQの出力はジッタを持つた
め、テスターで測定するとジッタを含んだものとして測
定される。そのため、真の実力値とはほど遠い値が測定
されることになる。出力にジッタが発生する理由はDDR
SDRAM内部に搭載されたDLL(ディレイロックドループ)に
よるものが大きい。以下にDLLの説明とDLLのジッタの原
因を説明する。
ストローブ信号DQSとデータDQの出力はジッタを持つた
め、テスターで測定するとジッタを含んだものとして測
定される。そのため、真の実力値とはほど遠い値が測定
されることになる。出力にジッタが発生する理由はDDR
SDRAM内部に搭載されたDLL(ディレイロックドループ)に
よるものが大きい。以下にDLLの説明とDLLのジッタの原
因を説明する。
【０００７】DLLの基本的回路構成を示すブロック図が
図8に示される。図8を参照して、DLL1は位相検出器2、
チャージポンプ3、ループフィルタ4、電圧制御ディレイ
素子5および固定ディレイ素子6を含むフィードバックル
ープ回路であり、一種の自動制御回路である。DLL 1の
基本構成要素のうち、デジタル回路で構成されるのは位
相検出器のみであり、チャージポンプ3、ループフィル
タ4、電圧制御ディレイ素子5および固定ディレイ素子6
はアナログ回路で構成される。また、全てがデジタル回
路で構成されるDDLL(デジタルディレイロックドループ)
の仕様も提案されている。
図8に示される。図8を参照して、DLL1は位相検出器2、
チャージポンプ3、ループフィルタ4、電圧制御ディレイ
素子5および固定ディレイ素子6を含むフィードバックル
ープ回路であり、一種の自動制御回路である。DLL 1の
基本構成要素のうち、デジタル回路で構成されるのは位
相検出器のみであり、チャージポンプ3、ループフィル
タ4、電圧制御ディレイ素子5および固定ディレイ素子6
はアナログ回路で構成される。また、全てがデジタル回
路で構成されるDDLL(デジタルディレイロックドループ)
の仕様も提案されている。
【０００８】位相検出器2の一例が図9に示される。図9
を参照して、位相検出器2は2つのクロック信号ECLKとRC
LKの位相を比較して位相差に従い信号/UPと信号DOWNの
一方を活性化する。また、チャージポンプ3およびルー
プフィルタ4の一例が図10に示される。チャージポンプ3
は位相検出器2から出力された信号/UPおよび信号DOWNを
受け、この信号に応答してループフィルタ4へ電流を流
し込んだり、ループフィルタ4から電流を流し出したり
してクロック信号ECLKとRCLKの位相差に相当する電圧VC
OINを出力する。
を参照して、位相検出器2は2つのクロック信号ECLKとRC
LKの位相を比較して位相差に従い信号/UPと信号DOWNの
一方を活性化する。また、チャージポンプ3およびルー
プフィルタ4の一例が図10に示される。チャージポンプ3
は位相検出器2から出力された信号/UPおよび信号DOWNを
受け、この信号に応答してループフィルタ4へ電流を流
し込んだり、ループフィルタ4から電流を流し出したり
してクロック信号ECLKとRCLKの位相差に相当する電圧VC
OINを出力する。
【０００９】さらに、電圧制御ディレイ素子5の一例が
図11に示される。図11を参照して、電圧制御ディレイ素
子5はカレントミラー回路5a、複数段のインバータが縦
列接続されている遅延回路5bおよび遅延回路5bの出力を
受け内部クロックを出力するバッファ5cを含む。通常、
内部クロックを外部クロックに追随させるために、信号
/UPおよびDOWNを活性化しなくてはならない。テストを
するためにジッタの少ない外部クロックを入力しても信
号/UPおよびDOWNを交互に出力することになり、内部ク
ロックのジッタが生じる。そのため、データストローブ
信号DQSとデータDQ間のスキュー測定にDLLのジッタが含
まれることになるという問題があった。
図11に示される。図11を参照して、電圧制御ディレイ素
子5はカレントミラー回路5a、複数段のインバータが縦
列接続されている遅延回路5bおよび遅延回路5bの出力を
受け内部クロックを出力するバッファ5cを含む。通常、
内部クロックを外部クロックに追随させるために、信号
/UPおよびDOWNを活性化しなくてはならない。テストを
するためにジッタの少ない外部クロックを入力しても信
号/UPおよびDOWNを交互に出力することになり、内部ク
ロックのジッタが生じる。そのため、データストローブ
信号DQSとデータDQ間のスキュー測定にDLLのジッタが含
まれることになるという問題があった。
【００１０】この発明の目的は、データストローブ信号
DQSとデータDQの間のスキューを測定するテストモード
を備える半導体装置を提供することにある。また、用途
にあったDLLを搭載したデバイスを提供することにあ
る。
DQSとデータDQの間のスキューを測定するテストモード
を備える半導体装置を提供することにある。また、用途
にあったDLLを搭載したデバイスを提供することにあ
る。
【００１１】
【課題を解決するための手段】この発明に係る半導体装
置は、外部クロック信号と内部クロック信号の位相差に
したがって活性化される第１および第２の信号を発生
し、テストモード信号の活性化に応答して第１および第
２の信号の活性期間を小さくする位相検出器、および、
第１および第２の信号にしたがい変化する内部クロック
信号を発生する可変内部クロック発生回路を備えるもの
である。
置は、外部クロック信号と内部クロック信号の位相差に
したがって活性化される第１および第２の信号を発生
し、テストモード信号の活性化に応答して第１および第
２の信号の活性期間を小さくする位相検出器、および、
第１および第２の信号にしたがい変化する内部クロック
信号を発生する可変内部クロック発生回路を備えるもの
である。
【００１２】また、位相検出器をテストモード信号の活
性化に応答して第１および第２の信号の活性期間をゼロ
にするものとしたものである。
性化に応答して第１および第２の信号の活性期間をゼロ
にするものとしたものである。
【００１３】さらに、位相検出器がテストモード信号お
よび第１の信号の活性化に応答して第１および第２の信
号を非活性化する出力回路を含むものとしたものであ
る。
よび第１の信号の活性化に応答して第１および第２の信
号を非活性化する出力回路を含むものとしたものであ
る。
【００１４】また、位相検出器がテストモード信号に応
じたパルス幅を有するパルス信号を出力するパルス発生
回路と、パルス幅に従う期間、第１および第２の信号を
活性化する出力回路を含むものとしたものである。
じたパルス幅を有するパルス信号を出力するパルス発生
回路と、パルス幅に従う期間、第１および第２の信号を
活性化する出力回路を含むものとしたものである。
【００１５】また、この発明に係る半導体装置は、モー
ド指示値を記憶し、このモード指示値に基づいてモード
指示信号を出力するモードレジスタ、外部クロック信号
と内部クロック信号の位相差にしたがって、モード指示
信号に応答した期間、活性化する第１および第２の信号
を発生する位相検出器、および、第１および第２の信号
にしたがい変化する内部クロック信号を発生する可変内
部クロック発生回路を備えるものである。
ド指示値を記憶し、このモード指示値に基づいてモード
指示信号を出力するモードレジスタ、外部クロック信号
と内部クロック信号の位相差にしたがって、モード指示
信号に応答した期間、活性化する第１および第２の信号
を発生する位相検出器、および、第１および第２の信号
にしたがい変化する内部クロック信号を発生する可変内
部クロック発生回路を備えるものである。
【００１６】また、可変内部クロック発生回路が外部ク
ロック信号に第１および第２の信号に応じた遅延量を与
えて内部クロック信号を生成するディレイ素子を含むも
のとしたものである。
ロック信号に第１および第２の信号に応じた遅延量を与
えて内部クロック信号を生成するディレイ素子を含むも
のとしたものである。
【００１７】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態であるDLL(Delay Locked Loop)について、図
1から図3に基づき説明する。通常、テストをするときは
テスタから発生する外部クロック信号ext.CLKの周波数
をコントロール可能である。そして、ストローブ信号DQ
SとデータDQの間のスキューを測定するときは外部クロ
ック信号ext.CLKの周波数は変動させない。周波数が変
動しないので、DLLは内部クロック信号int.CLKの周波数
を外部クロック信号ext.CLKの周波数に追随させて一度
ロックすると、その後、電圧制御ディレイ素子の遅延量
を変化させる必要はない。通常の動作では周波数の変化
に追随するために常に信号/UPおよびDOWNの活性化を繰
り返しているが、テストの時はこの信号を停止すること
でジッタを減少させることができる。
実施の形態であるDLL(Delay Locked Loop)について、図
1から図3に基づき説明する。通常、テストをするときは
テスタから発生する外部クロック信号ext.CLKの周波数
をコントロール可能である。そして、ストローブ信号DQ
SとデータDQの間のスキューを測定するときは外部クロ
ック信号ext.CLKの周波数は変動させない。周波数が変
動しないので、DLLは内部クロック信号int.CLKの周波数
を外部クロック信号ext.CLKの周波数に追随させて一度
ロックすると、その後、電圧制御ディレイ素子の遅延量
を変化させる必要はない。通常の動作では周波数の変化
に追随するために常に信号/UPおよびDOWNの活性化を繰
り返しているが、テストの時はこの信号を停止すること
でジッタを減少させることができる。
【００１８】DLL 100のブロック図が図1に示される。DL
L 100は図8に示された従来のDLL 1に比べて、位相検出
器2が位相検出器101に置き換わっている点で異なる。ク
ロックピンに半導体装置の外部から与えられた外部クロ
ック信号は、クロックバッファを通ってクロック信号EC
LKとして位相検出器101に与えられる。また、内部クロ
ック信号は固定ディレイ素子6を介してクロック信号RCL
Kとして位相検出器101に与えられる。データ出力時は内
部クロック信号からストローブ信号DQSが生成される。
L 100は図8に示された従来のDLL 1に比べて、位相検出
器2が位相検出器101に置き換わっている点で異なる。ク
ロックピンに半導体装置の外部から与えられた外部クロ
ック信号は、クロックバッファを通ってクロック信号EC
LKとして位相検出器101に与えられる。また、内部クロ
ック信号は固定ディレイ素子6を介してクロック信号RCL
Kとして位相検出器101に与えられる。データ出力時は内
部クロック信号からストローブ信号DQSが生成される。
【００１９】位相検出器101はテストモード信号TMが非
活性を示すロウレベルのとき、クロック信号ECLKおよび
RCLKの位相差を検出する。位相検出器101は、クロック
信号RCLKの位相がクロック信号ECLKの位相よりも遅れて
いる場合はクロック信号RCLKの位相を進めるための信号
/UPを活性化を示すロウレベルにする。また、位相検出
器101は、クロック信号RCLKの位相がクロック信号ECLK
の位相よりも進んでいる場合はクロック信号RCLKの位相
を遅らせるための信号DOWNを活性化を示すハイレベルに
する。
活性を示すロウレベルのとき、クロック信号ECLKおよび
RCLKの位相差を検出する。位相検出器101は、クロック
信号RCLKの位相がクロック信号ECLKの位相よりも遅れて
いる場合はクロック信号RCLKの位相を進めるための信号
/UPを活性化を示すロウレベルにする。また、位相検出
器101は、クロック信号RCLKの位相がクロック信号ECLK
の位相よりも進んでいる場合はクロック信号RCLKの位相
を遅らせるための信号DOWNを活性化を示すハイレベルに
する。
【００２０】また、位相検出器101はテストモード信号T
Mが活性化を示すハイレベルのとき、クロック信号ECLK
およびRCLKによらず信号/UPおよびDOWNをそれぞれ非活
性化を示すハイレベルおよびロウレベルにする。つま
り、この位相検出器101は外部クロック信号と内部クロ
ック信号の位相差に従って活性化される/UPおよびDOWN
を発生し、テストモード信号TMの活性化に応答して信号
/UPおよびDOWNの活性化期間をゼロにしている。
Mが活性化を示すハイレベルのとき、クロック信号ECLK
およびRCLKによらず信号/UPおよびDOWNをそれぞれ非活
性化を示すハイレベルおよびロウレベルにする。つま
り、この位相検出器101は外部クロック信号と内部クロ
ック信号の位相差に従って活性化される/UPおよびDOWN
を発生し、テストモード信号TMの活性化に応答して信号
/UPおよびDOWNの活性化期間をゼロにしている。
【００２１】電圧制御ディレイ素子5は、クロックバッ
ファを通って供給される外部クロック信号をクロック信
号ECLKとして受け、外部クロック信号に信号/UPおよびD
OWNに応じた遅延量を与えて内部クロック信号を生成す
る。また、テストモード信号TMは半導体装置の外部から
テストコマンドを受けて活性化される。
ファを通って供給される外部クロック信号をクロック信
号ECLKとして受け、外部クロック信号に信号/UPおよびD
OWNに応じた遅延量を与えて内部クロック信号を生成す
る。また、テストモード信号TMは半導体装置の外部から
テストコマンドを受けて活性化される。
【００２２】図2に位相検出器101の回路図が示される。
図2を参照して、位相検出器101はテストモード信号TMが
活性化され、かつ信号/UPが活性化されるとロウレベル
となる信号を出力するロック検出回路101aを含む。ロッ
ク検出回路101aはテストモード信号TMがロウレベルのと
き、出力信号をハイレベルとする。位相検出器101はさ
らに、信号/UPおよびDOWNを出力する出力回路101bを含
む。出力回路101bはロック検出回路101aの出力信号がロ
ウレベルになると信号/UPおよびDOWNを非活性化する。
つまり、出力回路101bはテストモード信号TMおよび信号
/UPの活性化に応答して信号/UPおよびDOWNを非活性化す
る。
図2を参照して、位相検出器101はテストモード信号TMが
活性化され、かつ信号/UPが活性化されるとロウレベル
となる信号を出力するロック検出回路101aを含む。ロッ
ク検出回路101aはテストモード信号TMがロウレベルのと
き、出力信号をハイレベルとする。位相検出器101はさ
らに、信号/UPおよびDOWNを出力する出力回路101bを含
む。出力回路101bはロック検出回路101aの出力信号がロ
ウレベルになると信号/UPおよびDOWNを非活性化する。
つまり、出力回路101bはテストモード信号TMおよび信号
/UPの活性化に応答して信号/UPおよびDOWNを非活性化す
る。
【００２３】次に図3に示されたタイミングチャートを
もとに動作について説明する。まず、テスト開始前にリ
セット信号/Resetが活性化を示すロウレベルとする。こ
れに応じてループフィルタ4は電圧VCOINを電源電圧に充
電する。すると、電圧制御ディレイ素子の遅延値は最小
となる。従って、リセット時は最も内部クロック信号お
よびクロック信号RCLKの位相が進んでいる状態であるの
で、図3に示されるようにリセット後は続けて周期的に
信号DOWNのみが活性化される。信号DOWNが出力されるた
びにループフィルタ4からの電圧VCOINは低下し、内部ク
ロック信号およびクロック信号RCLKの位相は次第に遅く
なる。
もとに動作について説明する。まず、テスト開始前にリ
セット信号/Resetが活性化を示すロウレベルとする。こ
れに応じてループフィルタ4は電圧VCOINを電源電圧に充
電する。すると、電圧制御ディレイ素子の遅延値は最小
となる。従って、リセット時は最も内部クロック信号お
よびクロック信号RCLKの位相が進んでいる状態であるの
で、図3に示されるようにリセット後は続けて周期的に
信号DOWNのみが活性化される。信号DOWNが出力されるた
びにループフィルタ4からの電圧VCOINは低下し、内部ク
ロック信号およびクロック信号RCLKの位相は次第に遅く
なる。
【００２４】そして、クロック信号ECLKおよびRCLKの位
相が合ったときにはじめて信号/UPが活性化される。こ
れにより、位相検出器101におけるロック検出回路101a
はクロック信号ECLKおよびRCLKの位相が合ったロック状
態であることを検出する。テスト時は半導体装置の外部
から与えられたテストコマンドに応答してテストモード
信号TMがハイレベルとなっており、リセットが終了して
リセット信号/Resetがハイレベルとなっているので、ロ
ック検出回路101aはロック状態を検出するとその出力信
号をロウレベルとする。
相が合ったときにはじめて信号/UPが活性化される。こ
れにより、位相検出器101におけるロック検出回路101a
はクロック信号ECLKおよびRCLKの位相が合ったロック状
態であることを検出する。テスト時は半導体装置の外部
から与えられたテストコマンドに応答してテストモード
信号TMがハイレベルとなっており、リセットが終了して
リセット信号/Resetがハイレベルとなっているので、ロ
ック検出回路101aはロック状態を検出するとその出力信
号をロウレベルとする。
【００２５】すると、位相検出器101における出力回路1
01bは信号/UPおよびDOWNをそれぞれハイレベルおよびロ
ウレベルに非活性化する。これに応じて、チャージポン
プ3による充放電が停止し、電圧制御ディレイ素子5によ
る遅延量の変化が停止する。つまり、内部クロック信号
のジッタがなくなる。
01bは信号/UPおよびDOWNをそれぞれハイレベルおよびロ
ウレベルに非活性化する。これに応じて、チャージポン
プ3による充放電が停止し、電圧制御ディレイ素子5によ
る遅延量の変化が停止する。つまり、内部クロック信号
のジッタがなくなる。
【００２６】以上のように、ストローブ信号DQSとデー
タDQ間のスキューを測定するときは、まずテストモード
にエントリし、DLLがロックした後はDLLの位相検知を停
止させる。位相検知を停止することで電圧制御ディレイ
素子5の遅延量を固定してジッタを減少させ、ストロー
ブ信号DQSとデータDQ間のスキューの真の値に近い測定
が可能となる。なお、上記説明ではロック後に位相検知
を停止することを説明したが、リセット後に停止させて
も同様の効果が得られる。
タDQ間のスキューを測定するときは、まずテストモード
にエントリし、DLLがロックした後はDLLの位相検知を停
止させる。位相検知を停止することで電圧制御ディレイ
素子5の遅延量を固定してジッタを減少させ、ストロー
ブ信号DQSとデータDQ間のスキューの真の値に近い測定
が可能となる。なお、上記説明ではロック後に位相検知
を停止することを説明したが、リセット後に停止させて
も同様の効果が得られる。
【００２７】実施の形態２．以下、この発明の他の実施
の形態であるDLLについて、図4および5に基づき説明す
る。実施の形態１では位相検知を停止することでテスト
時にはジッタを減少させた。同様の効果がテスト時に位
相変化による反応を鈍くすることでも得られる。この実
施の形態２のDLLが実施の形態１のDLLと異なっているの
は、位相検出器101におけるロック検出回路101aが遅延
回路DLに置き換えられている点である。そして、遅延回
路DL、NAND回路ND1およびインバータIV3とでパルス発生
回路101cを構成している。その他の回路については実施
の形態１と同じなので説明を省略する。
の形態であるDLLについて、図4および5に基づき説明す
る。実施の形態１では位相検知を停止することでテスト
時にはジッタを減少させた。同様の効果がテスト時に位
相変化による反応を鈍くすることでも得られる。この実
施の形態２のDLLが実施の形態１のDLLと異なっているの
は、位相検出器101におけるロック検出回路101aが遅延
回路DLに置き換えられている点である。そして、遅延回
路DL、NAND回路ND1およびインバータIV3とでパルス発生
回路101cを構成している。その他の回路については実施
の形態１と同じなので説明を省略する。
【００２８】図4に位相検出器101の回路図が示される。
図4を参照して、遅延回路DLは、並列に接続された遅延
時間の異なる2つの遅延回路DL1およびDL2を含む。遅延
回路DL1は遅延回路DL2よりも大きな遅延時間を有する。
遅延回路DL1はクロックドインバータIV1を含む。クロッ
クドインバータIV1はテストモード信号/TMがハイレベル
のとき入力信号を反転して出力し、テストモード信号/T
Mがロウレベルのとき出力信号をハイインピーダンス状
態とする。テストモード信号/TMはテストモード信号TM
の反転信号である。
図4を参照して、遅延回路DLは、並列に接続された遅延
時間の異なる2つの遅延回路DL1およびDL2を含む。遅延
回路DL1は遅延回路DL2よりも大きな遅延時間を有する。
遅延回路DL1はクロックドインバータIV1を含む。クロッ
クドインバータIV1はテストモード信号/TMがハイレベル
のとき入力信号を反転して出力し、テストモード信号/T
Mがロウレベルのとき出力信号をハイインピーダンス状
態とする。テストモード信号/TMはテストモード信号TM
の反転信号である。
【００２９】遅延回路DL2はクロックドインバータIV2を
含む。クロックドインバータIV2はテストモード信号TM
がハイレベルのとき入力信号を反転して出力し、テスト
モード信号TMがロウレベルのとき出力信号をハイインピ
ーダンス状態とする。従って、パルス発生回路101cはテ
ストモードTMおよび/TMがそれぞれハイレベルおよびロ
ウレベルのときは遅延回路DL2の遅延時間に相当する期
間ハイレベルとなるパルスを出力する。
含む。クロックドインバータIV2はテストモード信号TM
がハイレベルのとき入力信号を反転して出力し、テスト
モード信号TMがロウレベルのとき出力信号をハイインピ
ーダンス状態とする。従って、パルス発生回路101cはテ
ストモードTMおよび/TMがそれぞれハイレベルおよびロ
ウレベルのときは遅延回路DL2の遅延時間に相当する期
間ハイレベルとなるパルスを出力する。
【００３０】また、パルス発生回路101cはテストモード
TMおよび/TMがそれぞれロウレベルおよびハイレベルの
ときは遅延回路DL1の遅延時間に相当する期間ハイレベ
ルとなるパルスを出力する。つまり、パルス発生回路10
1cはテストモード信号TMおよび/TMに応じたパルス幅を
有するパルス信号を出力する。このパルス信号のパルス
幅はテスト時に小さくなる。
TMおよび/TMがそれぞれロウレベルおよびハイレベルの
ときは遅延回路DL1の遅延時間に相当する期間ハイレベ
ルとなるパルスを出力する。つまり、パルス発生回路10
1cはテストモード信号TMおよび/TMに応じたパルス幅を
有するパルス信号を出力する。このパルス信号のパルス
幅はテスト時に小さくなる。
【００３１】その結果、出力回路101bはパルス発生回路
101cからのパルス信号のパルス幅に従う期間、信号/UP
およびDOWNを活性化する。従って、図5のタイミングチ
ャートに示されるように、信号/UPおよびDOWNの活性化
期間はテスト時に小さくなる。これにより、チャージポ
ンプ3の1回あたりの充電または放電の電荷量が小さくな
るので、ループフィルタ4から出力される電圧VCOINの変
化量も小さくなる。その結果、内部クロック信号の位相
の変化量がテスト時は小さくなるので、ジッタが減少す
る。以上のように、ストローブ信号DQSとデータDQ間の
スキューの真の値に近い測定が可能となる。
101cからのパルス信号のパルス幅に従う期間、信号/UP
およびDOWNを活性化する。従って、図5のタイミングチ
ャートに示されるように、信号/UPおよびDOWNの活性化
期間はテスト時に小さくなる。これにより、チャージポ
ンプ3の1回あたりの充電または放電の電荷量が小さくな
るので、ループフィルタ4から出力される電圧VCOINの変
化量も小さくなる。その結果、内部クロック信号の位相
の変化量がテスト時は小さくなるので、ジッタが減少す
る。以上のように、ストローブ信号DQSとデータDQ間の
スキューの真の値に近い測定が可能となる。
【００３２】実施の形態３．以下、この発明の他の実施
の形態であるDLLについて、図6に基づき説明する。実施
の形態２ではテストモード信号TMおよび/TMに応じてテ
スト時に位相変化による反応を鈍くしていた。この実施
の形態３のDLLは、テストモード信号の代わりにモード
レジスタに記憶された値に応じて位相変化による反応を
変えることができる。
の形態であるDLLについて、図6に基づき説明する。実施
の形態２ではテストモード信号TMおよび/TMに応じてテ
スト時に位相変化による反応を鈍くしていた。この実施
の形態３のDLLは、テストモード信号の代わりにモード
レジスタに記憶された値に応じて位相変化による反応を
変えることができる。
【００３３】図6を参照して、この実施の形態３のDLL 1
00は、実施の形態２のDLLに比べて位相検出器101がテス
トモード信号TMおよび/TMの代わりにモード指示信号MOD
Eおよび/MODEを受けている点で異なる。モードレジスタ
200は半導体装置の外部から与えられたモードレジスタ
セットコマンドに応答して活性化されるモードレジスタ
セット信号MRSを受ける。モードレジスタ200はモードレ
ジスタセット信号MRSが活性化されると外部アドレスを
取りこんでモード指示値として記憶し、このモード指示
値に基づいてモード指示信号MODEおよび/MODEを出力す
る。モード指示信号/MODEはモード指示信号MODEの反転
信号である。また、図6では外部アドレスの複数ビット
を総称して1つにまとめて図示してある。
00は、実施の形態２のDLLに比べて位相検出器101がテス
トモード信号TMおよび/TMの代わりにモード指示信号MOD
Eおよび/MODEを受けている点で異なる。モードレジスタ
200は半導体装置の外部から与えられたモードレジスタ
セットコマンドに応答して活性化されるモードレジスタ
セット信号MRSを受ける。モードレジスタ200はモードレ
ジスタセット信号MRSが活性化されると外部アドレスを
取りこんでモード指示値として記憶し、このモード指示
値に基づいてモード指示信号MODEおよび/MODEを出力す
る。モード指示信号/MODEはモード指示信号MODEの反転
信号である。また、図6では外部アドレスの複数ビット
を総称して1つにまとめて図示してある。
【００３４】モード指示信号MODEがハイレベルのときは
位相変化量が小さくなり、モード指示信号MODEがロウレ
ベルのときは位相変化量が大きくなる。つまり、モード
指示信号MODEがハイレベルのときはロックするまでの時
間(ロックイン時間)が長くなるが、内部クロック信号の
ジッタが小さくなる。他方、モード指示信号MODEがロウ
レベルのときはロックイン時間は短くなるが、内部クロ
ック信号のジッタが大きくなる。ロックイン時間とジッ
タの大小を切り替え可能にすることで、ユーザーが用途
の違いによって(半導体装置を使用するアプリケーショ
ンによって)最適な選択をできる半導体装置を提供する
ことができる。
位相変化量が小さくなり、モード指示信号MODEがロウレ
ベルのときは位相変化量が大きくなる。つまり、モード
指示信号MODEがハイレベルのときはロックするまでの時
間(ロックイン時間)が長くなるが、内部クロック信号の
ジッタが小さくなる。他方、モード指示信号MODEがロウ
レベルのときはロックイン時間は短くなるが、内部クロ
ック信号のジッタが大きくなる。ロックイン時間とジッ
タの大小を切り替え可能にすることで、ユーザーが用途
の違いによって(半導体装置を使用するアプリケーショ
ンによって)最適な選択をできる半導体装置を提供する
ことができる。
【００３５】
【発明の効果】以上のようにこの発明によれば、内部ク
ロック信号のジッタを小さくするモードを有する半導体
装置を得ることができるという効果がある。
ロック信号のジッタを小さくするモードを有する半導体
装置を得ることができるという効果がある。
【図１】 この発明の実施の形態１のDLLを示すブロッ
ク図である。
ク図である。
【図２】 この発明の実施の形態１の位相検出器を示す
回路図である。
回路図である。
【図３】 この発明の実施の形態１のDLLの動作を示す
タイミング図である。
タイミング図である。
【図４】 この発明の実施の形態２のDLLの位相検出器
を示す回路図である。
を示す回路図である。
【図５】 この発明の実施の形態２のDLLの動作を示す
タイミング図である。
タイミング図である。
【図６】 この発明の実施の形態３のDLLを示すブロッ
ク図である。
ク図である。
【図７】 従来のDDR SDRAMの動作を示すタイミング図
である。
である。
【図８】 従来のDLLを示すブロック図である。
【図９】 従来のDLLの位相検出器の回路図である。
【図１０】 従来のDLLのチャージポンプおよびループ
フィルタの回路図である。
フィルタの回路図である。
【図１１】 従来のDLLの電圧制御ディレイ素子の回路
図である。
図である。
101 位相検出器、 102 可変内部クロック発生回路、
101b 出力回路 101c パルス発生回路、 200 モードレジスタ、 5 電
圧制御ディレイ素子。
101b 出力回路 101c パルス発生回路、 200 モードレジスタ、 5 電
圧制御ディレイ素子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｌ 7/081 Ｇ１１Ｃ 11/34 ３６２Ｓ Ｈ０３Ｌ 7/08 Ｄ Ｊ Ｆターム(参考） 2G132 AA03 AA08 AB10 AD04 AG08 AK17 AK21 AL11 5J106 AA04 CC24 CC41 CC58 CC59 DD32 GG04 HH08 HH10 JJ02 KK25 KK32 5L106 AA01 DD11 GG07 5M024 AA49 BB27 BB40 DD83 DD90 GG01 JJ03 JJ38 MM02 MM04 PP01 PP02 PP03 PP07
Claims (6)
- 【請求項１】 外部クロック信号と内部クロック信号の
位相差にしたがって活性化される第１および第２の信号
を発生し、テストモード信号の活性化に応答して前記第
１および第２の信号の活性期間を小さくする位相検出
器、および前記第１および第２の信号にしたがい変化す
る内部クロック信号を発生する可変内部クロック発生回
路を備える半導体装置。 - 【請求項２】 前記位相検出器は、前記テストモード信
号の活性化に応答して前記第１および第２の信号の活性
期間をゼロにする請求項１記載の半導体装置。 - 【請求項３】 前記位相検出器は、前記テストモード信
号および前記第１の信号の活性化に応答して前記第１お
よび第２の信号を非活性化する出力回路を含む請求項２
記載の半導体装置。 - 【請求項４】 前記位相検出器は、前記テストモード信
号に応じたパルス幅を有するパルス信号を出力するパル
ス発生回路と、前記パルス幅に従う期間、前記第１およ
び第２の信号を活性化する出力回路を含む請求項１記載
の半導体装置。 - 【請求項５】 モード指示値を記憶し、このモード指示
値に基づいてモード指示信号を出力するモードレジス
タ、外部クロック信号と内部クロック信号の位相差にし
たがって、前記モード指示信号に応答した期間、活性化
する第１および第２の信号を発生する位相検出器、およ
び前記第１および第２の信号にしたがい変化する内部ク
ロック信号を発生する可変内部クロック発生回路を備え
る半導体装置。 - 【請求項６】 前記可変内部クロック発生回路は、外部
クロック信号に前記第１および第２の信号に応じた遅延
量を与えて前記内部クロック信号を生成するディレイ素
子を含む請求項５記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001098791A JP2002296326A (ja) | 2001-03-30 | 2001-03-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001098791A JP2002296326A (ja) | 2001-03-30 | 2001-03-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002296326A true JP2002296326A (ja) | 2002-10-09 |
Family
ID=18952408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001098791A Withdrawn JP2002296326A (ja) | 2001-03-30 | 2001-03-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002296326A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010273313A (ja) * | 2009-05-21 | 2010-12-02 | Hynix Semiconductor Inc | 遅延固定ループ回路およびこれを利用した半導体メモリ装置 |
| US8604835B2 (en) | 2009-08-28 | 2013-12-10 | Elpida Memory, Inc. | Semiconductor apparatus |
-
2001
- 2001-03-30 JP JP2001098791A patent/JP2002296326A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010273313A (ja) * | 2009-05-21 | 2010-12-02 | Hynix Semiconductor Inc | 遅延固定ループ回路およびこれを利用した半導体メモリ装置 |
| US8604835B2 (en) | 2009-08-28 | 2013-12-10 | Elpida Memory, Inc. | Semiconductor apparatus |
| US8896348B2 (en) | 2009-08-28 | 2014-11-25 | Ps4 Luxco S.A.R.L. | Semiconductor apparatus |
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|
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