JPH1115555A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 比較的簡単な回路規模で動作周波数範囲が広
くでき、しかも安定的に動作する同期化回路及びロック
インサイクルを短くでき、しかも安定的に動作する同期
化回路を備えた半導体集積回路装置を提供する。 【解決手段】 第１の端子から供給されるクロック信号
を受けてそれを２進の重みを持った制御信号に対応して
信号遅延を行わせる可変遅延回路を用い、位相比較器に
より上記第１の端子から供給されるクロック信号と上記
可変遅延回路を通した上記クロック信号の遅延信号との
位相比較し、その出力信号を遅延制御回路に供給し、そ
の動作開始時において上記遅延制御信号の最上位ビット
から順にセットして上記位相比較器の出力により上記第
１の端子から供給されるクロック信号に対して遅延信号
が遅れているならそのビットをリセットし、進んでいる
ならそのビットをセットして可変遅延回路に供給する遅
延制御信号を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、主としてシンクロナスＤＲＡＭ（ダイナミ
ック型ランダム・アクセス・メモリ）のように外部クロ
ック信号に同期した内部クロック信号を発生させる同期
化回路技術に利用して有効な技術に関するものである。

【０００２】

【従来の技術】外部端子から供給されたクロック信号に
同期した内部クロック信号を形成する同期化回路とし
て、アイ・エス・エス・シー・シー ダイジェスト オ
ブ テクニカル ペーパーズ（ISSCC DIGIST OF TECHNI
CAL PAPERS）誌１９９６年２月１０日、第72頁〜第73頁
及びアイ・イー・イー・イー ジャーナル オブ ソリ
ッド−ステート サーキッツ(IEEE JOURNAL OF SOLID-S
TATE CIRCUITS)誌Vo２９、No.1、１９９４年１月、第67
頁〜第70頁にそれぞれ記載のＤＬＬ回路があり、シンク
ロナス・ミラー・ディレイ（ＳＭＤ）回路については、
アイ・エス・エス・シー・シー ダイジェスト オブ
テクニカル ペーパーズ（ISSCC DIGIST OFTECHNICAL P
APERS）誌１９９６年２月１０日、第 374頁〜第 375頁
がある。

【０００３】

【発明が解決しようとする課題】第１番目の文献に記載
のＤＬＬ回路では、位相比較回路、ナンド（ＮＡＮＤ）
回路等を縦列接続したディレイゲート回路及びシフトレ
ジスタ回路で構成され、ｎ番目の外部クロック信号から
ディレイゲート回路を介して遅延させられて作られた内
部クロック信号とｎ＋１番目の外部クロック信号とを位
相比較器で比較し、その遅延時間をシフトレジスタ回路
で制御するものである。第２番目に記載のＤＬＬ回路で
は、遅延時間の制御をアップ／ダウン回路で行い、その
ディレイ回路には上記第１文献と同様な縦列接続された
ゲート回路を用いている。

【０００４】このため、外部クロック信号に同期化した
内部クロック信号を得るまでのクロックインサイクルを
小さくするためには、ディレイゲート回路の連続した段
数を少なくする必要があるが、ディレイゲート回路の段
数を少なくすると遅延時間刻みを一定にした条件下では
クロック可能周波数幅の狭小、ロック可能周波数幅を一
定にした条件下では遅延時間刻みの増大（内部クロック
の位相精度の悪化）を招くという問題が生じる。そし
て、ＳＭＤ回路においても、上記ディレイゲート回路を
利用するものであるために、回路規模が増大するととも
にノイズ等にも応答してしまうので動作の安定性に欠け
るという問題が生じる。

【０００５】この発明の目的は、比較的簡単な回路規模
で動作周波数範囲が広くでき、しかも安定的に動作する
同期化回路を備えた半導体集積回路装置を提供すること
にある。この発明の他の目的は、ロックインサイクルを
短くでき、しかも安定的に動作する同期化回路を備えた
半導体集積回路装置を提供することにある。この発明の
他の目的は、上記外部クロック信号に対して同期化さ
れ、かつ２倍の周波数にされた内部クロック信号を形成
することが可能な同期化回路を備えた半導体集積回路装
置を提供することにある。この発明の前記ならびにその
ほかの目的と新規な特徴は、本明細書の記述および添付
図面から明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、第１の端子から供給される
クロック信号を受けてそれれを２進の重みを持った制御
信号に対応して信号遅延を行わせる可変遅延回路を用
い、位相比較器により上記第１の端子から供給されるク
ロック信号と上記可変遅延回路を通した上記クロック信
号の遅延信号との位相比較し、その出力信号を遅延制御
回路に供給し、その動作開始時において上記遅延制御信
号の最上位ビットから順にセットして上記位相比較器の
出力により上記第１の端子から供給されるクロック信号
に対して遅延信号が遅れているならそのビットをリセッ
トし、進んでいるならそのビットをセットして可変遅延
回路に供給する遅延制御信号を形成する。

【０００７】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。すなわち、第１の端子から供給されるクロック信号
を受けてそれれを２進の重みを持った制御信号に対応し
て信号遅延を行わせる可変遅延回路を用い、位相比較器
により上記第１の端子から供給されるクロック信号と上
記可変遅延回路を通した上記クロック信号の遅延信号と
を位相比較し、その比較出力によりカウンタ回路を制御
して、上記第１の端子から供給されるクロック信号に対
して遅延信号が遅れているなら遅延量を少なくするよう
に−１のダウン計数動作を行い、進んでいるなら遅延量
を増加させるように＋１のアップ計数動作を行うように
する。

【０００８】

【発明の実施の形態】図１には、この発明に係る同期化
回路の一実施例のブロック図が示されている。この実施
例の同期化回路は、後述するシンクロナスＤＲＡＭのよ
うに外部端子から供給される外部クロック信号に同期し
た内部クロック信号を形成する半導体集積回路装置に搭
載され、公知の半導体集積回路技術により単結晶シリコ
ンのような１個の半導体基板上において形成される。

【０００９】外部端子から供給されるクロック信号ＥＣ
ＬＫは、特に制限されないが、分周回路ＤＶ１により１
／２に分周されて、第１の端子に伝えられる。この第１
の端子のクロック信号ＥＣＬＫＴ−２Ｒは、位相比較器
ＰＤの一方の入力と、可変遅延回路ＶＤＬ１の入力に伝
えられるとともに、分周回路ＤＶ５とＤＶ６を通して更
に１／２ずつ分周され、外部クロック信号ＥＣＬＫに対
して１／８分周されたクロック信号ＥＣＬＫＴ−８Ｒと
され、遅延制御回路ＶＤＬＣに伝えられる。上記可変遅
延回路ＶＤＬのき出力信号ＩＣＬＫＴ−２Ｒは、一定遅
延回路ＤＬ１を通して上記位相比較器ＰＤの他方の入力
に供給される。

【００１０】可変遅延回路ＶＤＬ１は、２進の重みを持
った制御信号ＤＣＢｉに対応して遅延量が設定されるも
のであり、かかる制御信号ＤＣＢｉは、上記遅延制御回
路ＶＤＬＣにより発生させられる。上記のように外部端
子から供給される外部クロックＥＣＬＫを分周回路ＤＶ
１により１／２分周されたクロック信号ＥＣＬＫＴ−２
Ｒと、上記可変遅延回路ＶＤＬ１により遅延された遅延
信号ＩＣＬＫＴ−２Ｒとを位相比較器ＰＤにより比較す
る。この構成では、外部クロック信号ＥＣＬＫの１サイ
クル期間に、それを分周された上記クロック信号ＥＣＬ
ＫＴ−２Ｒ及び遅延信号ＩＣＬＫＴ−２Ｒは変化しない
ために、クロックパルスのパルス幅デューティの変動に
よる遅延時間の変化が少なくできる。

【００１１】つまり、遅延回路は積分回路により信号遅
延を行わせるものであるので、パルス幅の狭いパルス信
号を遅延させる場合と、パルス幅の広いパルス信号を遅
延させる場合とでは、同じ遅延回路を用いても前者の遅
延時間が短くなってしまうものとなる。この実施例のよ
うに入力パルス（ＥＣＬＫ）を１／２分周したパルスＥ
ＣＬＫＴ−２Ｒを用いた場合には、そのパルス幅は、入
力パルス（ＥＣＬＫ）のパルス幅デューティが変化して
もその周期が一定なら１周期に対応してハイレベルとロ
ウレベルに変化してパルスデューティが５０％となる。
このため、上記可変遅延回路ＶＤＬ１においては、入力
パルスＥＣＬＫのパルス幅の変動には影響されないで、
上記分周回路ＤＶ１により形成されたパルスデューティ
が５０％と安定したパルスＥＬＣＫＴ−２Ｒを遅延させ
るものであるので安定した遅延動作を行うようにするこ
とができる。

【００１２】この実施例では、上記のように１／２分周
したクロック信号ＥＣＬＫＴ−２Ｒを用いて同期化を行
うものであり、必要な内部クロック信号ＩＣＬＫは、上
記１／２分周したクロック信号ではなく、外部端子から
供給されたクロック信号ＥＣＬＫと同じ周波数である。
このため、上記分周回路ＤＶ１と同様な分周回路ＤＶ２
〜ＤＶ４と、及び上記可変遅延回路ＶＤＬ１と同様な可
変分周回路ＶＤＬ２〜ＶＤＬ４が設けられる。

【００１３】上記分周回路ＤＶ１は、外部クロック信号
ＥＣＬＫの立ち上がりエッジに対応して変化するクロッ
ク信号ＥＣＬＫＴ−２Ｒを形成するものである。分周回
路ＤＶ２は、上記分周回路ＤＶ１とは逆相にされた分周
クロック信号ＥＣＬＫＢ−２Ｒを形成するものである。
分周回路ＤＶ３は、外部クロック信号ＥＣＬＫの立ち下
がりエッジに対応して変化するクロック信号ＥＣＬＫＴ
−２Ｆを形成するものであ。分周回路ＤＶ４は、上記分
周回路ＤＶ３とは逆相にされた分周クロック信号ＥＣＬ
ＫＢ−２Ｆを形成するものである。

【００１４】上記分周回路ＤＶ２、ＤＶ３とＤＶ４で形
成されたクロック信号ＥＣＬＫＢ−２Ｒ、ＥＣＬＫＴ−
２ＦとＥＣＬＫＢ−２Ｆは、それぞれ可変遅延回路ＶＤ
Ｌ２、ＶＤＬ３とＶＤＬ４により遅延される。これらの
可変遅延回路ＶＤＬ２、ＶＤＬ３とＶＤＬ４は、上記可
変遅延回路ＶＤＬ１と同じ遅延制御信号ＤＣＢｉが供給
されており、次に説明するような遅延制御動作により、
上記遅延クロック信号ＩＣＬＫＴ−２Ｒと同じ遅延量を
持って各クロック信号ＩＣＬＫＢ−２Ｒ及びＩＣＬＫＴ
−２Ｆ，ＩＣＬＫＴＢ−２Ｆが形成される。

【００１５】クロック発生回路ＣＬＫＧは、上記のよう
な４つのクロック信号ＩＣＬＫＴ−２Ｒ，ＩＣＬＫＢ−
２Ｒ及びＩＣＬＫＴ−２Ｆ，ＩＣＬＫＴＢ−２Ｆを組み
合わせて外部端子から供給されるクロック信号ＥＣＬＫ
に同期し、かつそれと同じ周波数にされた内部クロック
信号ＩＣＬＫを形成する。

【００１６】上記分周回路ＤＶ５とＤＶ６は、外部クロ
ック信号ＥＣＬＫに対して８分周された出力信号ＥＣＬ
ＫＴ−８Ｒを形成し、遅延制御回路ＶＤＬＣのシーケン
ス制御に用いられる。つまり、遅延制御回路は、前記の
クロックインサイクルを短くするために、逐次比較方式
により遅延制御信号ＤＣＢｉを発生させる。この制御の
ために、遅延制御回路ＶＤＬＣでは、可変遅延回路ＶＤ
Ｌ１の遅延量を切り換えるためのリセット動作とセット
動作及びセットされた遅延量による位相比較判定と、そ
の判定結果を記憶させるという一連の動作を行う必要が
ある。このような一連の動作により、２進の重みを持っ
た遅延制御信号ＤＣＢｉを１ビットずつ決めるようにす
るものである。

【００１７】例えば、遅延制御信号ＤＣＢｉが１０ビッ
トからなるとき、それににより指定可能な遅延時間は１
０２４通りとなる。この場合、最上位ビットである１０
ビット目から順に遅延時間を設定し、それにより遅延量
が大きいならばそのビットを無効（リセット）し、遅延
量が少ないならばそのビットを有効（セット）するとい
う手順を１０回繰り返すことにより、上記１０２４通り
の遅延時間の中の最適遅延時間を求めることができる。
上記のように８分周した信号ＥＣＬＫＴ−８Ｒで、上記
のように１ビットを決めるとすると、外部クロック信号
ＥＬＣＫでみると８×１０＝８０サイクルで外部クロッ
ク信号ＥＣＬＫと内部クロック信号ＩＣＬＫとを同期化
させることができる。

【００１８】つまり、遅延制御回路ＶＤＬＣにより可変
遅延回路ＶＤＬ１の遅延量を決めて１サイクル前に対応
する遅延信号ＩＣＬＫＴ−２Ｒと、入力されたクロック
信号ＥＣＬＫＴ−２Ｒとの位相比較器ＰＤで比較し、そ
の比較結果ＰＨＡＳＥにより遅延量が不足ならばそのビ
ットを有効とし、遅延量が多いときにはそのビットを無
効にするようにして、上記最上位ビットから最下位ビッ
トまで順次に決めるようにするものである。

【００１９】しかしながら、上記一連の位相比較結果に
より外部クロック信号ＥＣＬＫと内部クロック信号ＩＣ
ＬＫとは同期化するが、その後に外部クロック信号ＥＣ
ＬＫの位相が変化するとそれに追従できなくなる。この
実施例では、特に制限されないが、遅延制御回路ＶＤＬ
Ｃには、アップダウンカンウタ回路が設けられる。この
アップダウンカウンタ回路は、上記位相比較器ＰＤの出
力によりアップ／ダウンの計数動作を行い、遅延制御信
号ＤＣＢｉの補正を行う。このため、上記逐次比較結果
による遅延制御信号ＤＣＢｉは、上記カウンタ回路に初
期値として取り込まれ、その後はこのカウンタ回路の出
力信号が上記遅延制御信号ＤＣＢｉとして上記可変遅延
回路ＶＤＬ１〜ＶＤＬ４に供給される。

【００２０】遅延制御回路ＶＤＬＣは、上記逐次比較モ
ードとカウンタモードに対応してリセット信号ＤＲＥＳ
ＥＴ１とＤＲＥＳＥＴ２を発生させる。上記の逐次比較
モードでは、可変遅延信号ＢＣＤｉを形成するものであ
るので、上記可変遅延回路ＶＤＬ１のみを制御すればよ
いので、そのためのリセット信号ＤＲＥＳＥＴ１が発生
され、上記カウンタモードでは実際に内部クロック信号
ＩＣＬＫを発生させる動作であるので、リセット信号Ｄ
ＲＥＳＥＴ２を発生させて上記可変遅延回路ＶＤＬ２〜
ＶＤＬ４をリセットした後に上記逐次比較モードで形成
された可変遅延信号ＢＣＤｉが与えられる。

【００２１】一定量遅延回路ＤＬ１は、クロック発生回
路ＣＬＫＧでの信号遅延や、上記分周回路ＤＶ１での信
号遅延を補償するためのものである。つまり、上記のよ
うに分周回路ＤＶ１を通したクロック信号ＥＣＬＫＴ−
２Ｒを用い、それに同期化させても、それは上記分周回
路ＤＶ１での信号伝播遅延時間だけ遅れたものに同期化
させたものであり、上記信号伝播遅延時間だけ位相が遅
れてしまう。同様に、上記同期化信号からクロック発生
回路ＣＬＫＧにより内部クロック信号ＩＣＬＫを生成す
るものであるので、その信号伝播遅延時間だけ同様に内
部クロック信号ＩＣＬＫは遅れた信号となる。

【００２２】そこで、上記遅延信号ＩＣＬＫＴ−２Ｒを
一定遅延回路ＤＬ１により遅延させたクロック信号ＩＣ
ＬＫＤ−２Ｒと上記ＥＣＬＫＴ−２Ｒを同期化させたと
きには、可変遅延回路ＶＤＬ１の遅延信号ＩＣＬＫＴ−
２Ｒを、上記一定遅延回路ＤＬ１の遅延時間だけ位相を
進めることができる。この結果、上記一定量遅延回路Ｄ
Ｌ１の遅延時間を、上記分周回路ＤＶ１と上記クロック
発生回路ＣＬＫＧの信号伝播遅延時間に合わせると、外
部端子から供給されるクロック信号ＥＣＬＫと正確に同
期化された内部クロック信号ＩＣＬＫを作成することが
できるし、その遅延量を多めにすると、外部クロックＥ
ＣＬＫに対して位相を進めた内部クロックＩＣＬＫも発
生させることができる。

【００２３】図２には、図１の同期化回路の動作の一例
を説明するためのタイミング図が示されている。リセッ
ト信号ＲＥＳＥＴがハイレベルからロウレベルにされる
ことで、リセットの解除が行われて同期化回路が活性化
されて逐次比較モードに入る。つまり、外部クロック信
号ＥＣＬＫに対して、前記のように１／２分周されたク
ロック信号ＥＣＬＫＴ−２Ｒ，ＥＣＬＫＢ−２Ｒ、ＥＣ
ＬＫＴ−２Ｆ及びＥＣＬＫＢ−２Ｆがそれぞれ発生され
る。１／８分周出力ＥＣＬＫＴ−８Ｒの立ち上がりによ
り、リセット信号ＤＲＥＳＥＴ１が発生されて、可変遅
延回路ＶＬＤ１のリセットが行われ可変遅延回路の各ノ
ードが初期状態にされる。上記ＥＣＬＫＴ−８Ｒに対応
して、遅延制御回路ＶＤＬＣでは１ビット当たりの逐次
比較結果ＰＨＡＳＥに対応して前記のように最上位ビッ
トから順に遅延制御信号ＤＣＢｉが生成される。

【００２４】上記逐次比較モードにより遅延制御信号Ｄ
ＣＢｉの全ビットが揃ったならカウンタモードに入りリ
セット信号ＤＲＥＳＥＴ２のロウレベルへの変化によ
り、可変遅延回路ＶＣＬ２〜ＶＤＬ４のリセットの解除
が行われ、前記４通りの遅延信号ＩＣＬＫＴ−２Ｒ、Ｉ
ＣＬＫＢ−２Ｒ、ＩＣＬＫＴ−２Ｆ及びＩＣＬＫＢ−２
Ｆの組み合わせにより、外部クロック信号ＥＣＬＫに同
期した内部クロック信号ＩＣＬＫが発生される。例え
ば、遅延信号ＩＣＬＫＴ−２Ｒの立ち上がりに同期して
立ち上がり、ＩＣＬＫＴ−２Ｆの立ち上がりに同期して
立ち下がり、遅延信号ＩＣＬＫＢ−２Ｒの立ち上がりに
より再び立ち上がり、ＩＣＬＫＢ−２Ｆの立ち上がりに
同期して立ちさがるようにされる。このカウンタモード
においては、位相比較器ＰＤの出力ＰＨＡＳＥによりカ
ウンタ回路がアップ／ダウンの計数動作を行い、１ビッ
ト（１／１０２４）に対応し遅延時間の微調整が行われ
る。

【００２５】図３には、上記遅延制御回路ＶＤＬＣの一
実施例のブロック図が示されている。遅延制御回路ＶＤ
ＬＣは、逐次比較回路ＣＯＭＰとアップダウンのカウン
タ回路ＣＯＵＮＴ、上記逐次比較回路ＣＯＭＰの出力信
号ＤＣＢＳｉと上記カウンタ回路ＣＯＵＮＴの出力ＤＣ
ＢＣｉとを切り換えるセレクタＳＥＬ及びリセット信号
発生回路から構成される。

【００２６】入力端子ＰＨＡＳＥには、前記位相比較器
ＰＤの位相比較出力ＰＨＡＳＥが供給される。入力端子
ＣＬＫ１には、前記の１／８分周されたクロック信号Ｅ
ＣＬＫＴ−８Ｒが供給される。入力端子ＲＥＳＥＴに
は、リセット信号ＲＥＳＥＴが供給される。このリセッ
ト信号ＲＥＳＥＴは、電源投入等の初期設定のときハイ
レベルされる。あるいは、同期化回路が搭載されるシン
クロナスＤＲＡＭがオートリフレッシュ等のような情報
保持状態のときにハイレベルにされて、同期化回路の動
作を停止させて低消費電力モードとするものである。入
力端子ＣＬＫ２には、前記分周回路ＤＶ１で形成された
分周されたクロック信号ＥＣＬＫＴ−２Ｒが供給され
る。

【００２７】逐次比較回路ＣＯＭＰでは、上記リセット
端子ＲＥＳＥＴがロウレベルにされることに応じて活性
化され、クロック信号ＣＬＫと上記位相比較出力ＰＨＡ
ＳＥとにより最上位ビットから順に遅延制御信号ＤＣＢ
Ｓｉを発生させる。この逐次比較回路ＣＯＭＰで形成さ
れた上記遅延制御信号ＤＣＢＳｉは、カウンタ回路ＣＯ
ＵＮＴの初期値入力端子に供給される。カウンタ回路Ｃ
ＯＵＮＴにおいても、上記逐次比較回路ＣＯＭＰと同様
にリセット信号ＲＥＳＥＴ、位相比較出力ＰＨＡＳＥ及
びクロック信号ＥＣＫＴ−８Ｒが供給される。カウンタ
回路ＣＯＵＮＴに供給されるリセット信号ＲＥＳＥＴ
は、上記逐次比較回路ＣＯＭＰの逐次比較完了信号ＣＣ
が供給され、上記逐次比較回路ＣＯＭＰにおいて全ビッ
トの逐次比較が終了した時点でリセットの解除が行われ
る。

【００２８】セレクタＳＥＬは、上記逐次比較回路ＣＯ
ＭＰの出力信号ＤＣＢＳｉと上記カウンタ回路ＣＯＵＮ
Ｔの出力ＤＣＢＣｉとを上記逐次比較完了信号ＣＣによ
り切り換えるものである。つまり、逐次比較完了信号Ｃ
Ｃが発生される前の逐次比較動作においては逐次比較回
路ＣＯＭＰで形成された遅延制御信号ＤＣＢＳｉを前記
可変遅延回路ＶＤＬ１に供給する遅延制御信号ＤＣＢｉ
として出力させ、逐次比較動作が終了して逐次比較完了
信号ＣＣが発生されると、カウンタ回路ＣＯＵＮＴで形
成された遅延制御信号ＤＣＢＣｉを前記可変遅延回路Ｖ
ＤＬ１〜ＶＤＬ４に供給する遅延制御信号ＤＣＢｉとし
て出力させる。

【００２９】リセット信号発生回路は、同期化回路のリ
セット信号ＲＥＳＥＴがハイレベルのときには、強制的
にリセット信号ＤＲＥＳＥＴ１をハイレベルにする。リ
セット信号ＲＥＳＥＴのハイレベルにより逐次比較回路
ＣＯＭＰもリセット状態にされるから逐次比較完了信号
ＣＣもリセット状態となり、リセット信号ＲＥＳＥＴ２
もハイレベルにされる。上記リセット信号ＲＥＳＥＴが
ロウレベルのとき、クロック信号ＣＬＫ１とＣＬＫ２及
び逐次比較完了信号ＣＣとの組み合わせにより、上記リ
セット信号ＤＲＥＳＥＴ１は、逐次比較回路ＣＯＭＰに
おいて前記１／８分周クロック信号ＥＣＬＫＴ−８Ｒの
１周期毎に１ビットずつの遅延制御信号を発生する度に
発生され、リセット信号ＲＥＳＥＴ２は上記逐次比較完
了信号ＣＣが発生されたタイミングで発生される。

【００３０】図４には、上記セレクタＳＥＬの一実施例
の回路図が示されている。この実施例のセレクタは、１
ビット分が例示的に示されており、２つのクロックドイ
ンバータ回路（３状態出力回路）ＣＮ１とＣＮ２の出力
端子を共通に接続して、バッファ回路を通して１ビット
分の出力信号ＤＣＢｉを出力させる。上記クロックドイ
ンバータ回路ＣＮ１の入力には、前記逐次比較回路ＣＯ
ＭＰの出力信号ＤＣＢＳｉが供給され、クロックドイン
バータ回路ＣＮ２の入力には、前記カウンタ回路ＣＯＵ
ＮＴの出力信号ＤＣＢＣｉが供給される。これらのクロ
ックドインバータ回路ＣＮ１とＣＮ２は、そのクロック
端子に前記逐次比較完了信号ＣＣが供給され相補的に動
作制御が行われる。

【００３１】逐次比較完了信号ＣＣがロウレベルのとき
には、クロックドインバータ回路ＣＮ１が動作状態にさ
れ、上記逐次比較回路ＣＯＭＰの出力信号ＤＣＢＳｉが
出力される。このとき、クロックドインバータ回路ＣＮ
２は出力ハイインピーダンス状態にされる。逐次比較完
了信号ＣＣがハイレベルに変化すると、上記クロックド
インバータ回路ＣＮ１は出力ハイインピーダンス状態に
され、クロックドインバータ回路ＣＮ２が動作状態にさ
れて上記カウンタ回路ＣＯＵＮＴの出力信号ＤＣＢＣｉ
が出力される。つまり、前記逐次比較モードでは、逐次
比較回路ＣＯＭＰで生成された遅延制御信号ＤＣＢＳｉ
が遅延制御信号ＤＣＢｉとして出力され、カウンタモー
ドでは、カウンタ回路ＣＯＵＮＴで生成された遅延制御
信号ＤＣＢＣｉが遅延制御信号ＤＣＢｉとして出力され
る。

【００３２】図５には、逐次比較回路ＣＯＭＰの一実施
例の回路図が示され、図６にはその動作波形図が示され
ている。同図には、発明の理解を容易にするために４ビ
ットの遅延制御信号を生成する逐次比較回路の例が示さ
れている。前記のように１０ビットからなる遅延制御信
号を形成する場合には、同様な回路を１０段設けるよう
にすればよい。

【００３３】位相比較出力ＰＨＡＳＥとクロック信号Ｃ
ＬＫとは、前記のようなクロックドインバータ回路を利
用したマルチプレクサを介して交互に入力される。リセ
ット信号ＲＥＳＥＴがロウレベルにされて、逐次比較動
作が開始される。クロック信号ＣＬＫのハイレベルの期
間、最上位ビットＤＣＢＳ〔３〕がロウレベルにされ
て、前記のような可変遅延回路ＶＤＬ１の最大可変遅延
時間の半分の遅延時間が設定される。クロック信号ＣＬ
Ｋがロウレベルにされると、上記マルチプレクサが切り
換えられて、上記遅延制御信号ＤＣＢＳ〔３〕で設定し
た遅延時間による遅延信号と外部端子から供給されたク
ロック信号との位相比較出力ＰＨＡＳＥが入力される。

【００３４】第２番目のクロック信号ＣＬＫの立ち上が
りにおいて、上記位相比較出力ＰＡＨＳＥがハイレベル
であるなら、遅延量が多すぎるとして上記最上位ビット
ＤＣＢＳ〔３〕は、ハイレベルに戻されるとともに、次
のビットＤＣＢＳ〔２〕がロウレベルにされて上記可変
遅延回路ＶＤＬ１の最大可変遅延時間の１／４の遅延時
間が設定される。クロック信号ＣＬＫがロウレベルにさ
れると、上記マルチプレクサが切り換えられて、上記遅
延制御信号ＤＣＢＳ〔２〕で設定した遅延時間による遅
延信号と外部端子から供給されたクロック信号との位相
比較出力ＰＨＡＳＥが入力される。

【００３５】第３番目のクロック信号ＣＬＫの立ち上が
りにおいて、上記位相比較出力ＰＡＨＳＥがロウレベル
であるなら、遅延量が少ないとして上記第２位ビットＤ
ＣＢＳ〔２〕は、ロウレベルのセットのままにされると
ともに、次のビットＤＣＢＳ〔１〕がロウレベルにされ
る。これにより、上記可変遅延回路ＶＤＬ１の遅延時間
は、最大可変遅延時間の１／４＋１／８の遅延時間に設
定される。クロック信号ＣＬＫがロウレベルにされる
と、上記マルチプレクサが切り換えられて、上記遅延制
御信号ＤＣＢＳ〔１〕で設定した遅延時間による遅延信
号と外部端子から供給されたクロック信号との位相比較
出力ＰＨＡＳＥが入力される。

【００３６】第４番目のクロック信号ＣＬＫの立ち上が
りにおいて、上記位相比較出力ＰＡＨＳＥがハイレベル
であるなら、上記遅延量が多いとして上記第３位ビット
ＤＣＢＳ〔１〕は、ハイレベルにりセットされるととも
に、次のビットＤＣＢＳ

〔０〕がロウレベルにされる。
これにより、上記可変遅延回路ＶＤＬ１の遅延時間は、
最大可変遅延時間の１／４＋１／１６の遅延時間に設定
される。クロック信号ＣＬＫがロウレベルにされると、
上記マルチプレクサが切り換えられて、上記遅延制御信
号ＤＣＢＳ

〔０〕で設定した遅延時間による遅延信号と
外部端子から供給されたクロック信号との位相比較出力
ＰＨＡＳＥが入力される。

【００３７】第５番目のクロック信号ＣＬＫの立ち上が
りにおいて、上記位相比較出力ＰＡＨＳＥがロウレベル
であるなら、上記遅延量が少なとして上記第４位ビット
ＤＣＢＳ

〔０〕は、ロウレベルのセットのままにされる
とともに、逐次比較完了信号ＣＣをハイレベルにする。
これにより、４回の逐次比較動作によって、遅延制御信
号ＤＣＢＳは、０１０１のような２進情報が生成され
る。上記逐次比較完了信号ＣＣの発生により、逐次比較
モードからカウンタモードに切り換えられる。

【００３８】図７には、上記カウンタ回路ＣＯＵＮＴの
一実施例の回路図が示され、図８にはその動作波形図が
示されている。同図には、発明の理解を容易にするため
に前記逐次比較回路に対応して４ビットの遅延制御信号
を生成するカウンタ回路の例が示されている。前記のよ
うに１０ビットからなる遅延制御信号を形成する場合に
は、同様な回路を１０段設けるようにすればよい。

【００３９】カウンタ回路は、１ビット当たりの回路が
全加算回路ＡＵとＤ型フリップフロップＤＦＦより構成
される。上記フリップフロップ回路ＤＦＦの入力には、
ＣＭＯＳスイッチからなるマルチプレクサが設けられ
て、前記逐次比較回路で生成された遅延制御信号ＤＣＢ
Ｓ〔３〕〜

〔０〕が入力される。上記マルチプレクサ
は、上記逐次比較完了信号ＣＣにより発生されたプリセ
ット信号ＰＲＥＳＥＴにより制御されて、上記各フリッ
プフロップ回路ＤＦＦには、上記逐次比較回路で生成さ
れた遅延制御信号ＤＣＢＳ〔３〕〜

〔０〕が初期値とし
て取り込む。

【００４０】上記初期値の取り込みが終了すると、マル
チプレクサは全加算回路ＡＵの出力をフリップフロップ
回路ＤＦＦの入力に供給する。そして、位相比較出力Ｐ
ＨＡＳＥをクロック信号ＣＬＫで取り込み、全加算回路
ＡＵに対して＋１又−１の動作を行わせてアップ又はダ
ウンの計数動作を行われる。

【００４１】図８の波形図に示すように、プリセット信
号ＰＲＥＳＥＴがロウレベルの期間、逐次比較回路で形
成された遅延制御信号ＤＣＢＳ〔３：０〕、例えば１１
００がカウンタ回路に取り込まれてカウンタ出力ＤＣＢ
Ｃ〔３：０〕が１１００にされる。上記プリセット信号
ＰＲＥＳＥＴがハイレベルにされると、位相比較出力Ｐ
ＨＡＳＥに対応したアップ／ダウンの計数動作が開始さ
れる。例えば、クロック信号ＣＬＫの立ち上がりタイミ
ングで位相比較出力ＰＨＡＳＥがロウレベルなら、−１
の計数動作が行われて遅延制御信号ＤＣＢＣ〔３：０〕
は１０１１になり、遅延信号の位相が進められる。次の
クロック信号ＣＬＫの立ち上がりタイミングで位相比較
出力ＰＨＡＳＥがハイレベルなら、＋１の計数動作が行
われて遅延制御信号ＤＣＢＣ〔３：０〕は１１００にな
り、遅延信号の位相が遅らされる。

【００４２】このようにクロック信号ＣＬＫに同期し
て、そのときの位相比較出力ＰＨＡＳＥに対応して最下
位ビットを１ビットずつ増減させることにより、その時
々において外部端子から供給されたクロック信号ＥＣＬ
Ｋと内部で形成されたクロック信号ＩＣＬＫの同期化を
図るようにし、外部クロック信号ＥＣＬＫが多少変化し
てもそれに追従した内部クロック信号ＩＣＬＫを形成す
ることができる。

【００４３】図９には、可変遅延回路の一実施例の回路
図が示されている。この実施例においても、発明の理解
を容易にするために、５ビットの遅延制御信号により遅
延量が制御される。前記のように１０ビットからなる遅
延制御信号を形成する場合には、同様に２進の重みを持
ったキャパシタを１０個設けるようにすればよい。

【００４４】この実施例では、遅延時間の制御をパスト
ランジスタ（スイッチＭＯＳＦＥＴ）と、それにより接
続されるキャパシタの時定数を用いて形成する。つま
り、上記遅延制御信号ＤＣＢ０〜ＤＣＢ４により上記パ
ストランジスタのスイッチ制御を行い、そのオン抵抗値
とそれにより接続されるキャパシタの容量値により時定
数が設定される。

【００４５】上記パストランジスタのゲート幅の最小単
位をＷとすると、２^N ×Ｗ（Ｎ＝０，１，……）のよう
に２進の重みをもって構成する。同様にキャパシタも最
小単位をＣとすると、２^N ×Ｃ（Ｎ＝０，１，……）の
ように２進の重みを持って構成する。同図のように４段
からなるゲート回路を利用した場合、最下位ビットＤＣ
Ｂ０は、第２段目のゲートの出力に接続し、次のビット
ＤＣＢ１は１段目と３段目にする。次のＤＣＢ２からＤ
ＣＢ４は、全段のゲートに設ける。なお、リセット信号
ＲＥＳＥＴは、各ゲート回路の出力を初期状態に設定す
る。

【００４６】図１０には、上記可変遅延回路の遅延時間
と遅延制御信号との関係を示す特性図である。この実施
例の可変遅延回路は、ディジタル的に可変遅延時間が設
定されるものであるが、前記のようなゲート回路を用い
て遅延時間を形成するものであり、最小遅延時間と最大
遅延時間の間の可変遅延時間範囲が、遅延量制御信号に
対応てしほぼ直線的に変化させることができることが理
解されよう。

【００４７】図１１には、内部クロック発生回路の一実
施例の回路図である。前記図２の動作波形図に示したよ
うに遅延信号ＩＣＬＫＴ−２Ｒの立ち上がりに同期して
立ち上がり、ＩＣＬＫＴ−２Ｆの立ち上がりに同期して
立ち下がり、遅延信号ＩＣＬＫＢ−２Ｒの立ち上がりに
より再び立ち上がり、ＩＣＬＫＢ−２Ｆの立ち上がりに
同期して立ちさがるようにして、外部クロック信号ＥＣ
ＬＫと同じ周期（周波数）にされた内部クロック信号Ｉ
ＣＬＫを形成する場合、上記ＩＣＬＫＴ−２Ｒに対応さ
れた入力信号ＩＣＬＫ１と、上記ＩＣＬＫＴ−２Ｆに対
応された入力信号ＩＣＬＫ３を反転させてナンドゲート
回路に入力し、上記ＩＣＬＫＢ−２Ｒに対応された入力
信号ＩＣＬＫ２と、上記ＩＣＬＫＢ−２Ｆに対応された
入力信号ＩＣＬＫ４の反転信号をナイドゲート回路に入
力し、これら２つのナンドゲート回路の出力を論理和出
力動作を行うナンドゲート回路を通して出力させること
により構成される。

【００４８】図１２には、一定量遅延回路の一実施例の
回路図が示されている。この実施例では、前記のような
外部クロック信号ＥＣＬＫを入力バッファを通して入力
し、それを分周して基準となる外部クロック信号ＥＣＬ
ＫＴ−２Ｒとして用い、一方内部クロック信号ＩＣＬＫ
では、上記外部クロック信号ＥＣＬＫＴ−２Ｒと比較さ
れる遅延信号ＩＣＬＫＴ−２Ｒを更にクロック発生回路
ＣＬＫＧと出力バッファを通して形成されることから、
これらの遅延時間を補償するために上記入力バッファと
同等の回路からなる入力バッファレプリカ、上記分周回
路ＤＶ１と同等の回路からなる２分周回路レプリカ、及
び上記内部クロック発生回路ＣＬＫＧと同等の回路から
なる内部クロック発生回路レプリカと、及び出力バッフ
ァと同等の回路からなる出力バッファレプリカをそれぞ
れ信号伝達回路として構成するとともに縦列形態に接続
して一定遅延回路ＤＬ１を構成するものである。このよ
うなレプリカ回路を用いることにより、外部クロック信
号ＥＣＬＫと正確に位相同期した内部クロック信号ＩＣ
ＬＫを発生させることができる。

【００４９】図１３には、シンクロナスＤＲＡＭのＤＤ
Ｒ仕様を説明するための波形図が示されている。同図
（ａ）には、ダブル・データ・レイト（ＤＤＲ）仕様１
に対応した波形図であり、クロック信号ＣＬＫの立ち上
がりと立ち下がりに同期してクロック信号ＣＬＫＤＱを
発生させ、それに同期して出力信号ＤＱを出力させる。
この構成では、クロック信号の１サイクル中に２回のデ
ータ出力を行わせることができるので、高速出力動作が
実現できる。

【００５０】同図（ｂ）には、ダブル・データ・レイト
（ＤＤＲ）仕様２に対応した波形図であり、クロック信
号ＣＬＫの立ち上がりとサイクルの半分のタイミングで
出力する仕様である。つまり、この仕様では、クロック
信号ＣＬＫの立ち下がりではなく、クロックの１周期の
半分のタイミングで出力するためにクロック信号ＣＬＫ
のパルス幅デューティに影響されないので、タイミング
マージンを大きくすることができる。

【００５１】図１４には、上記ＤＤＲ仕様１に対応した
クロックパルス発生回路の一実施例の回路図が示されて
いる。この実施例では、前記ＩＣＬＫＴ−２Ｒに対応さ
れた入力信号ＩＣＬＫ１と、上記ＩＣＬＫＴ−２Ｆに対
応された入力信号ＩＣＬＫ３と、上記ＩＣＬＫＢ−２Ｒ
に対応された入力信号ＩＣＬＫ２と、上記ＩＣＬＫＢ−
２Ｆに対応された入力信号ＩＣＬＫ４とそれを受けるイ
ンバータ回路により形成された反転遅延信号とをナンド
ゲート回路に供給し、その信号の変化タイミングに同期
してクロック信号を発生させる。上記各信号ＩＣＬＫ１
〜ＩＣＬＫ４は、前記外部クロック信号ＥＣＬＫの立ち
上がりと立ち下がりとに同期したものであり、前記のよ
うなＤＤＲ仕様のクロック信号ＯＣＬＫを形成すること
ができる。

【００５２】図１５には、上記ＤＤＲ仕様１に対応した
クロックパルス発生回路を用いた場合の同期化回路の動
作波形図が示されている。すなわち、図１の実施例回路
のクロックパルス発生回路ＣＬＫＧとして図１４のよう
な回路が用いられるものである。前記同様に逐次比較モ
ードを経てカウンタモードにされたときに発生される各
可変遅延回路ＶＣＤＬ１ないしＶＤＬ４からは、ＩＣＬ
ＫＴ−２Ｒ、ＩＣＬＫＢ−２Ｒ、ＩＣＬＫＴ−２Ｆ及び
ＩＣＬＫＢ−２Ｆが形成され、それぞれのパルスの立ち
上がりエッジに同期して内部クロック信号ＩＣＬＫが形
成される。

【００５３】図１６には、上記ＤＤＲ仕様１に対応した
同期化回路の他の一実施例のブロック図が示されてい
る。この実施例では、外部クロック信号ＥＣＬＫの立ち
上がりから発生するクロック系統の内部クロック信号Ｉ
ＣＬＫＴ−２Ｒ及びＩＣＬＫＢ−２Ｒと、上記外部クロ
ック信号ＥＣＬＫの立ち下がりから発生するクロック系
統のＩＣＬＫＴ−２ＦとＩＣＬＫＢ２−Ｆの位相比較動
作をそれぞれ独立に行えるようにしたものである。

【００５４】つまり、上記外部クロック信号ＥＣＬＫの
立ち上がりから発生するクロック系統に対応して、位相
比較器ＰＤ１、可変遅延制御回路ＶＤＬＣ１、分周回路
ＤＶ５１とＤＶ６１及び一定遅延回路ＤＬ１１を割り当
てて、可変遅延回路ＶＤＬ１とＶＤＬ２を制御し、上記
外部クロック信号ＥＣＬＫの立ち下がりから発生するク
ロック系統に対応して、位相比較器ＰＤ２、可変遅延制
御回路ＶＤＬＣ２、分周回路ＤＶ５２とＤＶ６２及び一
定遅延回路ＤＬ１２を追加して設け、これらにより可変
遅延回路ＶＤＬ３とＶＤＬ４を制御するものである。こ
の構成では、外部クロック信号ＥＣＬＫの立ち上がりに
同期した遅延信号ＩＣＬＫＴ−２Ｒ、ＩＣＬＫＢ−２Ｒ
と、立ち下がりに同期した遅延信号ＩＣＬＫＴ−２Ｆ、
ＩＣＬＫＢ−２Ｆとがそれぞれが位相比較出力により制
御されて形成されるために、クロック精度の点で有利と
なる。

【００５５】クロック発生回路ＣＬＫＧは、特に制限さ
れないが、前記図１４の実施例と同様に入力された４通
りのクロック信号ＩＣＬＫ１〜ＩＣＬＫ４の立ち上がり
エッジに同期してロウレベルの１ショットパルスを発生
させ、それをナンドゲート回路を通して出力させるもの
である。

【００５６】図１７には、上記図１６の同期化回路の動
作波形図が示されている。上記外部クロック信号ＥＣＬ
Ｋの立ち上がりから発生するクロック系統に対応して、
位相比較器ＰＤ１、可変遅延制御回路ＶＤＬＣ１、分周
回路ＤＶ５１とＤＶ６１及び一定遅延回路ＤＬ１１によ
り遅延制御信号ＤＣＢＲｉを生成して可変遅延回路ＶＤ
Ｌ１とＶＤＬ２を制御して、ＩＣＬＫＴ−２ＲとＩＣＬ
ＫＢ−２Ｒを発生させる。上記外部クロック信号ＥＣＬ
Ｋの立ち下がりから発生するクロック系統に対応して設
けられた位相比較器ＰＤ２、可変遅延制御回路ＶＤＬＣ
２、分周回路ＤＶ５２とＤＶ６２及び一定遅延回路ＤＬ
１２より遅延制御信号ＤＣＢＦｉを生成して可変遅延回
路ＶＤＬ３とＶＤＬ４を制御して、ＩＣＬＫＴ−２Ｆと
ＩＣＬＫＢ−２Ｆを発生させる。

【００５７】そして、クロック発生回路ＣＬＫＧにおい
ては、上記可変遅延回路ＶＤＬ１〜ＶＤＬ４で形成され
たＩＣＬＫＴ−２ＲとＩＣＬＫＢ−２Ｒ及びＩＣＬＫＴ
−２ＦとＩＣＬＫＢ−２Ｆを入力信号ＩＣＬＫ１〜ＩＣ
ＬＫ４として取り込み、そのの立ち上がりエッジに同期
してロウレベルの１ショットパルスを発生させ、それを
ナンドゲート回路を通して順次に出力させるものであ
る。

【００５８】図１８には、上記ＤＤＲ仕様２に対応した
同期化回路の一実施例のブロック図が示されている。こ
の実施例では、前記同様に外部クロック信号ＥＣＬＫの
立ち上がりから発生するクロック系統に対しては、前記
同様に位相比較器ＰＤ１、可変遅延制御回路ＶＤＬＣ
１、分周回路ＤＶ５１とＤＶ６１及び一定遅延回路ＤＬ
１１により遅延制御信号ＤＣＢＲｉを生成して可変遅延
回路ＶＤＬ１とＶＤＬ２を制御して、ＩＣＬＫＴ−２Ｒ
とＩＣＬＫＢ−２Ｒを発生させるものである。

【００５９】位相比較器ＰＤ３と遅延制御回路ＶＤＬＣ
３及び可変遅延回路ＶＤＬａ１とＶＤＬａ２は、外部ク
ロック信号ＥＣＬＫの半分の周期に対応した遅延信号を
形成するものである。つまり、位相比較器ＰＤ３と遅延
制御回路ＶＤＬＣ３及び可変遅延回路ＶＤＬａ１で同期
化ループを形成するが、可変遅延回路ＶＤＬａ１では、
中点の遅延出力を持っており、半周期遅れた信号を発生
させる。可変遅延回路ＶＤＬａ２もそれに対応した遅延
回路であり、半周期遅れた信号ＥＣＬＴ−２ＦとＥＣＬ
ＫＢ−２Ｆを出力する。

【００６０】上記半周期遅れた信号ＥＣＬＴ−２ＦとＥ
ＣＬＫＢ−２Ｆを入力として、上記外部クロック信号Ｅ
ＣＬＫの半周期遅れタイミングのクロック系統に対応し
て設けられた位相比較器ＰＤ２、可変遅延制御回路ＶＤ
ＬＣ２、分周回路ＤＶ５２とＤＶ６２及び一定遅延回路
ＤＬ１２より遅延制御信号ＤＣＢＦｉを生成して可変遅
延回路ＶＤＬ３とＶＤＬ４を制御して、ＩＣＬＫＴ−２
ＦとＩＣＬＫＢ−２Ｆを発生させる。

【００６１】図１９には、上記中点遅延出力を持つ可変
遅延回路ＶＤＬａの一実施例の回路図が示されている。
この実施例では、中点出力ＯＣＬＫ１を中心として同一
の２つの回路が組み合わされて遅延回路が構成される。
つまり、上記中点出力に対して前段回路と後段回路とは
論理ゲートと、その出力に設けられるパストランジスタ
及びキャパシタの構成が同等の回路で構成される。これ
により、外部クロック信号ＥＣＬＫに対して１周遅らせ
た遅延信号ＯＣＬＫを形成し、中点出力ＯＣＬＫ１から
は遅延時間の半分の遅延時間の信号を取り出すことによ
り半周期遅れのタイミング信号を形成することができ
る。

【００６２】図２０には、上記ＤＤＲ仕様２に対応した
同期化回路の動作波形図が示されている。Ｔ１はＥＣＬ
ＫＴ−２ＦおよびＥＣＬＫＢ−２Ｆ発生シーケンスであ
り、Ｔ２はＩＣＬＫＴ−２Ｒ，ＩＣＬＫＢ−２Ｒ，ＩＣ
ＬＫＴ−２ＦおよびＩＣＬＫＢ−２Ｆ発生シーケンスで
ある。外部クロック信号ＥＣＬＫＴ−２Ｒに対して半周
期遅れた遅延信号ＥＣＬＫＴ−２Ｆを発生させる。この
遅延信号を基にクロック系統のＩＣＬＫＴ−２ＲとＩＣ
ＬＫＢ−２Ｒ及びＩＣＬＫＴ─２ＦとＩＣＬＫＢ−２Ｆ
を発生させる。そして、上記の４通りのクロック信号Ｉ
ＣＬＫＴ−２ＲとＩＣＬＫＢ−２Ｒ、ＩＣＬＫＴ−２Ｆ
とＩＣＬＫＢ−２Ｆにより、それぞれの立ち上がりエッ
ジに同期してＤＤＲ仕様２に対応した内部クロック信号
ＩＣＬＫを発生させる。

【００６３】図２１には、この発明に係る同期化回路の
他の一実施例のブロック図が示されている。この実施例
では、上記１の実施例の分周回路ＤＶ３とＤＶ４及び可
変遅延回路ＤＬＶ３とＤＬＶ４が省略される。つまり、
内部クロック発生回路ＣＬＫＧにおいて、上記遅延信号
ＩＣＬＫＴ−２Ｒの立ち上がりと、ＩＣＬＫＢ−２Ｒの
立ち上がりタイミングで１ショットパルスを発生させる
ことにより、外部クロック信号ＥＣＬＫの立ち下がりか
ら発生するクロック系統の回路が省略でき、回路の簡素
化ととともに低消費電力化を図ることができる。

【００６４】図２２には、この発明に係る同期化回路の
更に他の一実施例のブロック図が示されている。この実
施例では、クロック発生回路ＣＬＫＧが前記のような１
ショットパルス発生回路を利用するものに代えて、排他
的論理和回路（一致／不一致回路）を用いるものであ
る。この場合には、分周回路ＤＶ３と可変遅延回路ＶＤ
Ｌ３を用いることにより、ＥＣＬＫの立ち上がり系統の
１信号と立ち下がりから発生するクロック系統の１信号
との組み合わせて回路の簡素化ととともに低消費電力化
を図りつつ上記外部クロック信号ＥＣＬＫと同じ周波数
の内部クロック信号ＩＣＬＫを発生させることができ
る。

【００６５】図２３には、この発明の同期化回路に用い
られる可変遅延回路の他の一実施例の回路図が示されて
いる。この実施例の可変遅延ｂ回路は、前記図１等の同
期化化回路の可変遅延回路ＶＤＬ１〜ＶＤＬ４として用
いられる。前記図９の可変遅延回路とは異なる点は、遅
延時間を外部クロック信号ＥＣＬＫの２周期分遅らせる
ようにしたものである。このように２サイクル分の遅延
時間とすることによりクロックサイクルの高速化の点で
有利となる。

【００６６】図２４には、上記可変遅延ｂ回路を用いた
場合の動作波形図が示されている。上記可変遅延ｂ回路
では、遅延時間が２サイクル分だけ遅れている点を除け
ば、前記説明した動作波形図と同様である。例えば、分
周された外部クロック信号ＥＣＬＫＴ−２Ｒに対して、
遅延信号ＩＣＬＫＴ−２Ｒは、外部クロック信号ＥＬＣ
Ｋの２サイクル遅れた信号とされる。

【００６７】図２５には、この発明に係る同期化回路の
パワーダウンモードを説明するたの構成図が示されてい
る。同図（Ａ）のように、パワーダウン信号ＰＷＤＮを
追加して、外部クロック信号ＥＣＬＫの入力を禁止して
ＩＣＬＫを変化させないようなパワーダウンモードにす
ると、同図（Ｂ）のように内部のクロックＥＣＬＫやＩ
ＣＬＫが固定レベルにされる。これにより、内部回路で
は理論的には電流の消費がなく、低消費電力とすること
ができる。このようなパワーダウンモードは、シンクロ
ナスＤＲＡＭではリフレッシュ動作等に利用できる。ン
シクロナスＤＲＡＭでは、パワーダウンコマンドを設け
て上記信号ＰＷＤＮを発生させるようにすればよい。

【００６８】図２６には、この発明が適用されるシンク
ロナスＤＲＡＭ（以下、単にＳＤＲＡＭという）の一実
施例の全体ブロック図が示されている。同図に示された
ＳＤＲＡＭは、特に制限されないが、公知の半導体集積
回路の製造技術によって単結晶シリコンのような１つの
半導体基板上に形成される。

【００６９】この実施例のＳＤＲＡＭは、メモリバンク
０を構成するメモリアレイ２００Ａと、メモリバンク１
を構成するメモリアレイ２００Ｂを備える。それぞれの
メモリアレイ２００Ａと２００Ｂは、マトリクス配置さ
れたダイナミック型メモリセルを備え、図に従えば同一
列に配置されたメモリセルの選択端子は列毎のワード線
（図示せず）に結合され、同一行に配置されたメモリセ
ルのデータ入出力端子は行毎に相補データ線（図示せ
ず）に結合される。

【００７０】上記メモリアレイ２００Ａの図示しないワ
ード線は行（ロウ）デコーダ２０１Ａによるロウアドレ
ス信号のデコード結果に従って１本が選択レベルに駆動
される。メモリアレイ２００Ａの図示しない相補データ
線はセンスアンプ及びカラム選択回路を含むＩ／Ｏ線２
０２Ａに結合される。センスアンプ及びカラム選択回路
を含むＩ／Ｏ線２０２Ａにおけるセンスアンプは、メモ
リセルからのデータ読出しによって夫々の相補データ線
に現れる微小電位差を検出して増幅する増幅回路であ
る。それにおけるカラムスイッチ回路は、相補データ線
を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイ
ッチ回路である。カラムスイッチ回路はカラムデコーダ
２０３Ａによるカラムアドレス信号のデコード結果に従
って選択動作される。

【００７１】メモリアレイ２００Ｂ側にも同様にロウデ
コーダ２０１Ｂ，センスアンプ及びカラム選択回路を含
むＩ／Ｏ線２０２Ｂ，カラムデコーダ２０３Ｂが設けら
れる。上記相補Ｉ／Ｏ線はライトバッファ２１４Ａ，Ｂ
の出力端子及びメインアンプ２１２Ａ，Ｂの入力端子に
接続される。上記メインアンプ２１２Ａ，Ｂの出力信号
は、ラッチ／レジスタ２１３の入力端子に伝えられ、こ
のラッチ／レジスタ２１３の出力信号は、出力バッファ
２１１を介して外部端子から出力される。また、外部端
子から入力された書き込み信号は、入力バッファ２１０
を介して上記ライトバッファ２１４Ａ，Ｂの入力端子に
伝えられる。上記外部端子は、特に制限されないが、１
６ビットからなるデータＤ０−Ｄ１５を出力するデータ
入出力端子とされる。

【００７２】アドレス入力端子から供給されるアドレス
信号Ａ０〜Ａ９はカラムアドレスバッファ２０５とロウ
アドレスバッファ２０６にアドレスマルチプレクス形式
で取り込まれる。供給されたアドレス信号はそれぞれの
バッファが保持する。ロウアドレスバッファ２０６はリ
フレッシュ動作モードにおいてはリフレッシュカウンタ
２０８から出力されるリフレッシュアドレス信号をロウ
アドレス信号として取り込む。カラムアドレスバッファ
２０５の出力はカラムアドレスカウンタ２０７のプリセ
ットデータとして供給され、列（カラム）アドレスカウ
ンタ２０７は後述のコマンドなどで指定される動作モー
ドに応じて、上記プリセットデータとしてのカラムアド
レス信号、又はそのカラムアドレス信号を順次インクリ
メントした値を、カラムデコーダ２０３Ａ，２０３Ｂに
向けて出力する。

【００７３】同図において点線で示したコントローラ２
０９は、特に制限されないが、クロック信号ＣＬＫ、ク
ロックイネーブル信号ＣＫＥ、チップセレクト信号／Ｃ
Ｓ、カラムアドレスストローブ信号／ＣＡＳ（記号／は
これが付された信号がロウイネーブルの信号であること
を意味する）、ロウアドレスストローブ信号／ＲＡＳ、
及びライトイネーブル信号／ＷＥなどの外部制御信号
と、アドレス入力端子Ａ０〜Ａ９からの制御データとが
供給され、それらの信号のレベルの変化やタイミングな
どに基づいてＳＤＲＡＭの動作モード及び上記回路ブロ
ックの動作を制御するための内部タイミング信号を形成
するもので、モードレジスタ１０、コマンドデコーダ２
０、タイミング発生回路３０、クロックバッファ４０及
び同期クロック発生回路５０を備える。

【００７４】クロック信号ＣＬＫは、クロックバッファ
４０を介して同期クロック発生回路に入力され、ここで
前記説明したように内部クロックとの同期がとられる。
この内部クロックは、特に制限されないが、出力バッフ
ァ２１１を活性化させるタイミング信号int.ＣＬＫとし
て用いられ、他の回路には上記クロックバッファを通し
た信号がそのまま伝えられる。上記外部クロックとの遅
延が問題になるなら上記同期化されたクロック信号がタ
イミング発生回路３０に供給されており、その信号が用
いられる。他の外部入力信号は当該内部クロック信号の
立ち上がりエッジに同期して有意とされる。チップセレ
クト信号／ＣＳはそのロウレベルによってコマンド入力
サイクルの開始を指示する。チップセレクト信号／ＣＳ
がハイレベルのとき（チップ非選択状態）やその他の入
力は意味を持たない。但し、後述するメモリバンクの選
択状態やバースト動作などの内部動作はチップ非選択状
態への変化によって影響されない。／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号
とは機能が相違し、後述するコマンドサイクルを定義す
るときに有意の信号とされる。

【００７５】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。なお、図示しないがリードモードにおいて、
出力バッファ２１１に対するアウトプットイネーブルの
制御を行う外部制御信号／ＯＥを設けた場合には、かか
る信号／ＯＥもコントローラ２０９に供給され、その信
号が例えばハイレベルのときには出力バッファ２１１は
高出力インピーダンス状態にされる。

【００７６】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ８のレベルによって定
義される。

【００７７】アドレス信号Ａ９は、上記ロウアドレスス
トローブ・バンクアクティブコマンドサイクルにおいて
バンク選択信号とみなされる。即ち、Ａ９の入力がロウ
レベルの時はメモリバンク０が選択され、ハイレベルの
時はメモリバンク１が選択される。メモリバンクの選択
制御は、特に制限されないが、選択メモリバンク側のロ
ウデコーダのみの活性化、非選択メモリバンク側のカラ
ムスイッチ回路の全非選択、選択メモリバンク側のみの
入力バッファ２１０及び出力バッファ２１１への接続な
どの処理によって行うことができる。

【００７８】後述のプリチャージコマンドサイクルにお
けるアドレス信号Ａ８は、相補データ線などに対するプ
リチャージ動作の態様を指示し、そのハイレベルはプリ
チャージの対象が双方のメモリバンクであることを指示
し、そのロウレベルは、アドレス信号Ａ９で指示されて
いる一方のメモリバンクがプリチャージの対象であるこ
とを指示する。

【００７９】上記カラムアドレス信号は、クロック信号
ＣＬＫ（内部クロック）の立ち上がりエッジに同期する
リード又はライトコマンド（後述のカラムアドレス・リ
ードコマンド、カラムアドレス・ライトコマンド）サイ
クルにおけるＡ０〜Ａ７のレベルによって定義される。
そして、この様にして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。

【００８０】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ９を介して与えら
れる。レジスタセットデータは、特に制限されないが、
バーストレングス、ＣＡＳレイテンシイ、ライトモード
などとされる。特に制限されないが、設定可能なバース
トレングスは、１，２，４，８，フルページとされ、設
定可能なＣＡＳレイテンシイは１，２，３とされ、設定
可能なライトモードは、バーストライトとシングルライ
トとされる。

【００８１】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。

【００８２】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ９によるメ
モリバンクの選択を有効にするコマンドであり、／Ｃ
Ｓ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ８に供給され
るアドレスがロウアドレス信号として、Ａ９に供給され
る信号がメモリバンクの選択信号として取り込まれる。
取り込み動作は上述のように内部クロック信号の立ち上
がりエッジに同期して行われる。例えば、当該コマンド
が指定されると、それによって指定されるメモリバンク
におけるワード線が選択され、当該ワード線に接続され
たメモリセルがそれぞれ対応する相補データ線に導通さ
れる。

【００８３】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ７に供給されるカラムアドレ
スがカラムアドレス信号として取り込まれる。これによ
って取り込まれたカラムアドレス信号はバーストスター
トアドレスとしてカラムアドレスカウンタ２０７に供給
される。これによって指示されたバーストリード動作に
おいては、その前にロウアドレスストローブ・バンクア
クティブコマンドサイクルでメモリバンクとそれにおけ
るワード線の選択が行われており、当該選択ワード線の
メモリセルは、内部クロック信号に同期してカラムアド
レスカウンタ２０７から出力されるアドレス信号に従っ
て順次選択されて連続的に読出される。連続的に読出さ
れるデータ数は上記バーストレングスによって指定され
た個数とされる。また、出力バッファ２１１からのデー
タ読出し開始は上記ＣＡＳレイテンシイで規定される内
部クロック信号のサイクル数を待って行われる。

【００８４】（４）カラムアドレス・ライトコマンド
（Ｗｒ） ライト動作の態様としてモードレジスタ１０にバースト
ライトが設定されているときは当該バーストライト動作
を開始するために必要なコマンドとされ、ライト動作の
態様としてモードレジスタ１０にシングルライトが設定
されているときは当該シングルライト動作を開始するた
めに必要なコマンドとされる。更に当該コマンドは、シ
ングルライト及びバーストライトにおけるカラムアドレ
スストローブの指示を与える。当該コマンドは、／Ｃ
Ｓ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ７に供給され
るアドレスがカラムアドレス信号として取り込まれる。
これによって取り込まれたカラムアドレス信号はバース
トライトにおいてはバーストスタートアドレスとしてカ
ラムアドレスカウンタ２０７に供給される。これによっ
て指示されたバーストライト動作の手順もバーストリー
ド動作と同様に行われる。但し、ライト動作にはＣＡＳ
レイテンシイはなく、ライトデータの取り込みは当該カ
ラムアドレス・ライトコマンドサイクルから開始され
る。

【００８５】（５）プリチャージコマンド（Ｐｒ） これは、Ａ８，Ａ９によって選択されたメモリバンクに
対するプリチャージ動作の開始コマンドとされ、／Ｃ
Ｓ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレ
ベルによって指示される。

【００８６】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。

【００８７】（７）バーストストップ・イン・フルペー
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。

【００８８】（８）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。

【００８９】ＳＤＲＡＭにおいては、一方のメモリバン
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、ＳＤＲＡＭは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。或は、ロウアドレスストローブ
・バンクアクティブコマンドサイクルによって選択され
たメモリブロックにおけるワード線１本分のデータがカ
ラム系動作の前に予め読み出し動作のためにラッチ／レ
ジスタ２１３に保持されるようになっている。

【００９０】したがって、例えば１６ビットからなるデ
ータ入出力端子においてデータＤ０−Ｄ１５が衝突しな
い限り、処理が終了していないコマンド実行中に、当該
実行中のコマンドが処理対象とするメモリバンクとは異
なるメモリバンクに対するプリチャージコマンド、ロウ
アドレスストローブ・バンクアクティブコマンドを発行
して、内部動作を予め開始させることが可能である。

【００９１】ＳＤＲＡＭは、クロック信号ＣＬＫ（内部
クロック信号）に同期してデータ、アドレス、制御信号
を入出力できるため、ＤＲＡＭと同様の大容量メモリを
ＳＲＡＭに匹敵する高速動作させることが可能であり、
また、選択された１本のワード線に対して幾つのデータ
をアクセスするかをバーストレングスによって指定する
ことによって、内蔵カラムアドレスカウンタ２０７で順
次カラム系の選択状態を切り換えていって複数個のデー
タを連続的にリード又はライトできることが理解されよ
う。

【００９２】この実施例では、上記のように同期化回路
で形成された内部クロック信号int.ＣＬＫにより出力バ
ッファを制御している。これにより、図２７の動作波形
図（ｂ）のように、外部クロック信号ext.ＣＬＫに位相
同期した内部クロック信号int.ＣＬＫの立ち上がりから
出力バッファでの動作遅延時間ｔＤＯだけ遅れて出力信
号ＤＯを出力させることができる。このように、上記動
作遅延時間ｔＤＯが、クロック信号からデータ出力まで
の時間ｔＡＣに等しく高速になる。

【００９３】つまり、上記のような同期化回路を設けな
い従来の回路では、図２７（ａ）に示すように、外部ク
ロック信号ext.ＣＬＫから上記クロックバッファ及びク
ロックドライバにて費やされる遅延時間ｔｄに、出力バ
ッファの動作遅延時間ｔＤＯが加わって上記時間ｔＡＣ
が長くされる。そのため、クロック信号ＣＬＫの１周期
ｔＣＫが短くなる高周波では上記遅延時間ｔｄが無視で
きなくなり、高速化を妨げるものとなる。ちなみに、ク
ロック信号ＣＬＫの周波数を２５０ＭＨｚにすると、そ
の１周期は４ｎｓｅｃとなるので、上記のような同期ク
ロック発生回路を用いないと、かかるクロック信号での
読み出し動作が不能になるものである。上記同期化され
た内部クロック信号int.ＣＬＫは、上記のような出力バ
ッファのタイミング制御の他に、ロウアドレス信号やカ
ラムアドレス信号等のアドレス信号をラッチするタイミ
ング信号に用いたりするものであってもよい。

【００９４】同期化回路は、外部クロック信号の立ち上
がりと立ち下がり又は、立ち上がりの半分の周期のタイ
ミングに同期した内部クロック信号int.ＣＬＫを形成す
るものであってもよい。この場合には、前記ＤＤＲ仕様
１とＤＤＲ仕様２にそれぞれ適用させることができる。

【００９５】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 第１の端子から供給されるクロック信号を受け
てそれを２進の重みを持った制御信号に対応して信号遅
延を行わせる可変遅延回路を用い、位相比較器により上
記第１の端子から供給されるクロック信号と上記可変遅
延回路を通した上記クロック信号の遅延信号との位相比
較し、その出力信号を遅延制御回路に供給し、その動作
開始時において上記遅延制御信号の最上位ビットから順
にセットして上記位相比較器の出力により上記第１の端
子から供給されるクロック信号に対して遅延信号が遅れ
ているならそのビットをリセットし、進んでいるならそ
のビットをセットして可変遅延回路に供給する遅延制御
信号を形成することにより、簡単な構成でしかも比較的
短時間で外部クロック信号に位相同期させた内部クロッ
ク信号を形成することができるという効果が得られる。

【００９６】（２） 外部端子から供給されたクロック
信号を分周回路で１／２分周して上記第１の端子に供給
するクロック信号を形成することより、外部クロック信
号のデューティに影響されないで安定でしかも高精度の
同期動作を行わせることができるという効果が得られ
る。

【００９７】（３） 上記遅延制御回路として、上記第
１の端子から供給されたクロック信号を４分周以上され
たクロック信号により１ビット当たりの上記遅延制御信
号を形成するための一連のシーケンス動作を行せること
により、簡単な構成でしかも欠確実に遅延制御信号を形
成することができるという効果が得られる。

【００９８】（４） 上記第１の分周回路により、外部
端子から供給されるクロック信号の立ち上がりに同期し
てそれを１／２分周して上記第１の端子に供給し、第２
の分周回路により上記第１の端子のクロック信号とは逆
相のクロック信号を形成し、第３の分周回路により上記
外部端子から供給されるクロック信号の立ち下がりに同
期してそれを１／２分周して第３の端子に供給し、第４
の分周回路により上記３の端子のクロック信号とは逆相
のクロック信号を形成して第４の端子に供給し、これら
の第２ないし第４の端子から供給されるクロック信号を
上記２進の重みを持った制御信号に対応した信号遅延を
行わせ、かつ上記遅延制御回路により形成された遅延制
御信号を共通に受ける第１の可変遅延回路と同一の回路
から構成される第２ないし第４の可変遅延回路により遅
延させて、上記第１ないし第４の可変遅延回路の出力信
号を組み合わせて上記外部端子から供給されたクロック
信号と同期した内部クロック信号を形成することによ
り、外部クロック信号のデューティに影響されないで安
定でしかも高精度の外部端子から供給させれたクロック
信号と同じ周波数の内部クロック信号の同期動作を行わ
せることができるという効果が得られる。

【００９９】（５） 上記外部端子から供給されるクロ
ック信号を１／２分周して上記第１の端子に供給するク
ロック信号とは逆相のクロック信号を形成して第２の端
子に供給する第２の分周回路と、上記第２の端子から供
給されるクロック信号を受け、上記２進の重みを持った
制御信号に対応した信号遅延を行わせ、かつ上記遅延制
御回路により形成された遅延制御信号を共通に受け、第
１の可変遅延回路と同一の回路から構成される第２の可
変遅延回路と、上記第１及び第２の可変遅延回路の出力
信号の立ち上がりエッジ又は立ち下がりエッジに同期し
て１ショットパルスを発生させて上記外部端子から供給
されたクロック信号と同期した内部クロック信号を形成
する内部クロック信号発生回路とを更に設けることによ
り、回路の簡素化と低消費電力化を図りつつ、外部クロ
ック信号のデューティに影響されないで安定でしかも高
精度の外部端子から供給させれたクロック信号と同じ周
波数の内部クロック信号の同期動作を行わせることがで
きるという効果が得られる。

【０１００】（６） 上記外部端子から供給されるクロ
ック信号を１／２分周するとともに、上記第１の端子に
供給するクロック信号の半周期分ずれたクロック信号を
形成して第３の端子に供給する第３の分周回路と、上記
第３の端子から供給されるクロック信号を受け、上記２
進の重みを持った制御信号に対応した信号遅延を行わ
せ、かつ上記遅延制御回路により形成された遅延制御信
号を共通に受け、第１の可変遅延回路と同一の回路から
構成される第３の可変遅延回路と、上記第１及び第３の
可変遅延回路の出力信号の排他的論理和により上記外部
端子から供給されたクロック信号と同期した内部クロッ
ク信号を形成する内部クロック信号発生回路とを更に設
けることにより、回路の簡素化と低消費電力化を図りつ
つ、外部クロック信号のデューティに影響されないで安
定でしかも高精度の外部端子から供給させれたクロック
信号と同じ周波数の内部クロック信号の同期動作を行わ
せることができるという効果が得られる。

【０１０１】（７） 上記外部端子から供給されるクロ
ック信号を１／２分周して上記第１の端子に供給するク
ロック信号とは逆相のクロック信号を形成して第２の端
子に供給する第２の分周回路、上記外部端子から供給さ
れるクロック信号を１／２分周するとともに、上記第１
の端子に供給するクロック信号の半周期分ずれたクロッ
ク信号を形成して第３の端子に供給する第３の分周回路
及び上記外部端子から供給されるクロック信号を１／２
分周するとともに、第３の端子に供給するクロック信号
とは逆相のクロック信号を形成して第４の端子に供給す
る第４の分周回路と、上記第２ないし第４の端子から供
給されるクロック信号をそれぞれ受け、上記２進の重み
を持った制御信号に対応した信号遅延を行わせ、かつ上
記遅延制御回路により形成された遅延制御信号を共通に
受け、第１の可変遅延回路と同一の回路から構成される
第２ないし第４の可変遅延回路と、上記第１ないし第４
の可変遅延回路の出力信号の立ち上がりエッジ又は立ち
下がりエッジに同期して１ショットパルスを発生させて
上記外部端子から供給されたクロック信号の立ち上がり
及び立ち下がりに同期した２倍周波数からなる内部クロ
ック信号を形成する内部クロック信号発生回路とを更に
設けることにより、外部クロック信号に同期し、しかも
２倍の周波数に逓倍された内部クロック信号を形成する
ことができるという効果が得られる。

【０１０２】（８） 第１の端子から供給されるクロッ
ク信号を受けてそれを２進の重みを持った制御信号に対
応して信号遅延を行わせる可変遅延回路を用い、位相比
較器により上記第１の端子から供給されるクロック信号
と上記可変遅延回路を通した上記クロック信号の遅延信
号とを位相比較し、その比較出力によりカウンタ回路を
制御して、上記第１の端子から供給されるクロック信号
に対して遅延信号が遅れているなら遅延量を少なくする
ように−１のダウン計数動作を行い、進んでいるなら遅
延量を増加させるように＋１のアップ計数動作を行うよ
うにすることにより、簡単な構成で外部クロック信号に
位相同期させた内部クロック信号を形成することができ
るという効果が得られる。

【０１０３】（９） 外部端子から供給されたクロック
信号を１／２分周して上記第１の端子に供給するクロッ
ク信号を形成することにより、外部クロック信号のデュ
ーティに影響されないで安定でしかも高精度の同期動作
を行わせることができるという効果が得られる。

【０１０４】（１０） 上記遅延制御回路として、逐次
比較動作によって遅延制御信号を最上位ビットから順に
生成し、それにより生成された遅延制御信号をカウンタ
回路にプリセットし、上記位相比較器の出力によりによ
り上記第１の端子から供給されるクロック信号に対して
遅延信号が遅れているなら遅延量を少なくするように−
１のダウン計数動作を行い、進んでいるなら遅延量を増
加させるように＋１のアップ計数動作を行うカウンタ回
路を設けることにより、簡単な構成でしかも比較的短時
間で外部クロック信号に位相同期させ、かつ外部クロッ
ク信号の周波数ずれ等にも追従させた内部クロック信号
を形成することができるという効果が得られる。

【０１０５】（１１） 上記遅延制御回路は、上記第１
の端子から供給されたクロック信号を４分周以上された
クロック信号により１ビット当たりの上記遅延制御信号
を形成するための一連のシーケンス動作を行せることに
より、簡単な構成でしかもロックインサイクル数が少な
くて確実に遅延制御信号を形成するとともに、外部クロ
ック信号の周波数の変動等にも追従させた内部クロック
信号を形成することができるという効果が得られる。

【０１０６】（１２） 上記第１ないし第４の可変遅延
回路の出力信号の立ち上がりエッジ又は立ち下がりエッ
ジに同期して１ショットパルスを発生させて上記外部端
子から供給されたクロック信号の立ち上がり及び立ち下
がりに同期した２倍周波数からなる内部クロック信号を
形成する内部クロック信号発生回路とを更に備えてなる
ことを特徴とする請求項１６の半導体集積回路装置。

【０１０７】（１３） 上記同期化回路をシンクロナス
ダイナミック型ＲＡＭに搭載することにより、高速動作
化を図ることができるという効果が得られる。

【０１０８】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、可変
遅延回路は、２進の重みを持って可変遅延時間が制御さ
れるものであれば何であってもよい。逐次比較回路は、
タイミング発生回路と記憶回路の組み合わせにより構成
するものであってもよい。つまり、カウンタ回路により
クロック信号を形成し、そのデコード信号により記憶回
路を順次に選択して、かかる記憶回路に前記のような遅
延制御信号を記憶させるようにするものであっもよい。

【０１０９】外部端子から供給されるクロック信号は、
前記のように１／２分周しないでそのまま位相比較器や
可変遅延回路に供給する構成であってもよい。つまり、
外部クロック信号のパルスデューティが変化しないもの
では、上記のように１／２分周回路を設けることの意味
が少なくなるからである。遅延制御信号は、前記のよう
な逐次比較回路の出力で固定的に設定するものであてっ
もよい。例えば、シンクロナスＤＲＡＭにおいて、電源
投入等の初期設定のときにその都度同期化させるもので
あってもよい。

【０１１０】ロックインサイクルが長くてよい場合に
は、カウンタ回路により上記遅延制御信号を形成するも
のであってもよい。この場合、ロックインサイクルを少
しでも短くするためにカウンタの初期値の最上位ビット
をセットして、可変遅延時間の最大値の半分に設定する
ようにと、最大でも半分の計数動作によって同期化信号
を形成することができる。

【０１１１】この発明は、外部端子から供給されるクロ
ック信号に同期した内部クロック信号を発生させる同期
化回路を備えた各種半導体集積回路装置に利用できる。
例えば、前記のようなシンクロナスＤＲＡＭの他に、シ
ンクロナスＳＲＡＭ（スタティック型ＲＡＭ）、あるい
はランバス仕様のダイナミック型ＲＡＭや、マイクロコ
ンピュータシステム等のようにシステムクロックに同期
してデータの入出力を行う各種の周辺機器に広く利用で
きるものである。

【０１１２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、第１の端子から供給される
クロック信号を受けてそれ２進の重みを持った制御信号
に対応して信号遅延を行わせる可変遅延回路を用い、位
相比較器により上記第１の端子から供給されるクロック
信号と上記可変遅延回路を通した上記クロック信号の遅
延信号との位相比較し、その出力信号を遅延制御回路に
供給し、その動作開始時において上記遅延制御信号の最
上位ビットから順にセットして上記位相比較器の出力に
より上記第１の端子から供給されるクロック信号に対し
て遅延信号が遅れているならそのビットをリセットし、
進んでいるならそのビットをセットして可変遅延回路に
供給する遅延制御信号を形成することにより、簡単な構
成でしかも比較的短時間で外部クロック信号に位相同期
させた内部クロック信号を形成することができる。

【０１１３】本願において開示される発明のうち他の代
表的なものによって得られる効果を簡単に説明すれば、
下記の通りである。すなわち、第１の端子から供給され
るクロック信号を受けてそれれを２進の重みを持った制
御信号に対応して信号遅延を行わせる可変遅延回路を用
い、位相比較器により上記第１の端子から供給されるク
ロック信号と上記可変遅延回路を通した上記クロック信
号の遅延信号とを位相比較し、その比較出力によりカウ
ンタ回路を制御して、上記第１の端子から供給されるク
ロック信号に対して遅延信号が遅れているなら遅延量を
少なくするように−１のダウン計数動作を行い、進んで
いるなら遅延量を増加させるように＋１のアップ計数動
作を行うようにすることにより、簡単な構成でしかも外
部クロック信号に位相同期させた内部クロック信号を形
成することができる。

【図面の簡単な説明】

【図１】この発明に係る同期化回路の一実施例を示すブ
ロック図である。

【図２】図１の同期化回路の動作の一例を説明するため
のタイミング図である。

【図３】図１の遅延制御回路ＶＤＬＣの一実施例を示す
ブロック図である。

【図４】図３のセレクタＳＥＬの一実施例を示す回路図
である。

【図５】図３の逐次比較回路ＣＯＭＰの一実施例を示す
回路図である。

【図６】図５の逐次比較回路の動作波形図である。

【図７】図３のカウンタ回路ＣＯＵＮＴの一実施例を示
す回路図である。

【図８】図７のカウンタ回路の動作波形図である。

【図９】図１の可変遅延回路の一実施例を示す回路図で
ある。

【図１０】図９の可変遅延回路の遅延時間と遅延制御信
号との関係を示す特性図である。

【図１１】図１の内部クロック発生回路ＣＬＫＧの一実
施例を示す回路図である。

【図１２】図１の一定量遅延回路ＤＬ１の一実施例を示
す回路図である。

【図１３】シンクロナスＤＲＡＭのＤＤＲ仕様を説明す
るための波形図である。

【図１４】図１３のＤＤＲ仕様１に対応したクロックパ
ルス発生回路の一実施例を示す回路図である。

【図１５】図１３のＤＤＲ仕様１に対応したクロックパ
ルス発生回路を用いた場合の同期化回路の動作波形図で
ある。

【図１６】図１３のＤＤＲ仕様１に対応した同期化回路
の他の一実施例を示すブロック図である。

【図１７】図１６の同期化回路の動作波形図である。

【図１８】図１３のＤＤＲ仕様２に対応した同期化回路
の一実施例を示すブロック図である。

【図１９】図１８の中点遅延出力を持つ可変遅延回路Ｖ
ＤＬａの一実施例を示す回路図である。

【図２０】図１８のＤＤＲ仕様２に対応した同期化回路
の動作波形図である。

【図２１】この発明に係る同期化回路の他の一実施例を
示すブロック図である。

【図２２】この発明に係る同期化回路の更に他の一実施
例を示すブロック図である。

【図２３】この発明の同期化回路に用いられる可変遅延
回路の他の一実施例を示す回路図である。

【図２４】図２３の可変遅延ｂ回路を用いた場合の動作
波形図である。

【図２５】この発明に係る同期化回路のパワーダウンモ
ードを説明するたの構成図である。

【図２６】この発明が適用されるシンクロナスＤＲＡＭ
の一実施例を示す全体ブロック図である。

【図２７】図２６のシンクロナスＤＲＡＭの動作の概略
を説明するための波形図である。

【符号の説明】

ＰＤ，ＰＤ１〜ＰＤ３…位相比較器、ＤＶ１〜ＤＶ６２
…分周回路、ＶＤＬＣ、ＶＤＬＣ１〜ＶＤＬＣ３…遅延
制御回路、ＶＤＬ１〜ＶＤＬ４，ＶＤＬａ１，ＶＤＬａ
２…可変遅延回路、ＤＬ１，ＤＬ１１，ＤＬ１２…一定
遅延回路、ＣＬＫＧ…クロック発生回路、ＳＥＬ…セレ
クタ、ＣＯＭＰ…逐次比較回路、ＣＯＵＮＴ…カウンタ
回路、ＡＵ…全加算回路、ＤＦＦ…Ｄ型フリップフロッ
プ回路、１０…モードレジスタ、２０…コマンドデコー
ダ、３０…タイミング発生回路、３０…クロックバッフ
ァ、５０…同期クロック発生回路、２００Ａ，２００Ｂ
…メモリアレイ、２０１Ａ，２０１Ｂ…ロウデコーダ、
２０２Ａ，２０２Ｂ…センスアンプ及びカラム選択回
路、２０３Ａ，２０３Ｂ…カラムデコーダ、２０５…カ
ラムアドレスバッファ、２０６…ロウアドレスバッフ
ァ、２０７…カラムアドレスカウンタ、２０８…リフレ
ッシュカウンタ、２０９…コントローラ、２１０…入力
バッファ、２１１…出力バッファ、２１２Ａ，Ｂ…メイ
ンアンプ、２１３…ラッチ／レジスタ、２１４Ａ，Ｂ…
ライトバッファ。

Claims (17)

【特許請求の範囲】
1. 【請求項１】 第１の端子から供給されるクロック信号
   を受け、２進の重みを持った制御信号に対応した信号遅
   延を行わせる第１の可変遅延回路と、 上記第１の可変遅延回路に対して２進の重みを持った遅
   延制御信号を供給する遅延制御回路と、 上記第１の端子から供給されるクロック信号と、上記第
   １の可変遅延回路を通した上記クロック信号の遅延信号
   との位相比較を行い、その比較結果を上記遅延制御回路
   に伝える位相比較器とを備え、 上記遅延制御回路は、動作開始時において上記遅延制御
   信号の最上位ビットから順にセットして上記位相比較器
   の出力により上記第１の端子から供給されるクロック信
   号に対して遅延信号が遅れているならそのビットをリセ
   ットし、進んでいるならそのビットをセットして上記遅
   延制御信号を形成することを特徴とする半導体集積回路
   装置。
2. 【請求項２】 外部端子から供給されたクロック信号を
   １／２分周して上記第１の端子に供給するクロック信号
   を形成する第１の分周回路を更に備えてなることを特徴
   とする請求項１の半導体集積回路装置。
3. 【請求項３】 上記遅延制御回路は、上記第１の端子か
   ら供給されたクロック信号を４分周以上されたクロック
   信号により１ビット当たりの上記遅延制御信号を形成す
   るための一連のシーケンス動作を行うものであり、 かかる一連のシーケンス動作は、上記第１の端子から供
   給されたクロック信号に同期して発生されたリセット信
   号により上記第１の可変遅延回路をリセットする動作
   と、上記位相比較のための可変遅延量設定動作とを含む
   ものであることを特徴とする請求項１又は請求項２の半
   導体集積回路装置。
4. 【請求項４】 上記第１の分周回路は、外部端子から供
   給されるクロック信号の立ち上がりに同期してそれを１
   ／２分周して上記第１の端子に供給するものであり、上
   記第１の端子のクロック信号とは逆相のクロック信号を
   形成して第２の端子に供給する第２の分周回路、上記外
   部端子から供給されるクロック信号の立ち下がりに同期
   してそれを１／２分周して第３の端子に供給する第３の
   分周回路及び上記３の端子のクロック信号とは逆相のク
   ロック信号を形成して第４の端子に供給する第４の分周
   回路と、 上記第２ないし第４の端子から供給されるクロック信号
   をそれぞれ受け、上記２進の重みを持った制御信号に対
   応した信号遅延を行わせ、かつ上記遅延制御回路により
   形成された遅延制御信号を共通に受け、第１の可変遅延
   回路と同一の回路から構成される第２ないし第４の可変
   遅延回路と、 上記第１ないし第４の可変遅延回路の出力信号を組み合
   わせて上記外部端子から供給されたクロック信号と同期
   した内部クロック信号を形成する内部クロック信号発生
   回路と上記第１の可変遅延回路の出力信号を第１の分周
   回路及び上記内部クロック信号発生回路での信号遅延に
   対応して遅延させて、上記位相比較器に伝える一定遅延
   回路とを更に備えてなることを特徴とする請求項２又は
   請求項３の半導体集積回路装置。
5. 【請求項５】 上記外部端子から供給されるクロック信
   号を１／２分周して上記第１の端子に供給するクロック
   信号とは逆相のクロック信号を形成して第２の端子に供
   給する第２の分周回路と、 上記第２の端子から供給されるクロック信号を受け、上
   記２進の重みを持った制御信号に対応した信号遅延を行
   わせ、かつ上記遅延制御回路により形成された遅延制御
   信号を共通に受け、第１の可変遅延回路と同一の回路か
   ら構成される第２の可変遅延回路と、 上記第１及び第２の可変遅延回路の出力信号の立ち上が
   りエッジ又は立ち下がりエッジに同期して１ショットパ
   ルスを発生させて上記外部端子から供給されたクロック
   信号と同期した内部クロック信号を形成する内部クロッ
   ク信号発生回路とを更に備えてなることを特徴とする請
   求項２又は請求項３の半導体集積回路装置。
6. 【請求項６】 上記外部端子から供給されるクロック信
   号を１／２分周するとともに、上記第１の端子に供給す
   るクロック信号の半周期分ずれたクロック信号を形成し
   て第３の端子に供給する第３の分周回路と、 上記第３の端子から供給されるクロック信号を受け、上
   記２進の重みを持った制御信号に対応した信号遅延を行
   わせ、かつ上記遅延制御回路により形成された遅延制御
   信号を共通に受け、第１の可変遅延回路と同一の回路か
   ら構成される第３の可変遅延回路と、 上記第１及び第３の可変遅延回路の出力信号の排他的論
   理和により上記外部端子から供給されたクロック信号と
   同期した内部クロック信号を形成する内部クロック信号
   発生回路とを更に備えてなることを特徴とする請求項２
   又は請求項３の半導体集積回路装置。
7. 【請求項７】 上記外部端子から供給されるクロック信
   号を１／２分周して上記第１の端子に供給するクロック
   信号とは逆相のクロック信号を形成して第２の端子に供
   給する第２の分周回路、上記外部端子から供給されるク
   ロック信号を１／２分周するとともに、上記第１の端子
   に供給するクロック信号の半周期分ずれたクロック信号
   を形成して第３の端子に供給する第３の分周回路及び上
   記外部端子から供給されるクロック信号を１／２分周す
   るとともに、第３の端子に供給するクロック信号とは逆
   相のクロック信号を形成して第４の端子に供給する第４
   の分周回路と、 上記第２ないし第４の端子から供給されるクロック信号
   をそれぞれ受け、上記２進の重みを持った制御信号に対
   応した信号遅延を行わせ、かつ上記遅延制御回路により
   形成された遅延制御信号を共通に受け、第１の可変遅延
   回路と同一の回路から構成される第２ないし第４の可変
   遅延回路と、 上記第１ないし第４の可変遅延回路の出力信号の立ち上
   がりエッジ又は立ち下がりエッジに同期して１ショット
   パルスを発生させて上記外部端子から供給されたクロッ
   ク信号の立ち上がり及び立ち下がりに同期した２倍周波
   数からなる内部クロック信号を形成する内部クロック信
   号発生回路とを更に備えてなることを特徴とする請求項
   ４の半導体集積回路装置。
8. 【請求項８】 第１の端子から供給されるクロック信号
   を受け、２進の重みを持った制御信号に対応した信号遅
   延を行わせる第１の可変遅延回路と、 上記第１の可変遅延回路に対して２進の重みを持った遅
   延量制御信号を供給する遅延制御回路と、 上記第１の端子から供給されるクロック信号と、上記第
   １の可変遅延回路を通した上記クロック信号の遅延信号
   との位相比較を行う位相比較器とを備え、 上記遅延制御回路は、上記位相比較器の出力によりによ
   り上記第１の端子から供給されるクロック信号に対して
   遅延信号が遅れているなら遅延量を少なくするように−
   １のダウン計数動作を行い、進んでいるなら遅延量を増
   加させるように＋１のアップ計数動作を行うカウンタ回
   路を含むものであることを特徴とする半導体集積回路装
   置。
9. 【請求項９】 外部端子から供給されたクロック信号を
   １／２分周して上記第１の端子に供給するクロック信号
   を形成する第１の分周回路を更に備えてなることを特徴
   とする請求項８の半導体集積回路装置。
10. 【請求項１０】 第１の端子から供給されるクロック信
    号を受け、２進の重みを持った制御信号に対応した信号
    遅延を行わせる第１の可変遅延回路と、 上記第１の可変遅延回路に対して２進の重みを持った遅
    延量制御信号を供給する遅延制御回路と、 上記第１の端子から供給されるクロック信号と、上記第
    １の可変遅延回路を通した上記クロック信号の遅延信号
    との位相比較を行い、その比較結果を上記遅延制御回路
    に伝える位相比較器とを備え、 上記遅延制御回路は、 動作開始時において上記遅延量制御信号の最上位ビット
    から順にセットして上記位相比較器の出力により上記第
    １の端子から供給されるクロック信号に対して遅延信号
    が遅れているならそのビットをリセットし、進んでいる
    ならそのビットをセットして上記遅延制御信号を形成す
    る第１の回路と、 上記位相比較器の出力によりにより上記第１の端子から
    供給されるクロック信号に対して遅延信号が遅れている
    なら遅延量を少なくするように−１のダウン計数動作を
    行い、進んでいるなら遅延量を増加させるように＋１の
    アップ計数動作を行うカウンタ回路を含む第２の回路
    と、 上記第１の回路で形成された遅延制御信号を上記第１の
    可変遅延回路に供給しかかる第１の回路により全ビット
    が確定した後に、上記第２の回路により形成された遅延
    制御信号を上記第１の可変遅延回路に供給するマルチプ
    レクサとを含むものであることを特徴とする半導体集積
    回路装置。
11. 【請求項１１】 上記遅延制御回路は、上記第１の端子
    から供給されたクロック信号を４分周以上されたクロッ
    ク信号により１ビット当たりの上記遅延制御信号を形成
    するための一連のシーケンス動作を行うものであり、 かかる一連のシーケンス動作は、上記第１の端子から供
    給されたクロック信号に同期して発生されたリセット信
    号により上記第１の可変遅延回路をリセットする動作
    と、上記位相比較のための可変遅延量設定動作とを含む
    ものであることを特徴とする請求項１０の半導体集積回
    路装置。
12. 【請求項１２】 上記外部端子から供給されるクロック
    信号を１／２分周して上記第１の端子に供給するクロッ
    ク信号とは逆相のクロック信号を形成して第２の端子に
    供給する第２の分周回路、上記外部端子から供給される
    クロック信号を１／２分周するとともに、上記第１の端
    子に供給するクロック信号の半周期分ずれたクロック信
    号を形成して第３の端子に供給する第３の分周回路及び
    上記外部端子から供給されるクロック信号を１／２分周
    するとともに、第３の端子に供給するクロック信号とは
    逆相のクロック信号を形成して第４の端子に供給する第
    ４の分周回路と、 上記第２ないし第４の端子から供給されるクロック信号
    をそれぞれ受け、上記２進の重みを持った制御信号に対
    応した信号遅延を行わせ、かつ上記遅延制御回路により
    形成された遅延制御信号を共通に受け、第１の可変遅延
    回路と同一の回路から構成される第２ないし第４の可変
    遅延回路と、 上記第１ないし第４の可変遅延回路の出力信号を組み合
    わせて上記外部端子から供給されたクロック信号と同期
    した内部クロック信号を形成する内部クロック信号発生
    回路とを更に備えてなることを特徴とする請求項１０又
    は請求項１１の半導体集積回路装置。
13. 【請求項１３】 上記外部端子から供給されるクロック
    信号を１／２分周して上記第１の端子に供給するクロッ
    ク信号とは逆相のクロック信号を形成して第２の端子に
    供給する第２の分周回路と、 上記第２の端子から供給されるクロック信号を受け、上
    記２進の重みを持った制御信号に対応した信号遅延を行
    わせ、かつ上記遅延制御回路により形成された遅延制御
    信号を共通に受け、第１の可変遅延回路と同一の回路か
    ら構成される第２の可変遅延回路と、 上記第１及び第２の可変遅延回路の出力信号の立ち上が
    りエッジ又は立ち下がりエッジに同期して１ショットパ
    ルスを発生させて上記外部端子から供給されたクロック
    信号と同期した内部クロック信号を形成する内部クロッ
    ク信号発生回路とを更に備えてなることを特徴とする請
    求項１１又は請求項１２の半導体集積回路装置。
14. 【請求項１４】 上記外部端子から供給されるクロック
    信号を１／２分周して上記第１の端子に供給するクロッ
    ク信号とは逆相のクロック信号を形成して第２の端子に
    供給する第２の分周回路、上記外部端子から供給される
    クロック信号を１／２分周するとともに、上記第１の端
    子に供給するクロック信号の半周期分ずれたクロック信
    号を形成して第３の端子に供給する第３の分周回路及び
    上記外部端子から供給されるクロック信号を１／２分周
    するとともに、第３の端子に供給するクロック信号とは
    逆相のクロック信号を形成して第４の端子に供給する第
    ４の分周回路と、 上記第２ないし第４の端子から供給されるクロック信号
    をそれぞれ受け、上記２進の重みを持った制御信号に対
    応した信号遅延を行わせ、かつ上記遅延制御回路により
    形成された遅延制御信号を共通に受け、第１の可変遅延
    回路と同一の回路から構成される第２ないし第４の可変
    遅延回路と、 上記第１ないし第４の可変遅延回路の出力信号の立ち上
    がりエッジ又は立ち下がりエッジに同期して１ショット
    パルスを発生させて上記外部端子から供給されたクロッ
    ク信号の立ち上がり及び立ち下がりに同期した２倍周波
    数からなる内部クロック信号を形成する内部クロック信
    号発生回路とを更に備えてなることを特徴とする請求項
    １２の半導体集積回路装置。
15. 【請求項１５】 外部端子から供給されたクロック信号
    を１／２分周して第１の端子に供給するクロック信号を
    形成する第１の分周回路と、 上記外部端子から供給されるクロック信号を１／２分周
    して上記第１の端子に供給するクロック信号とは逆相の
    クロック信号を形成して第２の端子に供給する第２の分
    周回路、上記第１の端子から供給されるクロック信号を
    受け、２進の重みを持った制御信号に対応した信号遅延
    を行わせる第１の可変遅延回路と、 上記第２の端子から供給されるクロック信号を受け、２
    進の重みを持った制御信号に対応した信号遅延を行わせ
    る第２の可変遅延回路と、 上記第１と第２の可変遅延回路に対して２進の重みを持
    った第１の遅延制御信号を供給する第１の遅延制御回路
    と、 上記第１の端子から供給されるクロック信号と、上記第
    １の可変遅延回路を通した上記クロック信号の遅延信号
    との位相比較を行い、その比較結果を上記第１の遅延制
    御回路に伝える第１の位相比較器と、 上記第１の端子から供給されるクロック信号を受け、上
    記第１の可変遅延回路と同一の回路で構成されて第１の
    出力端子と、その半分の遅延出力を形成する第２の出力
    端子とを持つ第５の可変遅延回路と、 上記第２の端子から供給されるクロック信号を受け、上
    記第１の可変遅延回路の半分の遅延出力を形成する出力
    端子とを持つ第６の可変遅延回路と、 上記第５と第６の可変遅延回路に対して２進の重みを持
    った第２の遅延制御信号を供給する第２の遅延制御回路
    と、 上記第２の端子から供給されるクロック信号と、上記第
    ５の可変遅延回路を通した上記クロック信号の遅延信号
    との位相比較を行い、その比較結果を上記第２の遅延制
    御回路に伝える第２の位相比較器と、 上記第５の可変遅延回路の出力信号を受け、２進の重み
    を持った制御信号に対応した信号遅延を行わせる第３の
    可変遅延回路と、 上記第６の可変遅延回路の出力信号を受け、２進の重み
    を持った制御信号に対応した信号遅延を行わせる第４の
    可変遅延回路と、 上記第３と第４の可変遅延回路に対して２進の重みを持
    った第３の遅延制御信号を供給する第３の遅延制御回路
    と、 上記第５の可変遅延回路の出力信号と、上記第３の可変
    遅延回路を通した上記クロック信号の遅延信号との位相
    比較を行い、その比較結果を上記第３の遅延制御回路に
    伝える第３の位相比較器とを備え、 上記第１、第２及び第３の遅延制御回路のそれぞれは、 動作開始時において上記遅延量制御信号の最上位ビット
    から順にセットして上記位相比較器の出力により上記第
    １の端子から供給されるクロック信号に対して遅延信号
    が遅れているならそのビットをリセットし、進んでいる
    ならそのビットをセットして上記遅延制御信号を形成す
    る第１の回路と、 上記位相比較器の出力によりにより上記第１の端子から
    供給されるクロック信号に対して遅延信号が遅れている
    なら遅延量を少なくするように−１のダウン計数動作を
    行い、進んでいるなら遅延量を増加させるように＋１の
    アップ計数動作を行うカウンタ回路を含む第２の回路
    と、 上記第１の回路で形成された第１ないし第３の遅延制御
    信号をそれぞれに対応した第１ないし第６の可変遅延回
    路に供給し、かかる第１の回路により全ビットが確定し
    た後に、上記第２の回路により形成された第１ないし第
    ３の遅延制御信号をそれぞれに対応した第１ないし第６
    の可変遅延回路に供給する第１ないし第３のマルチプレ
    クサとを含むものであることを特徴とする半導体集積回
    路装置。
16. 【請求項１６】 上記第１ないし第４の可変遅延回路の
    出力信号の立ち上がりエッジ又は立ち下がりエッジに同
    期して１ショットパルスを発生させて上記外部端子から
    供給されたクロック信号の立ち上がり及び立ち下がりに
    同期した２倍周波数からなる内部クロック信号を形成す
    る内部クロック信号発生回路とを更に備えてなることを
    特徴とする請求項１５の半導体集積回路装置。
17. 【請求項１７】 上記半導体集積回路装置は、シンクロ
    ナスダイナミック型ＲＡＭであり、上記外部端子から供
    給されたクロック信号に同期した内部クロック信号によ
    り少なくとも出力タイミングが制御されるものであるこ
    とを特徴とする請求項１ないし請求項１６のいずれか１
    つに記載の半導体集積回路装置。