JP2000259799A - Ｉｃカードと半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 機密保護の強化を実現したＩＣカードと半導
体集積回路装置を提供する。 【解決手段】 データ処理装置とかかるデータ処理装置
によるセキュリティ情報処理を含むデータ処理手順が書
き込まれたＲＯＭを含み、外部端子がリードライト装置
のような外部装置と電気的に接続されることによって動
作電圧が供給され、データ処理装置とかかるデータ処理
装置によるデータ処理手順が書き込まれたＲＯＭを含
み、上記データ処理手順に従うデータ処理動作が行われ
るＩＣカード又は半導体集積回路装置において、上記デ
ータ処理手順のタイミングを変化させる手段を設けるこ
とより、毎回、暗号処理の手順やタイミングが変わり時
間軸でみた場合の消費電流波形が変化するため、電流波
形を上記のように時間軸上で比較するというデータ依存
性の解析を実質的に不可能にして機密保護を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＩＣカードと半
導体集積回路装置に関し、特にＩＣカード及びプログラ
ム内蔵の１チップマイクロコンピュータのような半導体
集積回路装置における機密保護技術に利用して有効な技
術に関するものである。

【０００２】

【従来の技術】ＩＣカードは、主に勝手に書き換えられ
ない情報の保持や秘密情報である暗号鍵を使ったデータ
の暗号化や暗号文の復号化を行うために使われる装置で
ある。ＩＣカードは、電源を持っていないためリーダラ
イタに差し込まれると、電源の供給を受けて動作可能と
なる。このように動作可能になると、リーダライタから
コマンドを受け、かかるコマンドに従ってリーダライタ
との間でデータの転送を行う。ＩＣカードに関しては、
オーム社出版電子情報通信学会編水沢順一著「ＩＣカー
ド」などがある。

【０００３】ＩＣカードは、プログラムや重要な情報が
ＩＣカード用チップの中に密閉されているため、重要な
情報を格納したり、カードの中で暗号処理を行うために
使われている。ＩＣカードでの暗号処理の解読の難しさ
は、暗号アルゴリズムの解読の困難さと同じと考えられ
ていた。しかし、ＩＣカードが暗号処理を行っている時
の消費電流を観測して解析することにより、容易に暗号
処理の内容や暗号鍵が推定されることの可能性が示唆さ
れている。このことについては、John Wiley &sons 社
W.Rankl & W. Effing著「 Smart Card Handbook 」 の8.
5.1.1 Passtveprotective mechantsms( 263ページ) に
このような危険性が記載されている。

【０００４】

【発明が解決しようとする課題】ＩＣカード用チップを
構成しているＣＭＯＳ回路は、出力状態が１から０ある
いは０から１に変わった時に電流を消費する。特に、デ
ータバス２０３のバスは、大きな電気容量を持つため、
バスの値が１から０あるいは０から１に変わると、大き
な電流を消費する。そのため、消費電流を観測すれば、
ＩＣカード用チップの中で何が動作しているか分かる可
能性を示唆している。

【０００５】例えば、１６ビットのプリチャージバスに
データを転送する場合を考える。プリチャージバスは、
データ転送の前にすべてのバスの値を“０”にそろえる
バスである。このバスに、値は違うが“１”のビットの
数が同じデータ、例えば、“１”のビットの数が２であ
る１６進数で“８８”と“１１”、を転送した場合、電
流波形はほぼ同じ波形になると予測される。この理由
は、“０”から“１”へ変化したビットの数が同じであ
るため、同じように電流を消費し、同じ電流波形になる
からである。もし、“１”のビットの数が１つ異なるデ
ータ、例えば、“１”のビットの数が３である“８９”
や“１９”を転送した場合、“１”のビットの数が２の
データとは消費電流が異なる。これは、３ビット分バス
の値が“０”から“１”に変わったため、その分の電流
が消費される。そのため、先の２ビットが変化したデー
タに比べて消費電流が１ビット分大きくなる。一般に、
“１”のビットの数が多いほど電流波形は高くなるとい
う規則性がある。この規則性から転送されているデータ
を推定することができると思われる。

【０００６】そこで、本願発明者等においては、上記Ｉ
Ｃカード及びＩＣカード等に搭載される１チップマイク
ロコンピュータ等のような内蔵のプログラムにより一定
のデータ処理動作を行う半導体集積回路装置に対して上
記のような消費電流の観測による暗号処理の内容や暗号
鍵の解読をより確実に防止することができる機密保護技
術の開発に至った。

【０００７】この発明の目的は、機密保護の強化を実現
したＩＣカードと半導体集積回路装置を提供することに
ある。この発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、データ処理装置とかかるデ
ータ処理装置によるセキュリティ情報処理を含むデータ
処理手順が書き込まれたＲＯＭを含み、外部端子がリー
ドライト装置のような外部装置と電気的に接続されるこ
とによって動作電圧が供給され、データ処理装置とかか
るデータ処理装置によるデータ処理手順が書き込まれた
ＲＯＭを含み、上記データ処理手順に従うデータ処理動
作が行われるＩＣカード又は半導体集積回路装置におい
て、上記データ処理手順に従う適当なデータ処理動作の
タイミングを変化させる手段を設ける。

【０００９】

【発明の実施の形態】図１には、この発明が適用される
ＩＣカードの一実施例の外観図が示されている。ＩＣカ
ードは、プラスチックケースからなるカード１０１と、
かかるカード１０１の内部に搭載された点線で示された
ような1 チップのマイクロコンピュータ等からなるＩＣ
カード用チップ１０２とを持つものである。上記ＩＣカ
ードは、さらに上記ＩＣカード用チップ１０２の外部端
子に接続されている複数の接点（電極）１０３を持つ。
複数の接点１０３は、後で図２によって説明するような
電源端子ＶＣＣ、電源基準電位端子ＶＳＳ、リセット入
力端子ＲＥＳバー、クロック端子ＣＬＫ、データ端子Ｉ
／Ｏ−１／ＩＲＱバー、Ｉ／Ｏ−２／ＩＲＱバーとされ
る。ＩＣカードは、かかる接点１０３を通して図示しな
いリーダーライタのよをて外部結合装置から電源供給を
受け、また外部結合装置との間でのデータの通信を行
う。

【００１０】図２には、この発明に係るＩＣカードに搭
載されるＩＣカード用チップ（半導体集積回路装置）の
一実施例の概略ブロック図が示されている。同図の各回
路ブロックは、公知のＣＭＯＳ集積回路の製造技術によ
り、特に制限されないが、単結晶シリコンのような１個
の半導体基板上において形成される。

【００１１】この発明に係るＩＣカード用チップの構成
は、基本的にマイクロコンピュータと同じような構成で
ある。その構成は、クロック生成回路２０５、中央処理
装置（以下単にＣＰＵという場合がある）２０１、ＲＯ
Ｍ(Read Only Memory)２０６やＲＡＭ(Random Access M
emory)２０７、ＥＥＰＲＯＭ(Electrical Erasable Pro
grammable Read Only Memory）２０８などの記憶装置、
乱数発生回路（ＲＮＧ）２０９、入出力ポート（Ｉ／Ｏ
ポート）２０２などと、本発明によって追加された偽電
流発生回路２１０からなる。

【００１２】クロック生成回路２０５は、図示しないリ
ーダライタ（外部結合装置）から図１の接点１０３を介
して供給される外部クロックＣＬＫを受け、かかる外部
クロック信号に同期したシステムクロック信号を形成
し、それをチップ内部に供給する回路である。ＣＰＵ２
０１は、論理演算や算術演算などを行う装置であり、記
憶装置２０６、２０７、２０８は、プログラムやデータ
を格納する装置である。Ｉ／Ｏ（入出力）ポート２０２
は、リーダライタと通信を行う装置である。データバス
２０４とアドレスバス２０３は、各装置を相互に接続す
るバスである。

【００１３】上記記憶装置２０６，２０７，２０８のう
ち、ＲＯＭ２０６は、記憶内容が不揮発的に固定されて
いるメモリであり、主にプログラムを格納するメモリで
ある。揮発性メモリ（以下、ＲＡＭという）２０７は自
由に記憶情報の書き換えができるメモリであるが、電源
の供給が中断されると、記憶している内容が消えてなく
なる。ＩＣカードがリーダライタから抜かれると電源の
供給が中断されるため、ＲＡＭ２０７の内容は、保持さ
れなくなる。

【００１４】上記不揮発性メモリ（以下、ＥＥＰＲＯＭ
という）２０８は、内容の書き換えが可能な不揮発性メ
モリであり、その中に一旦書き込まれた情報は、電源の
供給が停止されてもその内部に保持される。このＥＥＰ
ＲＯＭは、書き換える必要があり、かつＩＣカードがリ
ーダライタから抜かれても保持すべきデータを格納する
ために使われる。例えば、ＩＣカードがプリペイドカー
ドとして使用されるような場合、のプリペイドの度数な
どは、使用するたびに書き換えられる。この場合の度数
などは、リーダライタか抜かれてもＩＣカード内で記憶
保持する必要があるため、ＥＥＰＲＯＭ２０８で保持さ
れる。乱数発生回路路２０９は、暗号処理などで使用す
る乱数を発生する。

【００１５】ＣＰＵ２０１は、いわゆるマイクロプロセ
ッサと同様な構成にされる。すなわち、その詳細を図示
しないけれども、その内部に命令レジスタ、命令レジス
タに書込まれた命令をデコードし、各種のマイクロ命令
ないしは制御信号を形成するマイクロ命令ＲＯＭ、演算
回路、汎用レジスタ（ＲＧ６等）、内部バスＢＵＳに結
合するバスドライバ、バスレシーバなどの入出力回路を
持つ。ＣＰＵ２０１は、ＲＯＭ２０６などに格納されて
いる命令を読み出し、その命令に対応する動作を行う。
ＣＰＵ２０１は、Ｉ／Ｏポート２０２を介して入力され
る外部データの取り込み、リードオンリメモリＲＯＭか
らの命令や命令実行のために必要となる固定データのよ
うなデータの読み出し、ＲＡＭやＥＥＰＲＯＭに対する
データの書き込みと読み出し動作制御等を行う。

【００１６】上記ＣＰＵ２０１は、クロック生成回路２
０５から発生されるシステムクロック信号を受けそのシ
ステムクロック信号によって決められる動作タイミン
グ、周期をもって動作される。ＣＰＵ２０１は、その内
部の主要部が、ＣＭＯＳ回路、すなわちＰチャンネル型
ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとからなる
回路から構成される。特に制限されないが、ＣＰＵ２０
１は、ＣＭＯＳスタティックフリップフロップのような
スタティック動作可能なＣＭＯＳスタテック回路と、信
号出力ノードへの電荷のプリチャージと信号出力ノード
への信号出力とをシステムクロック信号に同期して行う
ようなＣＭＯＳダイナミック回路とを含む。

【００１７】図３には、前記図２に示したＩＣカード用
チップの等価回路図が示されている。電源電圧ＶＣＣと
回路の接地電位との間に流れる電流Ｉは、バスライン、
ＣＰＵ、ＲＯＭ、揮発性メモリ、不揮発性メモリ、ＲＮ
Ｇ及び偽電流発生回路の各回路ブロックに流れる電流Ｉ
_BUS 、Ｉ_CPU 、Ｉ_MEM1、Ｉ_MEM2、Ｉ_RNG 、Ｉ_DUM の総和
（Ｉ_BUS ＋Ｉ_CPU ＋Ｉ_MEM1＋Ｉ_MEM2＋Ｉ_RNG ＋Ｉ_DUM ）
である。上記ＲＮＧの電流Ｉ_RNG と偽電流信号Ｉ
_DUM は、同じ内部状態及び同じ動作でも毎回異なるもの
とされる。

【００１８】前記の暗号アルゴリズムの解読は、上記Ｉ
Ｃカード内を流れる電流の総和の変化を統計的に解析す
ることを基本とすると推定される。そこで、この実施例
では、かかる解析を実質上不可能にさせるための１つの
技術として、かかる電流の変化に偽電流発生回路の電流
Ｉ_DUM を加える構成を採る。この場合、電流Ｉ_DUM は、
上記各内部回路動作と無関係で、かつ不規則性の電流値
にされる。言い換えるならば、上記内部回路において同
じ状態及び同じ動作でも毎回異なるよう、統計的な観点
での非再現性を持つようにされる。

【００１９】図４には、この発明を説明するための電流
波形図が示されている。信号電流Ｉ１は、前記データ処
理に伴って発生する電流の総和を表している。図３の例
においては、Ｉ１＝Ｉ_BUS ＋Ｉ_CPU ＋Ｉ_MEM1＋Ｉ_MEM2＋
Ｉ_RNG と表すことができる。これに対して、電流Ｉ２
は、偽電流であり、その電流値が変化（Ｖariable)され
る。この変化の意味は、前記のように内部回路動作に無
関係で、不規則性を持つようにされる。つまり、前記の
ような非再現性を持つ電流波形を持つようにされる。

【００２０】上記のような偽電流をＩＣカードに内蔵し
た場合、あるいはＩＣカード等に搭載される１チップの
マイクロコンピュータのような半導体集積回路装置に内
蔵させた場合、電源端子で観測される電流は、前記電流
Ｉ１＋Ｉ２とされる。このため、上記回路電流Ｉ１＋Ｉ
２には、上記偽電流Ｉ２が含まれるために、前記のよう
な統計的な手法による暗号処理の内容や暗号鍵の推定を
阻止することができるものである。

【００２１】図５には、偽電流発生回路の一実施例の概
略構成図が示されている。この実施例では、発振回路の
出力信号をその発振周波数とは非同期のタイミングジェ
ネータ出力をクロックとしてレジスタに取り込むことに
より乱数を発生させる。上記レジスタは、シフトレジス
タであり、クロックのタイミングにおいて入力された発
振出力が入力部のロジックスレッショルド電圧よりも高
いか低いかにより２値信号に変換して２進情報からなる
乱数を発生させる。

【００２２】上記乱数は、セレクタの入力データとされ
る。セレクタは、クロックにより乱数の各ビットに対応
されたスイッチをオン状態／オフ状態として、キャパシ
タＣ１〜Ｃ４にチャージアップ電流を流す。キャパシタ
Ｃ１ないしＣ４は、特に制限されないが、その容量値が
別々にされる。上記のように４つのキャパシタの容量値
を別々にすることにより、１つもチャージアップしない
組み合わせを含んで、チャージアップのみでは１６通
り、チャージアップとディスチャージとを含むものでは
８１通りもの電流値を作り出すことができる。このよう
な組み合わせが、乱数によって不規則的に発生できるた
めに、簡単な構成によって上記偽電流を発生させること
ができる。

【００２３】上記セレクタは、クロックに同期して偽電
流を発生させるものである。ＣＰＵ等はクロックに同期
して一連のデータ処理を行うものであるので、前記の各
回路ブロックに流れる電流Ｉ_BUS 、Ｉ_CPU 、Ｉ_MEM1、Ｉ
_MEM2、Ｉ_RNG 等もクロックに同期して発生される。その
ため、偽電流Ｉ_DUM をクロックに同期して発生させるこ
とにより、効率よくしかも効果的に前記統計的な手法に
よる電流変化の観測による暗号処理の内容や暗号鍵の推
定を実質的に不可能にすることができる。

【００２４】図６には、偽電流発生回路の一実施例の具
体的回路図が示されている。この実施例では、クロック
ドインバータ回路を縦列接続し、初段回路には発振回路
出力を供給する。この発振回路出力とは非同期のタイミ
ングジェネレータ出力により、上記クロックドインバー
タ回路の動作を制御する。上記縦列接続のクロックドイ
ンバータ回路の各段の出力信号は、駆動回路を構成する
クロックドインバータ回路の入力に供給される。駆動回
路を構成する各クロックドインバータ回路は、前記のよ
うな偽電流によってチャージアップされる容量（キャパ
シタ）が設けられる。上記駆動回路を構成する各クロッ
クドインバータ回路は、上記タイミングジェネレータ出
力がインバータ回路によって反転されて供給される。

【００２５】上記縦列接続のインバータ回路は、特に制
限されないが、その駆動能力が別々に設定される。これ
により、発振回路出力を入力とする縦列接続の各インバ
ータ回路は、上記タイミングジェネレータ出力が一方の
レベル（例えばハイレベル）のときに動作状態にされ
て、それに供給される信号がそれぞれの遅延時間に対応
した遅延時間により伝達される。そして、上記タイミン
グジェネレータ出力が他方のレベル（例えばロウレベ
ル）のときに、出力ハイインピーダンス状態にされる。
したがって、上記タイミングジェネレータ出力が他方の
レベル（例えばロウレベル）に変化したときの各段の出
力信号が上記駆動回路の入力信号として保持される。

【００２６】上記タイミングジェネレータ出力が一方の
レベルにあるとき、駆動回路を構成する各インバータ回
路は出力がハイインピーダンス状態にされる。したがっ
て、各容量はそれ以前の電荷の状態が保持されている。
上記タイミングジェネレータ出力が他方のレベルに変化
すると、上記のように各段の出力信号が上記駆動回路の
入力信号として保持されており、駆動回路の動作状態に
よって、入力信号のレベルが上記駆動回路のロジックス
レッショルド電圧に対して高いときにはロウレベルの出
力信号を形成し、低いときにはハイレベルの出力信号を
形成する。

【００２７】上記入力信号のレベルが上記駆動回路のロ
ジックスレッショルド電圧に対して高いときにはロウレ
ベルの出力信号を形成するが、そのときの容量に電荷が
蓄積されていたならディスチャージされ、容量に電荷が
存在しないなら電流が流れない。逆に、上記入力信号の
レベルが上記駆動回路のロジックスレッショルド電圧に
対して低いときにはハイレベルの出力信号を形成する
が、そのときの容量に電荷が蓄積されていたならその差
分に対応したチャージアップ電流が流れ、電荷が存在し
ないなら電源電圧ＶＣＣまでのチャージアップ電流が流
れる。このように、縦列接続のクロックドインバータ回
路の遅延時間が異なることによる各段の信号レベルが一
種の乱数であることに加えて、その以前の容量に保持さ
れた電荷の状態により、前記のようにチャージアップ電
流又はディスチャージ電流が異なるようにされる。つま
り、上記容量に保持されていた電荷そのものが乱数とし
ての要素を持つ。

【００２８】したがって、発振出力とそれをサンプリン
グするタイミングジェネレータ出力とが非同期であるこ
とによる直列接続のインバータ回路の各段での信号レベ
ルと、それ以前に容量に保持されていた電荷量との組み
合わせにより電流値としてみた場合に膨大な組み合わせ
の偽電流を形成することでき、同一状態と条件で何回か
の１チップマイクロコンピータをアクセスしても、不規
則性あるいは再現性の無い偽電流を発生させることがで
きる。この場合、電源電圧ＶＣＣ側から供給される電流
と、接地電位に流れる電流とが上記容量の蓄積電荷の有
無に対応して異なるものとされるから、電流解析をいっ
そう複雑にすることができる。そして、上記クロックに
同期して偽電流を発生させているので、電流解析による
暗号鍵の解読等を前記同様に効果的に阻止することがで
きる。

【００２９】図７には、偽電流発生回路の他の一実施例
の概略構成図が示されている。この実施例では、発振回
路の出力信号をカウンタで計数し、その計数出力を発振
周波数とは非同期のタイミングジェネレータ出力でサン
プリングし、レジスタにデータとして転送させる。レジ
スタの各段には、前記と同様な容量Ｃ１〜Ｃ６等を接続
する。この構成でも、上記カウンタの計数出力のサンプ
リングによって乱数を発生させるとともに、上記各容量
Ｃ１〜Ｃ６が保持している電荷の状態と上記乱数に対応
したハイレベル出力とロウレベル出力との組み合わせに
よって、前記同様に膨大な組み合わせからなる偽電流を
クロックに同期して発生させることができる。

【００３０】図８には、図２に示した乱数発生回路ＲＮ
Ｇモジュールにおけるインターフェイス部の一実施例の
ブロック図が示されている。１チップマイクロコンピュ
ータを構成するデータバスには、乱数生成ビットを保持
するフリップフロップ（フラグ）が設けられる。また、
乱数発生回路で形成された乱数は、乱数格納レジスタに
保持され、上記データバスからの読み出しが可能にされ
る。また、乱数生成回路の動作状態は、フリップフロッ
プに設定され、それを上記データバスから読み出すけこ
とができるようにされる。

【００３１】上記ＲＮＧモジュールで生成された乱数
を、上記乱数格納レジスタを介してＣＰＵが受け取り、
前記のような暗号信号処理に用いる。ＣＰＵは、乱数生
成ビットをセットすることにより、乱数生成回路を動作
状態にしたり停止状態にさせるとができる。このような
乱数生成回路の動作状態は、ＣＰＵによるステータスビ
ットの読み出しにより判定することができるようにされ
る。

【００３２】図９には、ＣＰＵによる乱数入手動作を説
明するための一実施例のフローチャート図が示されてい
る。ステップ（１）では、「乱数生成ビット」をセット
する。このような「乱数生成ビット」のセット（例えば
論理１）により、乱数生成回路が動作を開始する。

【００３３】ステップ（２）では、「ステータスビッ
ト」が乱数生成完了状態かいなかを判定する。つまり、
乱数生成回路は、乱数を生成して乱数格納レジスタに格
納すると、上記「ステータスビット」をセットする。も
しも、「ステータスビット」がセットされない場合（例
えば論理０）なら、ステップ（２）の判定に戻り、上記
「ステータスビット」がセット（例えば論理１）にされ
るまで待つ。

【００３４】ステップ（３）では、乱数格納レジスタに
有効な乱数が格納されているので、ＣＰＵは乱数格納レ
ジスタを指定してそれを読み出す。

【００３５】ステップ（４）では、「ステータスビッ
ト」を「乱数生成中」に状態遷移とする。つまり、前記
のように「ステータスビット」を論理０にリセットさせ
る。

【００３６】ステップ（５）では、上記乱数格納レジス
タから読み出した乱数が希望するデータ長であるか判定
し、もしも希望するデータ長では無い場合には、前記ス
テップ（２）に戻り、上記動作を繰り返す。上記乱数格
納レジスタから読み出した乱数が希望するデータ長であ
るときには、ステップ（６）に移行して上記「乱数生成
ビット」をリセットして乱数生成動作を終了させる。

【００３７】図１０には、乱数発生回路ＲＮＧモジュー
ルの一実施例の全体構成図が示されている。発振回路１
の出力は、入力データとしてシフトレジスタ８０５に入
力される。このシフトレジスタ８０５のシフトクロック
は、上記発振回路１とは別の発振回路２の発振出力を計
数するカウンタ１で形成される。つまり、シフトレジス
タ８０５のシフトクロックは、発振回路２の発振信号を
カウンタ１により分周することにより形成される。

【００３８】上記シフトレジスタ８０５の各段から出力
される複数ビットの信号は、発振回路出力調整回路を通
して補正され、乱数格納レジスタ（シフトレジスタ）８
０８の入力データとして出力される。この乱数格納レジ
スタ８０８のシフト動作に用いられるレジスタ用クロッ
ク８１２は、前記カウンタ１の計数出力を受けるカウン
タ２により更に分周されて形成される。このカウンタ２
の出力信号は、カウンタ３に供給されて前記ステータス
ビット用生成信号８１３が形成され、ステータスビット
８１０がフリップフロップ等に格納される。

【００３９】乱数生成ビットが格納されるフリップフロ
ップの出力信号は、制御信号として上記発振回路１、２
及びカウンタ１、２、３に動作制御信号として供給され
る。この制御信号が例えばハイレベルのような活性レベ
ルにされると、上記発振回路１、２及びカウンタ１、
２、３が動作状態にされて発振動作及び計数動作が有効
とされる。上記制御信号が例えばロウレベルのような非
活性レベルにされると、上記発振回路１、２及びカウン
タ１、２、３は非動作状態、つまり発振回路１と２は発
振動作を停止し、カウンタ１、２、３は計数動作を停止
する。

【００４０】上記発振回路１と２は、互いに発振周波数
が異なりようにされ、かつ、後述するように発振周波数
が意図的に変動するようにされる。更に、シフトレジス
タ８０５のシフトクロックに対して乱数格納レジスタ８
０８のシフトクロックはカウンタ２により分周されたも
のを用いるようにして、乱数生成動作毎に乱数格納レジ
スタに格納されるビットパターンが不規則性を持つよう
にされる。

【００４１】図１１には、図１０の発振回路１、２の一
実施例のブロック図が示されている。この実施例では、
ＰＬＬ（フェーズ・ロックド・ループ）回路により発振
回路が構成される。本来ＰＬＬ回路は、所定の基準周波
数に位相ロックするよう安定した周波数信号を形成する
ために用いられるものである。これに対して、この実施
例では、ＰＬＬ回路の位相制御動作により発振出力を不
安定にするするように用いる。

【００４２】基準信号は、比較用発振回路で形成され
る。この発振回路は、水晶発振回路のような高安定の発
振回路ではなく、リングオシレータ等のような非安定の
発振回路が用いられる。この比較用発振回路の発振信号
と、電圧制御発振回路の発振出力が分周された分周出力
とを位相比較器で比較し、その位相差（周波数差）に対
応した検出信号ＵＰ又はＤＯＷＮをローパスフィルタに
供給して制御電圧を形成し、上記電圧制御発振回路の発
振周波数を制御する。これにより、電圧制御型発振回路
の発振周波数を上記比較用発振回路の発振周波数に対し
て、上記分周回路の分周比の対応した逓倍した周波数で
発振させる。

【００４３】この実施例では、上記位相検出信号ＵＰ又
はＤＯＷＮを平滑するローパスフィルタに設けられる容
量に対し、それぞれ容量を介して比較用発振出力、電圧
制御型発振回路の分周出力及び発振回路の出力を伝え
て、制御電圧を変動させる。これらの回路及び容量は、
単数及び複数用いることが可能である。上記比較用発振
出力、電圧制御型発振回路の分周出力とはＰＬＬにより
同期化されるように制御されるが、その周波数が異なる
ために制御電圧にゆらぎを与えることができる。これに
対して、これらとは非同期で不安定発振回路で形成され
た発振出力を加えることにより、電圧制御型発振回路の
供給される制御電圧は、不規則に変化して電圧制御型発
振回路を制御する。

【００４４】つまり、ＰＬＬ回路が本来の帰還ループで
形成された制御電圧の他、これらとは非同期で、かつ不
安定発振回路で形成された発振信号によるノイズ成分が
加算されることになるために、極めて複雑な発振制御動
作を行うこととなって、周波数が時間の経過とともに変
動し、しかも一定の規則性を持たない発振回路出力を形
成することができる。これにより、乱数発生回路に適し
たランダム周波数変動発振回路を構成することができ
る。

【００４５】図１２には、上記図１１に設けられる不安
定発振回路の一実施例の回路図が示されている。この発
振回路は、基本的にはリングオシレータにより構成され
る。つまり、ＣＭＯＳインバータ回路の出力に抵抗と容
量（キャパシタ）とからなる信号遅延要素を奇数個、同
図では５個をリング状態に接続して発振回路を構成す
る。この実施例では、このようなリングオレータは、そ
れぞれの回路素子の特性が温度依存性や電源依存性を持
つものであるので、非安定の発振動作を行うものと見做
すことができる。

【００４６】この実施例では、上記のような素子特性の
温度依存性や電源依存性による比較的小さな変動に加え
て、上記遅延手段としての抵抗をスイッチを介して選択
的に並列接続される抵抗を設けることによって可変抵抗
回路を構成する。上記スイッチを前記のような比較用発
振回路の出力、及び分周回路の出力と、自身の発振出力
によりスイッチ制御することにより、上記遅延要素を可
変にするものである。つまり、スイッチとしてのＭＯＳ
ＦＥＴがオン状態のときには、抵抗値が小さくされて遅
延時間が短くなって発振周波数を高くするように作用
し、スイッチとしてのＭＯＳＦＥＴがオフ状態のときに
は、抵抗値が大きくなって遅延時間が長くなって発振周
波数を低くするように作用する。

【００４７】上記のように３つの可変遅延回路のそれぞ
れの遅延時間が、非同期でしかもそれぞれの遅延時間の
変化量が異なるようにすることにより、発振回路の発振
出力の比較的大きな変動幅を持って複雑に変動するもの
となる。このような発振回路を前記図１０の発振回路１
及び２、あるいは発振回路１又は２のいずれか一方に適
用することにより、不規則性を持った乱数を発生させる
ことができる。

【００４８】図１３には、上記図１１に設けられる不安
定発振回路の他の一実施例の回路図が示されている。こ
の発振回路は、基本的にはリングオシレータにより構成
される。つまり、ＣＭＯＳインバータ回路の出力に抵抗
と容量（キャパシタ）とからなる信号遅延要素を奇数
個、同図では５個をリング状態に接続して発振回路を構
成する。そして、そのうちの１つの遅延手段としての抵
抗をスイッチを介して選択的に並列接続される抵抗を設
けることによって可変抵抗回路を構成する。上記スイッ
チを前記のような自身の発振出力によりスイッチ制御す
ることにより、不安定な発振動作を行わせることができ
る。同図の発振回路は、それ自身の発振出力を利用して
不安定な発振出力を得るものであるので、前記図１０の
実施例における比較用発振回路として用いるようにする
ものであってもよい。

【００４９】図１４には、図１０の発振回路１、２の他
の一実施例のブロック図が示されている。この実施例で
も、ＰＬＬ（フェーズ・ロックド・ループ）回路により
発振回路が構成される。この実施例では、ＰＬＬ回路の
ローパスフィフルタの時定数を極端に小さくすることに
より、位相比較出力ＵＰとＤＯＷＮに対応して大きく変
化する制御電圧を形成する。これにより、電圧制御型発
振回路が発振周波数が大きく変化して出力信号の周波数
に大きな揺らぎを発生させることができる。

【００５０】図１５には、図１０の出力調整回路の一実
施例の構成図が示されている。図１０のレジスタ８０５
においては、シフトレジスタの素子プロセスのバラツキ
によって論理しきい値電圧がハイレベル側又はロウレベ
ル側にシフトしてしまう結果、前記のように発振回路１
の発振出力と、それと非同期の発振回路２の発振出力に
基づいて形成されたクロックを用いたとしても、特定の
ビットパターンの発生頻度が高くなってしまう場合が考
えられる。

【００５１】発振回路出力調整回路は、かかる特定のビ
ットパターンが発生した場合の調整を行うよう作用す
る。この実施例では、多入力ＥＯＲ（排他的論理和）回
路が用いられる。多入力ＥＯＲ回路は、複数ビットから
なる入力信号のうち、論理１の数が奇数個ならば論理１
に、それ以外なら論理０のような出力信号を形成する。
これにより、特定のビットパターンの頻度が高くなって
も、上記のような論理処理によって、不規則データに変
換することができる。

【００５２】出力調整回路は、上記のような多入力ＥＯ
Ｒの他に、全ビット０又は全ビット１のような単純なビ
ットパターンを検出して、それを変更するようにするも
のであれば何であっても良い。例えば、生成されたビッ
トパターンに１つ前に発生されたビットパターンを加算
又は減算させたり、その加算又は減算に当たり、桁をシ
フトさせたり、反転させたりすることにより、複雑なビ
ットパターンの発生を行うようにするものであってもよ
い。

【００５３】図１６には、この発明に係る乱数発生回路
の他の一実施例のブロック図が示されている。この実施
例では、互いに非同期で発振動作を行う２つの発振回路
２７０１と２７０２を用い、一方の発振回路２７０１の
発振出力を２値変換動作を行うフリップフロップ２７０
３の入力端子ＩＮに供給する。他方の発振回路２７０２
で形成された発振出力は、分周回路２７０５、２７０６
及び２７０７によりそれぞれ順次に分周して、３通りの
分周信号が形成される。上記発振出力と、上記各分周出
力と合わせて４通りのクロックを形成し、セレクタ２７
０８を介して１つの選択して上記フリップフロップ２７
０３のクロック端子ＣＫに供給する。

【００５４】フリップフロップ２７０３は、上記クロッ
ク端子ＣＫに供給されたクロックの立ち上がりエッジ又
は立ち下がりエッジにより、入力端子ＩＮに入力された
発振出力をハイレベル／ロウレベルを判定して、出力端
子ＯＵＴから論理１又は論理０の２値信号を出力させ、
それを乱数格納レジスタに格納させる。クロック端子Ｃ
Ｋに供給されるクロックの周期が上記のように変化する
ために、乱数生成速度の変更が可能になる。このような
乱数速度の変更は、主として前記暗号用演算回路に設け
られた機能であり、ユーザーが上記乱数速度を指定でき
るようにするものであるが、このような乱数発生回路を
流用する場合、前記統計的な手法による電流変化の観測
を実質的に無効にして暗号処理の内容や暗号鍵の推定を
不能にするためにも有益である。

【００５５】特に制限されないが、上記セレクタ２７０
８を乱数格納レジスタ２７０４に格納された１つ前の乱
数を用いて、いずれか１を選択するようにする。これに
より、上記発振回路２７０１と２７０２とを単純に非同
期で発振させる場合に比べて、フリップフロップ２７０
３で発生させるビットパターンを種々に設定することが
でき、再現性の無い乱数を発生させるようにしてもよ
い。

【００５６】図１７には、この発明に係る乱数発生回路
の他の一実施例のブロック図が示されている。この実施
例では、図１６に示したような分周回路とセレクタに代
えて、カウンタ２７４５と設定レジスタ２７４６及びカ
ウンタ／設定レジスタの比較器２７４７を用いて、フリ
ップフロップ２７４３のクロック端子ＣＫに入力される
クロックの周波数（周期）を変化させるものである。比
較器２７４７は、設定レジスタ２７４６に設定された設
定値とカウンタ２８４５の計数値を比較し、両者が一致
したならクロックパルスを発生させる。つまり、設定レ
ジスタ２７４６に設定された設定値に対応して、発振回
路２７４２の発振出力を分周させたパルスを形成するこ
とができる。

【００５７】この場合でも、設定レジスタ２７４６に供
給される設定値を単純に乱数を発生させる速度制御に用
いるものの他、前記のように乱数格納レジスタに発生さ
れた１つ前の乱数を設定することにより、乱数発生速度
そのものをランダムにすることもできる。

【００５８】図１８には、この発明に係る半導体集積回
路装置の一実施例の要部ブロック図が示されている。こ
の実施例では、偽電流生成部２８０５には互いに異なる
２つの周波数信号を用いて、シフトレジスタ等により乱
数を発生する乱数発生回路が含まれ、かつ、かかる乱数
に従って前記のような不規則性の電流、あるいは何回か
の同じ状態及び条件での信号処理動作に対して再現性の
無い電流を発生させる偽電流発生回路が設けられる。

【００５９】この実施例では、上記２つの周波数信号の
うち、データとしての周波数信号を形成する発振回路２
８０４は、発振回路制御回路によりその発振状態と発振
停止状態とに制御される。ＣＰＵ２８０１は、バスライ
ン２８０２を介して発振回路制御回路２８０６に発振状
態か発振停止状態かのコマンドを入力する。ＣＰＵ２８
０１が発振状態を指示するコマンドを発振回路制御回路
に入力した場合、発振回路制御回路２８０６は、上記コ
マンドに対応して発振回路２８０４を発振状態にする。
発振回路２８０４が発振状態にされると、前記のような
乱数が生成されて半導体集積回路装置の電源端子には前
記のような乱数に従った偽電流が含まれるようになる。

【００６０】上記ＣＰＵ２８０１が発振停止状態を指示
するコマンドを発振回路制御回路に入力した場合、発振
回路制御回路２８０６は、上記コマンドに対応して発振
回路２８０４を発振停止状態にする。発振回路２８０４
が発振停止状態にされると、前記のような乱数の発生が
停止される。これにより、半導体集積回路装置の電源端
子には前記のような偽電流が除去される。あるいは、一
定の乱数に従った一定の電流が流れるだけとなり、実質
的に偽電流が除去されたと等価になる。上記ＣＰＵは、
そのソフトウェアの中に上記発振回路２８０４の動作状
態と停止状態とに適宜に切り替える。したがって、多数
回にわたるマイクロコンピュータの動作を統計的に解析
する場合においては、上記偽電流を生成しない場合も上
記偽電流が生成された場合とのが組み合わされることに
よって、相対的にみると偽電流を生成したと等価となる
ものである。

【００６１】図１９には、この発明に係る半導体集積回
路装置の他の一実施例の要部ブロック図が示されてい
る。この実施例では、前記同様に発振回路制御回路がＣ
ＰＵからのコマンドによって、乱数生成器内部発振回路
の動作状態と停止状態とが指示される。乱数生成器内部
発振回路は、それが動作状態にされると発振信号を乱数
生成レジスタに供給して偽信号ジェネレータ制御回路の
動作時間を指示する乱数を発生させる。

【００６２】上記偽電流生成部では、上記乱数生成器内
部発振回路で形成された周波数信号と、タイミングジェ
ネレータからのクロック信号により発生された乱数によ
り電流値が指定される偽電流を生成する。この偽電流の
発生時間は、上記乱数生成レジスタで指定されるもので
あるので、乱数に対応した偽電流が含まれる時間と、そ
れが含まれない時間割合が時間の経過とともに変化する
ものとなる。したがって、多数回にわたるマイクロコン
ピュータの動作を統計的に解析する場合において、上記
偽電流を生成しない場合も上記偽電流が生成された場合
との時間割合が複雑に組み合わされることによって、相
対的にみると偽電流を変化幅をいっそう広くできるもの
となる。

【００６３】図２０には、この発明に係る半導体集積回
路装置の他の一実施例の要部ブロック図が示されてい
る。一般に１チップマイクロコンピュータには、スリー
プ（ＳＬＥＥＰ）モードが設けられる。このスリープモ
ードでは、内部回路の動作が停止状態にされて、前記の
ようなマイクロコンピュータの動作の統計的な解析が行
われることはない。このようなスリープモードＳＬＥＥ
Ｐあるいは低消費電力モードでは、偽電流生成部の動作
を停止状態にして、低消費電力化を図るようにするもの
である。つまり、ＳＬＥＥＰ信号がハイレベルのスリー
プモードになると、発振回路と偽電流生成部の動作を停
止させて消費電流を削減する。

【００６４】図２１には、この発明に係る半導体集積回
路装置の更に他の一実施例の要部ブロック図が示されて
いる。この実施例では、プログラムでのデータ参照領域
の判定回路が付加される。図２１では、上記データ参照
領域の例として、記憶装置１、記憶装置２及びレジスタ
１とレジスタ２の４通りが用意されている。記憶装置１
と２は、例えばＲＯＭ、ＲＡＭ、ＥＥＰＲＯＭ等の各記
憶エリアのことであり、レジスタ１と２は、例えばＩ／
Ｏポートや特定のレジスタのことである。

【００６５】上記各データ参照エリアに一対一に対応し
て、偽電流生成部が設けられる。つまり、記憶装置１用
タイミングジェネレータ３２０６に対しては、偽電流生
成部３２０７が設けられ、記憶装置２用タイミングジェ
ネレータ３２０８に対しては、偽電流生成部３２０９が
設けられ、レジスタ１用タイミングジェネレータ３２１
０に対しては、偽電流生成部３２１１が設けられ、レジ
スタ２用タイミングジェネレータ３２１２に対しては、
偽電流生成部３２１３が設けられる。

【００６６】領域判定回路３２０４は、ＣＰＵ３２０１
が出力するアドレス情報等をバスライン３２０３を介し
て取り込む。割り込み制御回路３２０２は、割り込み動
作によって動作領域判定回路３２０４の動作を有効／無
効とする。動作領域判定回路が有効とされたなら、バス
ライン上のアドレスを監視して、記憶装置１、２又はレ
ジスタ１、２のいずれかに該当するアドレスが指定され
なら、それぞれに対応した偽電流生成回部を動作させ
る。

【００６７】例えば、記憶装置１がＲＡＭで、記憶装置
２がＥＥＰＲＯＭに割り当てられ、レジスタ１がＩ／Ｏ
ポート１に、レジスタ２がＩ／Ｏポートに割り当てられ
た場合、ＣＰＵ３２０１がＲＡＭをアクセスしていると
きには、記憶装置１用タイミングジェネータ３２０６で
形成されたクロックと、発振回路３２０５で形成された
発振出力をとを用いて乱数を発生させて、偽電流生成部
３２０７により偽電流を発生させる。ＣＰＵ３２０１が
ＥＥＰＲＯＭをアクセスしているときには、記憶装置２
用タイミングジェネータ３２０８で形成されたクロック
と、上記発振回路３２０５で形成された発振出力とを用
いて乱数を発生させて、偽電流生成部３２０９により偽
電流を発生させる。

【００６８】同様にＣＰＵ３２０１がＩ／Ｏポート１を
用いてデータの入出力を行うときには、レジスタ１用タ
イミングジェネータ３２１０で形成されたクロックと、
発振回路３２０５で形成された発振出力とを用いて乱数
を発生させて、偽電流生成部３２１１により偽電流を発
生させる。ＣＰＵ３２０１がＩ／Ｏポート２を用いてデ
ータの入出力を行うときには、レジスタ２用タイミング
ジェネータ３２１２で形成されたクロックと、発振回路
３２０５で形成された発振出力をとを用いて乱数を発生
させて、偽電流生成部３２１３により偽電流を発生させ
る。

【００６９】以上のように、ＣＰＵ３２０１がアクセス
しているアドレス空間毎に偽電流生成部そのものが切り
替えられるので、偽電流生成部そのものが前記のように
不規則電流を形成していることに加え、偽電流生成部そ
のものも切り替えることによって、不規則電流の組み合
わせをいっそう複雑にすることができる。

【００７０】図２２には、この発明に係る半導体集積回
路装置の更に他の一実施例の要部ブロック図が示されて
いる。この実施例では、ＣＰＵが発生するアドレス及び
ＣＰＵが授受するデータを前記乱数の代わりに利用す
る。つまり、ＣＰＵが形成するアドレスに対応して偽電
流値が異なるようにされる。偽電流ジェネレータ制御回
路は、ＣＰＵ等からのコマンドによって前記のように動
作が有効／無効にされる。偽電流ジェネレータ入力生成
回路は、偽電流ジェネレータ制御回路から動作が有効に
されると、バスライン上のアドレス信号を取り込む、そ
れを乱数と見做してタイミングジェネータのクロックに
同期して偽電流を形成する。このとき、同じアドレスで
も、タイミングジェネレータでのタイミングとの関係で
電流波形として見た場合には、異なる偽電流と同等の効
果を発揮させることができる。

【００７１】ＩＣカード用チップ等のような１チップマ
イクロコンピュータにおいては、外部のクロックに同期
して、ある決まった一定のタイミングでプログラムを実
行する。また、通常のプログラムを実行する場合、毎
回、命令の実行サイクル数は固定しており、その結果電
流波形も固定している。

【００７２】前記の統計的な電流解析による暗号処理の
内容や暗号鍵を推定する手法は、上記のような１チップ
マイクロコンピュータの動作の特徴を利用するものであ
る。つまり、ＩＣカードへの入力データを変化させて、
毎回、同じ動作をさせた場合、特定のタイミングではい
つも同じ命令を実行している。したがって、入力データ
に依存した消費電流波形の特徴がある場合、その電流波
形を同じ時間軸上で比較することによって、その特徴を
検出することが比較的簡単にできると考えられる。さら
に、暗号鍵などのセキュリティ情報や暗号処理のアルゴ
リズム上のデータに対する消費電流波形の依存性がある
場合、このデータ依存性を統計処理によって累積させる
ことにより顕在化させ、セキュリティ情報を不正入手さ
れてしまうことになる。

【００７３】本願発明者においては、機密保護の強化を
実現したＩＣカードと半導体集積回路装置の実現のため
に、前記のような偽電流を発生させることに代え、ある
いはそれと共にランダムな信号を発生する装置を利用し
て、暗号処理の手順あるいはタイミングを変更すること
を考えた。このようにすることにより、毎回、暗号処理
の手順やタイミングが変わるので、時間軸でみた場合の
消費電流波形が変化する。特定の暗号処理を行うタイミ
ングが変化することになり、電流波形を上記のように時
間軸上で比較することによってデータ依存性の解析を困
難に、言い換えると実質的に不可能にすることができ
る。

【００７４】図２３には、この発明に係るＩＣカードに
搭載されるＩＣカード用チップ（半導体集積回路装置）
の一実施例の概略ブロック図が示されている。同図の各
回路ブロックは、前記図２と同様に公知の半導体集積回
路の製造技術により、特に制限されないが、単結晶シリ
コンのような１個の半導体基板上において形成される。

【００７５】この発明に係るＩＣカード用チップ４０１
の構成は、前記同様に中央処理装置（ＣＰＵ）４１３、
ＲＯＭ(Read Only Memory)４１０やＲＡＭ(Random Acce
ss Memory)４１１、ＥＥＰＲＯＭ(Electrical Erasable
Programmable Read Only Memory）４１２などの記憶装
置、入出力ポート（Ｉ／Ｏポート）４１４などと、本発
明によって追加された乱数発生器４０２及びタイミング
生成回路４０６からなる。

【００７６】前記図２のように、タイミング生成回路４
０６には、図示しないが外部端子から供給されるクロッ
ク信号を受け、ＣＰＵ４１３等の内部回路の動作に必要
なクロック信号を形成するクロック生成回路が含まれ
る。また、前記暗号用演算回路（ＲＮＧモジュール）を
搭載した場合、それに必要な乱数を上記乱数発生器４０
２で形成したものを併用するものであってもよい。例え
ば、乱数発生器４０２は、前記図６〜図１４等のうち乱
数生成に関連する部分のものを用いることができる。

【００７７】この実施例では、乱数発生器４０２は、乱
数つまりランダムな信号を発生させる。タイミング生成
回路４０６は、大まかに説明すると上記発生された乱数
によりインターバルを可変にするタイマを構成して、Ｃ
ＰＵの割り込み処理をランダムに挿入することによって
タイミングを変更する。インターバル生成回路４０３
は、上記乱数を受け取り保持している。アンダーフロー
判定回路４０５は、カウンタ４０７の出力が零のときに
はセレクタ４０８をインターバル生成回路４０３側に接
続し、上記乱数がカウンタ４０７の初期値としてセット
（ロード）する。カウンタ４０７に上記乱数に対応した
初期値がセットされると、アンダーフロー判定回路４０
５がそれを検出してセレクタ４０８をデクリメンタ４０
４側に切り替える。これにより、カウンタ出力がデクリ
メンタ４０４に入力されて、−１の演算動作が行われ
て、上記セレクタ４０８を通してカウンタ４０７に入力
されることにより、−１ずつのダウンカウント動作が行
われる。

【００７８】アンダーフロー判定回路４０５は、上記ダ
ウンカウント動作によってカウンタ４０７の出力が零に
なったことを検出すると、ＣＰＵ４１３に対して割り込
み要求信号４０９を発生させるとともに、セレクタ４０
８を切り替えてカウンタ４０７にインターバル生成回路
４０３に入力された乱数を初期値としてリロードする。
このリロードされた初期値によりカウンタ４０７の出力
が零でなくなるため、アンダーフロー判定回路４０５は
セレクタ４０８をデクリメンタ４０４に切り替えて再び
前記のようなダウンカウント動作を行う。

【００７９】以上のような動作の繰り返しにより、ＣＰ
Ｕ４１３には、タイミング生成回路４０６からランダム
なタイミングでの割り込み要求４０９が入力されて、そ
の都度本来のデータ処理が中断されて、上記割り込み要
求に対応した別のデータ処理が行われる。この割り込み
によるデータ処理は、前記のように電流波形を上記のよ
うに時間軸上で変化させることを目的とするので、本来
のデータ処理動作には悪影響を与えない適当なデータ処
理、例えばＲＡＭ４１１、ＥＥＰＲＯＭ等の読み出し動
作等が行われる。

【００８０】図２４には、この発明に係るＩＣカード用
チップの動作の一例を説明するためのタイミング図が示
されている。乱数発生器で形成された乱数５０１（乱数
Ａ）が初期値５０２としてカウンタにロードされて、前
記のようにダウンカウント動作が行われてカウント値が
−１ずつの計数動作に対応して小さくなる。同図には、
このようなダウン計数動作によるカウント値５０４の変
化を右下がりの直線により表している。

【００８１】上記のようなダウン計数動作中では、ＩＣ
カード用チップでは、暗号処理５０７等の本来のデータ
処理を行っている。上記カウント値５０４が零になる
と、割り込み要求５０５が発生されるので、上記暗号処
理５０７が中断されて、それに代わって割り込み処理５
０８が実行される。この割り込み要求と同時に乱数発生
器では乱数５０１が上記とは異なる乱数Ｂを形成してお
り、初期値５０３としてカウンタにロードされて、前記
のようにダウンカウント動作が行われる。上記一定の割
り込み動作が終了すると、上記中断された暗号処理５０
７が再び実行される。そして、上記カウント値５０４が
零になると、再び割り込み要求が発生される。

【００８２】上記のような割り込み要求がなされるイン
ターバル５０６が、前記乱数発生器で形成された乱数５
０１によってランダムに、言い換えるならば、不規則あ
るいは再現性が無いように変化するものとなる。このよ
うにＩＣカード用チップの本来のデータ処理とは無関係
な割り込み処理がランダムに挿入されることによって、
毎回、暗号処理の手順やタイミングが変わり時間軸でみ
た場合の消費電流波形が変化することになる。これによ
り、特定の暗号処理を行うタイミングが変化することに
なり、電流波形を上記のように時間軸上で比較すること
によってデータ依存性の解析を実質的に不可能にするこ
とができる。

【００８３】図２５には、この発明に係るＩＣカード用
チップの動作の一例を説明するための波形図が示されて
いる。同図（Ａ）には、この発明の理解を容易にするた
めに、通常のＩＣカード用チップでの動作波形が比較の
ために示され、同図（Ｂ）に、この発明に係るＩＣカー
ド用チップの波形図が示さている。

【００８４】同図（Ａ）では、１回目（１st tracing)
と２回目の電源電流Ｉ１とＩ２は、バスＢｕｓに対して
同じ信号が伝えられて、同じ回路が動作するので同様な
波形（Ｉ１＝Ｉ２）になるものである。このようにある
決まった一定のタイミングでプログラムを実行し、毎
回、命令の実行サイクル数は固定しており、その結果電
流波形も上記のように同一になるものである。

【００８５】同図（Ｂ）に示すように、ランダムな割り
込み処理が挿入された場合には、１回目と２回目とで仮
に同じ、暗号処理等を行った場合でも、その都度割り込
みによるダミールーチン（dummy routine)が実行される
タイミングが異なり、それに対応して１回目の電流Ｉ１
と２回目の電流Ｉ２とでは、その電流波形が異なる（Ｉ
１≠Ｉ２）ものとなってしまう。この結果、本願発明に
係るＩＣカード等では暗号鍵などのセキュリティ情報や
暗号処理のアルゴリズム上のデータに対する消費電流波
形に格別な依存性など存在しなくなり、前記のように電
流波形の解析による暗号鍵の解読等を徒労にしてしまう
ことができる。

【００８６】図２６には、この発明に係るＩＣカードに
搭載されるＩＣカード用チップ（半導体集積回路装置）
の他の一実施例の概略ブロック図が示されている。この
実施例では、乱数発生器４０２に代えて乱数設定レジス
タ４１５が設けられる。乱数設定レジスタ４１５には、
ＣＰＵ４１３による乱数発生プログラムにより発生され
た乱数がロードされる。ＣＰＵ４１３は、特に制限され
ないが、割り込み要求に対応してＲＯＭ４１０に内蔵さ
れた乱数発生プログラムを実行して、掛け算や加算等の
乱数発生処理を行って生成された乱数を乱数設定レジス
タ４１５にロードする処理を行う。

【００８７】タイミング生成回路４０６において、イン
ターバル生成回路４０３に上記生成された乱数をロード
させることにより、前記同様にランダムなインターバル
での割り込み要求が発生され、その都度上記プログラム
によって乱数を形成し、本来のデータ処理に戻るように
するものである。このため、ＩＣカードをリーダライタ
に接続した場合、それを受けてＣＰＵ４１３はまず乱数
生成プログラムを実行するようにすればよい。この構成
では、ソフトウェア的に乱数を発生させるので、回路の
簡素化を図ることができる。

【００８８】図２７には、この発明に係るＩＣカードに
搭載されるＩＣカード用チップ（半導体集積回路装置）
の他の一実施例の概略ブロック図が示されている。この
実施例では、乱数発生器４０２に代えて発振器４１６が
設けられる。この発振器４１６は、素子の温度変化や電
源電圧の変化に対応して素子特性が変化することを利用
したリングオシレータや、自己の発振信号により時定数
が変化させられる前記図１２や図１３のようなリングオ
シレータあるいは図１１、図１４のようにＰＬＬ回路を
利用して不安定な発振動作を行うようにした発振回路を
用いるとよい。

【００８９】この実施例では、上記の発振器４１６の発
振周波数の変動に対応してカウンタのクロック周期が変
化し、同じ計数値でもアンダーフロー判定回路４０５が
オールゼロを判定する周期（インターバル）が異なるよ
うになって、前記同様にランダムな割り込み要求が行わ
れるようになる。

【００９０】この実施例では、監視用レジスタ４１７が
付加されている。これにより、ランダムなタイミング挿
入が正常に機能しているかどうかをＣＰＵ４１３のプロ
グラムから監視できる。割り込み要求４０９によって、
監視用レジスタ４１７の中のフリップフロップＦ／Ｆが
セットされる。監視用レジスタ４１７は、データバスを
介してＣＰＵ４１３からリードすることができる。以上
に説明した監視手段は、ＩＣカード用チップ（１チップ
マイクロコンピュータ）に対する物理的な破壊を用いた
不正情報入手に対抗するプログラムを作成するのが容易
になるという点で重要な意味を持つものである。

【００９１】図２８には、この発明に係るＩＣカードに
搭載されるＩＣカード用チップ（半導体集積回路装置）
の更に他の一実施例の概略ブロック図が示されている。
この実施例では、乱数発生器４０２とタイミング生成回
路４０６とで形成されたランダムな信号を利用して、Ｃ
ＰＵ４１３に以上の命令からなる擬似的処理を挿入し、
タイミングを変更するものである。

【００９２】タイミング生成回路４０６は、乱数発生器
４０２を利用してランダムな命令挿入タイミングを供給
する。ＣＰＵ４１３は、アドレスバスとデータバスを介
して、ＲＯＭ４１０からの命令をフェッチし、その命令
を実行する。フェッチした命令は、命令レジスタ４０１
４から命令変更回路４００４を経由して、命令デコーダ
４００８に送られる。命令デコーダ４００８からの信号
を受けて、制御回路４００９は、演算器４０１３やその
他の回路を制御して、命令の実行を制御する。

【００９３】通常は、命令レジスタ４０１４からの命令
は、命令変更回路４００４において、変更されることな
く、命令デコーダ４００８に送られる。しかし、命令挿
入タイミングが要求されていると、命令変更回路４００
４は命令をノーオペレーション命令（ＮＯＰ命令）に変
更する。さらにこの時、この図には示していないがプロ
グラムカウンタ４０１２の更新停止信号を出力する。こ
の更新停止信号は、命令実行に伴うプログラムカウンタ
４０１２の更新を停止することを指示する。これは、上
記命令変更回路４００４によって挿入されるＮＯＰ命令
によって、プログラムカウンタ４０１２の変更が余分に
行われないようにするためである。

【００９４】図２９には、図２８のＩＣカード用チップ
の動作の一例を説明するためのタイミング図である。同
図には、命令挿入タイミングが要求されていない通常動
作の場合のタイミング図が示されている。ＣＰＵは、ア
ドレスバスとデータバスを介して、ＲＯＭからの命令を
フェッチしてその命令を実行する。つまり、フェッチし
た命令は、命令レジスタから命令変更回路を経由して、
命令デコーダに送られて命令実行がなされる。つまり、
ＲＯＭからの命令フェッチからその実行までがＡ−Ｂ−
Ｃ−Ｄ−Ｅ−Ｆのように順次に行われる。

【００９５】図３０には、図２８のＩＣカード用チップ
の動作の他の一例を説明するためのタイミング図であ
る。同図には、命令挿入タイミングが要求された場合の
タイミング図が示されている。つまり、命令Ｂの命令実
行を行うときに命令挿入タイミング１４０７が発生する
と、このとき命令Ｂが変更を受けてＮＯＰ命令１４０６
が実行される。ＮＯＰ命令１４０６の実行時には、再び
命令Ｂのフェッチサイクル１４０２が行なわれる。この
ように図３０では、命令挿入タイミング１４０７によっ
て通常の暗号処理に悪影響を及ぼさない命令挿入が行わ
れて、タイミングが変更されるものである。

【００９６】図３１には、図２８のＩＣカード用チップ
の更に他の動作の一例を説明するためのタイミング図で
ある。同図には、命令挿入タイミングが要求されていな
い通常動作の場合のタイミング図が示されている。ＣＰ
Ｕは、アドレスバスとデータバスを介して、ＲＯＭから
の命令をフェッチしてその命令を実行する。つまり、フ
ェッチした命令は、命令レジスタから命令変更回路を経
由して、命令デコーダに送られて命令実行がなされる。
つまり、ＲＯＭからの命令フェッチからその実行までが
Ａ−Ｂ−Ｃ−Ｄ−Ｅ−Ｆのように順次に行われる。この
タイミング図は、次に説明する図３２との比較のためも
のものである。

【００９７】図３２には、図２８のＩＣカード用チップ
の動作の更に他の一例を説明するためのタイミング図で
ある。通常は前記図３１のように命令実行を行うＩＣカ
ード用チップにおいて、命令挿入タイミングの要求によ
って次のような命令実行が変更される。例えば、フェッ
チされたデータバス上の命令Ｂが、命令レジスタ１７０
５に設定されたときに命令挿入タイミング１７０８の要
求があった場合、このとき命令Ｂが変更を受けて、ＮＯ
Ｐ命令でなく、現在のプログラムカウンタへの分岐命令
ＢＲＡＢとする点が異なる。

【００９８】上記のように現在のプログラムカウンタへ
の分岐命令ＢＲＡＢを実行するようにした場合には、Ｍ
ＯＰ命令を実行した場合のようにプログラムカウンタの
変更を停止する必要がない。なぜなら、挿入した命令Ｂ
ＲＡＢは、現在のＰＣへの分岐命令なので、この命令を
実行することによってプログラムカウンタの値は、正し
く更新されるからである。上記命令ＢＲＡＢの実行時に
は、再び命令Ｂのフェッチサイクル１７０２が行なわれ
る。

【００９９】上記命令の変更がランダムに行われること
の結果、前記図２５（Ｂ）に示すように１回目と２回目
とで仮に同じ、暗号処理等を行った場合でも、その都度
命令変更が実行されるタイミングが異なり、それに対応
して１回目の電流Ｉ１と２回目の電流Ｉ２とでは、その
電流波形が異なる（Ｉ１≠Ｉ２）ものとすることができ
る。この結果、前記同様に本願発明に係るＩＣカード等
では暗号鍵などのセキュリティ情報や暗号処理のアルゴ
リズム上のデータに対する消費電流波形に格別な依存性
など存在しなくなり、前記のように電流波形の解析によ
る暗号鍵の解読等を徒労にしてしまうことができる。

【０１００】この出願に係る発明思想では、時間軸でみ
た場合の消費電流波形を不規則に、いわば再現性が無い
ように変化させることである。このような時間軸での消
費電流を変化させる手段として、前記のように疑似的処
理を挿入することに代え、あるいはそれとともにクロッ
ク自体の周波数にランダムな揺らぎを与えることによっ
ても同様に時間軸でみた場合の消費電流を変化させるこ
とができる。

【０１０１】ＩＣカード用チップ等の１チップのマイク
ロコンピュータでは、外部のクロックに同期して、ある
決まった一定のタイミングでプログラムを実行する。ま
た、通常のプログラムを実行する場合、毎回、命令の実
行サイクル数は固定しており、その結果電流波形も固定
するものである。そこで、外部のクロックとの関係で内
部クロックの位相を時間軸でみた場合に変化させるよう
にすれば、特定の暗号処理を行うタイミングが微妙に変
化することになり、電流波形を上記のように時間軸上で
比較することによってデータ依存性の解析を実質的に不
可能にすることができる。

【０１０２】図３３には、この発明に係るＩＣカードに
搭載されるＩＣカード用チップ（半導体集積回路装置）
の更に他の一実施例の概略ブロック図が示されている。
この発明に係るＩＣカード用チップの構成は、前記同様
にＣＰＵ４１３、ＲＯＭ４１０やＲＡＭ４１１、ＥＥＰ
ＲＯＭ４１２などの記憶装置、入出力ポート（Ｉ／Ｏポ
ート）４１４などと、本発明によって追加された乱数発
生回路４０２、制御レジスタ４２１及びクロック生成回
路４１８からなる。

【０１０３】上記クロック生成回路４１８は、１チップ
マイクロコンピュータ外部から供給される外部クロック
ＣＬＫを入力として、その周波数を変動させて、マイク
ロコンピュータの内部クロック４２０を形成する。上記
クロック生成回路４１８において周波数を変動させるか
否かは、周波数ジッタイネーブル信号４２２によって制
御可能である。この周波数ジッタイネーブル信号４２２
は、ＣＰＵ４１３によって制御レジスタ４２１に設定す
ることによってプログラムから制御できる。本発明のラ
ンダムタイミングのＯＮ／ＯＦＦを制御可能にする方法
は、本実施例に限らず本発明のすべてに応用可能であ
る。例えば、ＩＣカードがリーダライタと通信を行なう
際に、同期を取る必要がある場合などの時に、本発明の
ランダムタイミング機能をＯＦＦさせることが可能とな
る。

【０１０４】クロック生成回路４１８は、乱数発生回路
４０２で形成された乱数を用いて、上記内部クロック信
号４２０の周波数を変動させるものである。このため
に、乱数発生回路４０２が必要になるが、前記暗号用演
算回路（ＲＮＧモジュール）を搭載した場合、それに必
要な乱数を上記乱数発生器４０２で形成したものを併用
するものであってもよい。例えば、乱数発生器４０２
は、前記図６〜図１４等のうち乱数生成に関連する部分
のものを用いることができる。

【０１０５】図３４には、図３３のＩＣカード用チップ
（半導体集積回路装置）に搭載されるクロック生成回路
の一実施例のブロック図が示されている。この実施例で
は位相比較き４１１０、ローパスフィルタ４１１１、Ｖ
ＣＯ（電圧制御型発振回路）４１１２及び分周回路４１
１３からなるつＰＬＬ回路が利用される。上記ＶＣＯ４
１１２の制御電圧を保持するキャパシタＣ０に対して、
周波数ジックイネーブル信号によりスイッチ制御される
ＭＯＳＦＥＴＱを介してキャパシタＣ１〜Ｃｎを接続す
る。これらのキャパシタＣ１〜Ｃｎの他端には、前記乱
数発生回路で形成された乱数が入力される。

【０１０６】上記キャパシタＣ１〜Ｃｎは、乱数に対応
したロウレベル又はハイレベルの信号が入力されるの
で、それぞれに対応して上記キャパシタＣ０との間で電
荷分散を生じしめて制御電圧を変化させる。これによ
り、ＶＣＯで形成される発振信号の周波数が変化して、
それを分周して形成されたクロック信号の周期が変動す
ることとなる。このように、ランダムに動作クロックの
周期を変動させることにより、暗号処理等での電流波形
を上記のように時間軸上で比較することによる解析を実
質的に不可能にすることができる。上記周波数ジッタイ
ネーブルは、周波数を変動させるか否かを制御する信号
であり、それがロウレベルにされると上記ＭＯＳＦＥＴ
Ｑがオフ状態となって、上記のような乱数による制御電
圧に変動を生じさせなくできる。

【０１０７】図３５には、図３３のＩＣカード用チップ
（半導体集積回路装置）に搭載されるクロック生成回路
の他の一実施例のブロック図が示されている。この実施
例では、それぞれ分周比が異なる分周回路４１１４、４
１１５及び４１１６と、切り替え同期回路４１１７と、
クロック切り替え回路４１１８及びセレクタ４１１９が
用いられる。クロック切り替え回路４１１８は、クロッ
ク分周イネーブル信号により動作状態にされ、乱数に従
ってセレクタ４１１９を制御して上記３つの分周出力の
うち１つを選択して出力させる。

【０１０８】切り替え同期回路４１１７は、上記分周比
が１／２、１／４及び１／８のように異なる場合、その
切り替えに際して現在出力中の波形を監視し、その終了
タイミングを検出してクロック切り替え回路にセクレタ
４１１９の切り替えを指示する。これにより、マイクロ
コンピュータクロックが連続性をもって、言い換えるな
らば、ハザードなどのノイズを発生させることなくその
周期の切り替えが行われる。このように、ランダムに動
作クロックの分周比を可変にすることにより、データ処
理のタイミングを変更することより、暗号処理等での電
流波形を上記のように時間軸上で比較することによる解
析を実質的に不可能にすることができる。上記クロック
分周イネーブルは、周波数を分周比により変動させるか
否かを制御する信号であり、選択的に乱数による分周比
の切り替えを停止させることができる。

【０１０９】図３６には、図３３のＩＣカード用チップ
（半導体集積回路装置）に搭載されるクロック生成回路
の更に他の一実施例のブロック図が示されている。この
実施例では、クロック遅延量生成回路４１０２と切り替
え同期回路４１２１及びクロック遅延量切り替え回路４
１２２が用いられる。クロック遅延量切り替え回路４１
２２は、クロック遅延イネーブル信号により動作状態に
され、乱数に従ってクロック遅延量生成回路を制御して
外部から供給されるクロック信号ＣＬＫの遅延量を変化
させて出力させる。

【０１１０】クロック遅延量生成回路は、インバータ回
路ＩＶとその出力に設けられた抵抗Ｒ１とキャパシタＣ
からなる遅延回路のうち、上記抵抗Ｒ１に抵抗Ｒ２がス
イッチＭＯＳＦＥＴＱを介して選択的に並列接続され
る。このような可変遅延回路が複数段直列接続され、各
段のスイッチが前記乱数に対応したスイッチ制御信号Ｓ
１〜Ｓ３でスイッチ制御される。切り替え同期回路４１
２１は、入力クロック信号ＣＬＫを監視し、その変化タ
イミングを検出してクロック遅延量切り替え回路４１２
２に乱数に対応したスイッチ制御信号Ｓ１〜Ｓ３の変化
を指示する。これにより、入力されたクロック信号ＣＬ
Ｋに対してマイクロコンピュータクロックは同じ周波数
であるが、その遅延量、つまりマイクロコンピュータク
ロックの位相が乱数に対応して変化させられる。

【０１１１】図３７には、この発明に係るＩＣカードに
搭載されるＩＣカード用チップ（半導体集積回路装置）
の更に他の一実施例の概略ブロック図が示されている。
この発明に係るＩＣカード用チップの構成は、前記同様
にＣＰＵ４１３、ＲＯＭ４１０やＲＡＭ４１１、ＥＥＰ
ＲＯＭ４１２などの記憶装置、入出力ポート（Ｉ／Ｏポ
ート）４１４などと、本発明によって追加された乱数発
生回路４０２、タイミング生成回路４０６とバス権要求
回路４１９、バス権調停回路４２０が用いられる。な
お、ＣＰＵ４１３以外にＤＭＡＣ（直接メモリアクセス
制御回路）等のようにバスマスタとなるような周辺回路
が存在するものでは、バス権要求回路４１９、バス権調
停回路４２０が存在するので、それをそのまま利用でき
る。

【０１１２】この実施例ではＣＰＵ４１３にバス権を開
放させることにより、データ処理のタイミングを変更す
るものである。タイミング生成回路４０６は、乱数発生
器４０２からの乱数を受けてバス権要求回路４１９にバ
スサイクル挿入タイミングを指示する。このタイミング
において、バス権要求回路４１９は、バス権調停回路４
２０に対してバス権要求信号を出力する。バス権調停回
路４２０は、バスサイクルの切れ目において、バス権Ｃ
ＰＵ許可信号をネゲートし、バス権許可信号をアサート
する。ＣＰＵ４１３は、上記バス権ＣＰＵ許可信号のネ
ゲートによりバス権を放棄し、アドレスバスやリード信
号の出力を止める。

【０１１３】上記バス権要求回路は、バス権許可信号を
受けてアドレスバスやリード信号を出力しメモリをアク
セスする。このようなバスサイクル挿入タイミングがア
サートされた場合、メモリアクセスサイクルを本来の暗
号処理と無関係に挿入することが可能となり、前記同様
に本願発明に係るＩＣカード等では暗号鍵などのセキュ
リティ情報や暗号処理のアルゴリズム上のデータに対す
る消費電流波形に格別な依存性など存在しなくなり、前
記のように電流波形の解析による暗号鍵の解読等を徒労
にしてしまうことができる。

【０１１４】図３８には、図３７のＩＣカード用チップ
の動作の一例を説明するためのタイミング図が示されて
いる。バス権要求信号２５０２がアサートされると、バ
ス権ＣＰＵ許可信号２５０４がネゲートされバス権許可
信号２５０６がアサートされる。バス権ＣＰＵ許可信号
２５０４のネゲートを受けて、ＣＰＵバスサイクルは中
断され、バス権要求回路のバスサイクル２５１１が行わ
れる。上記のバス権要求信号がアサートされるタイミン
グが、前記のように乱数に対応してランダムに変化する
こととなり、そのインターバルが不規則となる。このた
め、前記同様に暗号鍵などのセキュリティ情報や暗号処
理のアルゴリズム上のデータに対する消費電流波形に格
別な依存性をなくして前記のように電流波形の解析によ
る暗号鍵の解読等を実質的に不可能にすることができ
る。

【０１１５】図３９には、この発明に係るＩＣカードに
搭載されるＩＣカード用チップ（半導体集積回路装置）
の更に他の一実施例の概略ブロック図が示されている。
この発明に係るＩＣカード用チップの構成は、前記同様
にＣＰＵ４１３、ＲＯＭ４１０やＲＡＭ４１１、ＥＥＰ
ＲＯＭ４１２などの記憶装置、入出力ポート（Ｉ／Ｏポ
ート）４１４などと、本発明によって追加された乱数発
生回路４０２、タイミング生成回路４０６とウェイト要
求回路４２１用いられる。

【０１１６】この実施例ではＣＰＵ４１３のバスサイク
ルにランダムにウェイトサイクルを挿入させることによ
り、データ処理のタイミングを変更するものである。タ
イミング生成回路４０６は、乱数発生器４０２からの乱
数を受けてウェイト要求回路４２１にウェイト要求信号
の挿入タイミングを指示する。このタイミングにおい
て、ウェイト要求回路４２１は、ＣＰＵ４１３に対して
バスサイクルに対するウェイト要求信号をアサートす
る。ＣＰＵ４１３は、ウェイト要求信号アサートされた
場合、通常のバスサイクルより長いバスサイクルを行
う。

【０１１７】上記のウェイト要求信号がアサートされる
タイミングが、前記のように乱数に対応してランダムに
変化することとなり、そのインターバルが不規則とな
る。このため、前記同様に暗号鍵などのセキュリティ情
報や暗号処理のアルゴリズム上のデータに対する消費電
流波形に格別な依存性をなくして前記のように電流波形
の解析による暗号鍵の解読等を実質的に不可能にするこ
とができる。

【０１１８】図４０には、図３９のＩＣカード用チップ
の動作の一例を説明するためのタイミング図が示されて
いる。タイミング生成回路４０６よりランダムに発生さ
れるウェイト挿入タイミング信号を受けると、ウェイト
要求回路４２１はＣＰＵ４１３に対してウェイト要求信
号をアサートする。ＣＰＵ４１３は、ウェイト要求信号
がアサートされると、そのバスサイクルを通常のバスサ
イクル２７０４や２７０５より長いバスサイクル２７０
６を実行する。

【０１１９】上記ウェイト挿入タイミング信号が前記の
ように乱数発生器４０２で形成された乱数に対応してラ
ンダムに発生し、そのインターバルが不規則となる。こ
のため、前記同様に暗号鍵などのセキュリティ情報や暗
号処理のアルゴリズム上のデータに対する消費電流波形
に格別な依存性がなくなってしまう結果、前記のように
電流波形の解析による暗号鍵の解読等を実質的に不可能
にすることができる。

【０１２０】図４１には、この発明に係るＩＣカードに
搭載されるＩＣカード用チップ（半導体集積回路装置）
の更に一実施例の概略ブロック図が示されている。この
発明に係るＩＣカード用チップの構成は、前記図２３に
示したように乱数発生器４０２で発生された乱数により
インターバルを可変にするタイマを構成して、ＣＰＵ４
１３の割り込み処理をランダムに挿入することによって
タイミングを変更する。これに加えて、偽電流発生回路
４２２も搭載し、上記乱数発生器４０２で発生され乱数
により偽電流を流すようにするものである。

【０１２１】つまり、前記図２等を代表とする実施例の
ように偽電流を発生させるものと、前記図２３の実施例
のように割り込みにより暗号処理の手順やタイミングを
変化させるものとを組み合わせることにより、暗号鍵な
どのセキュリティ情報や暗号処理のアルゴリズム上のデ
ータに対する消費電流波形の依存性をなくし、前記のよ
うに電流波形の解析による暗号鍵の解読等をいっそう困
難にすることができるものとなる。

【０１２２】図４２には、この発明に係るＩＣカードに
搭載されるＩＣカード用チップ（半導体集積回路装置）
の更に一実施例の概略ブロック図が示されている。この
発明に係るＩＣカード用チップの構成は、前記図２８に
示したように乱数発生器４０２で発生された乱数により
インターバルを可変にするタイマを構成して、ＣＰＵ４
１３の実行する命令が変更を受けてＮＯＰ命令や現在の
プログラムカウンタへの分岐命令に差し替えて実行す
る。このように通常の暗号処理に悪影響を及ぼさない命
令挿入が行われて、タイミングが変更されるものであ
る。これに加えて、偽電流発生回路４２２も搭載し、上
記乱数発生器４０２で発生され乱数により偽電流を流す
ようにするものである。

【０１２３】つまり、前記図２等を代表とする実施例の
ように偽電流を発生させるものと、前記図２８の実施例
のように割り込みにより暗号処理の命令を変化させるも
のとを組み合わせることにより、暗号鍵などのセキュリ
ティ情報や暗号処理のアルゴリズム上のデータに対する
消費電流波形の依存性をなくし、前記のように電流波形
の解析による暗号鍵の解読等をいっそう困難にすること
ができるものとなる。

【０１２４】上記のように内部回路動作に無関係で不規
則性を持つ偽電流を発生させ、その再現性を損なうよう
にしたものと、データ処理の手順の時間軸上での動作を
ランダムに変化させて消費電流波形を変化させるものと
は、前記図４１及び図４２の他に、前記実施例の中から
適宜に選択して組み合わせるものとすればよい。

【０１２５】図４３には、この発明に係るＩＣカードに
搭載されるＩＣカード用チップ（半導体集積回路装置）
の更に他の動作の一例を説明するためのタイミング図が
示されている。乱数発生器で形成された乱数５１１（乱
数Ａ）が初期値５１２としてカウンタにロードされて、
ダウンカウント動作が行われてカウント値が−１ずつの
計数動作に対応して小さくなる。同図には、このような
ダウン計数動作によるカウント値５１４の変化を右下が
りの直線により表わしている。

【０１２６】同図のようなダウン計数動作中では、ＩＣ
カード用チップは、処理Ａ５１８、処理Ｂ５１９、処理
Ｃ５２０等の並列的に実行可能な複数のデータ処理を、
時分割的に行っている。上記カウント値５１４が零にな
ると、上記実行中の処理Ａ５１８が中断されて、代わっ
てタスクスケジュール処理が実行される。このタスクス
ケジュール処理と同時に乱数発生器では乱数５１１が上
記とは異なる乱数Ｂを形成しており、初期値５１３とし
てカウンタにロードされて、前記のようにダウンカウン
ト動作が行われる。上記一定の処理の後、上記タスクス
ケジュール処理は動作を終了し、異なる処理Ｂ５１９に
ついて、実行が再開される。そして、上記カウント値５
１４が零になると、再びタスクスケジュール処理が動作
される。

【０１２７】上記のような処理を実行するインターバル
５１６が、前記乱数発生器で形成された乱数５１１によ
って不規則に変化するものとなる。このようにｌＣカー
ド用チップにおいて行うべき処理を複数の処理に分割
し、夫々の実行の順序やタイミングが変わり、時間軸で
見た場合の消費電流波形が変化することになる。これに
より特定の暗号処理を含む処理を行うタイミングが変化
することになり、電流波形を上記のように時間軸上で比
較することによつてデータ依存性の解析を困難にするこ
とが出来る。この場合には、前記のような疑似的処理に
代えて並列処理のインターバルが切り替えを利用できる
からデータ処理を効率よく行うことができる。

【０１２８】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） データ処理装置とかかるデータ処理装置による
セキュリティ情報処理を含むデータ処理手順が書き込ま
れたＲＯＭを含み、外部端子がリードライト装置のよう
な外部装置と電気的に接続されることによって動作電圧
が供給され、データ処理装置とかかるデータ処理装置に
よるデータ処理手順が書き込まれたＲＯＭを含み、上記
データ処理手順に従うデータ処理動作が行われるＩＣカ
ード又は半導体集積回路装置において、上記データ処理
手順に従う適当なデータ処理動作のタイミングを変化さ
せる手段を設けることにより、毎回、暗号処理の手順や
タイミングが変わり時間軸でみた場合の消費電流波形が
変化するため、電流波形を上記のように時間軸上で比較
するというデータ依存性の解析を実質的に不可能にして
機密保護の強化を図ることができるという効果が得られ
る。

【０１２９】（２） 上記データ処理手順のタイミング
を不規則的に変化させる手段として、上記データ処理手
順に対して不規則的に疑似的処理を挿入することによ
り、簡単な構成で上記機密保護を実現できるという効果
が得られる。

【０１３０】（３） 上記データ処理手順に対して不規
則的に疑似的処理を挿入する手段として、乱数により設
定されたタイマーからの割り込み処理を用いることによ
り、簡単な構成で効果的に上記機密保護を実現できると
いう効果が得られる。

【０１３１】（４） 上記割り込み処理による割り込み
動作が行われていることを監視するレジスタを設けるこ
とにより、ＣＰＵのプログラムによって上記割り込み処
理機能が正常に動作しているか否かの判定ができ上記機
密保護機能の信頼性を高くすることができるという効果
が得られる。

【０１３２】（５） 上記データ処理手順に対して不規
則的に疑似的処理を挿入する手段として、非安定の発振
回路で形成された発振周波数の変動に対応した一定の計
数出力からの割り込み処理を用いることにより、簡単な
構成で効果的に機密保護が実現できるという効果が得ら
れる。

【０１３３】（６） 上記データ処理手順に対して不規
則的に疑似的処理を挿入する手段として、乱数により設
定されたタイミングにおいて他の命令を挿入することに
より、簡単な構成で効果的な機密保護が実現できるとい
う効果が得られる。

【０１３４】（７） 上記他の命令としては、ノーオペ
レーション命令を用いつつ、かかる命令のときにプログ
ラムカウンタの更新を停止することにより、本来の命令
によるデータ処理に影響を与えることなく、上記データ
処理手順を不規則に変化させることができるという効果
が得られる。

【０１３５】（８） 上記他の命令として、現在のプロ
グラムカウンタへの分岐命令を用いることにより、プロ
グラムカウンタの動作を考慮するけことく、簡単に本来
の命令によるデータ処理に影響を与えることなく、上記
データ処理手順を不規則に変化させることができるとい
う効果が得られる。

【０１３６】（９） 上記データ処理手順に対して不規
則的に疑似的処理を挿入する手段として、バス権要求回
路とバス権調停回路を用い、乱数により設定されたタイ
ミングにおいてバス権要求回路によりバス使用権を獲得
してＣＰＵによるバスサイクルを一時的に中断させるこ
とにより、効果的な機密保護が実現できるという効果が
得られる。

【０１３７】（１０） 上記データ処理手順に対して不
規則的に疑似的処理を挿入する手段として、ウェイト要
求回路を用い、乱数により設定されたタイミングにおい
てウェイト要求回路によりＣＰＵによるバスサイクルを
その間長くさせることにより、簡単な構成で効果的な機
密保護が実現できるという効果が得られる。

【０１３８】（１１） 上記データ処理手順のタイミン
グを不規則的に変化させる手段として、データ処理装置
の動作クロック信号の周期を不規則的に変化させること
により、簡単な構成で上記機密保護を実現できるという
効果が得られる。

【０１３９】（１２） 上記動作クロック信号の周期を
不規則的に変化させる手段として、ＰＬＬ回路で構成さ
れたクロック生成回路を用い、かかるＰＬＬ回路におけ
るＶＣＯの制御電圧を保持するキャパシタに、スイッチ
手段により複数のキャパシタの一方の電極を選択的に接
続し、かかる複数のキャパシタの他端に乱数に対応した
電圧信号を供給することにより、広い範囲でのランダム
なクロック信号の変化を行わせることができるから機密
保護のいっそうの強化を図ることができるという効果が
得られる。

【０１４０】（１３） 上記動作クロック信号の周期を
不規則的に変化させる手段として、外部端から供給され
るクロック信号を受ける複数の分周回路により形成され
た複数通りの分周出力のうち、乱数により指定される１
つの分周出力をセレクタを介して選択的に出力させるこ
とにより、簡単な構成で比較的広い範囲でのランダムな
クロック信号の変化を行わせることができるから機密保
護の強化を図ることができるという効果が得られる。

【０１４１】（１４） 上記動作クロック信号の周期を
不規則的に変化させる手段として、外部端から供給され
るクロック信号を受ける可変遅延回路の遅延量を乱数に
より制御するものとすることにより、簡単な構成で比較
的広い範囲でのランダムなクロック信号の変化を行わせ
ることができるから機密保護の強化を図ることができる
という効果が得られる。

【０１４２】（１５） 上記乱数を形成する乱数発生回
路として、非制御発振回路と、その発振出力を受ける第
１のシフトレジスタとを用い、上記第１のシフトレジス
タのシフト動作を行うクロック信号が上記発振出力と非
同期とすることにより、簡単に乱数を発生させることが
できるという効果が得られる。

【０１４３】（１６） 上記乱数発生回路として、ＰＬ
Ｌ回路のＶＣＯ出力を受けるシフトレジスタを用い、上
記ＰＬＬ回路を非制御発振回路の発振出力を基準信号と
するものとし、かつ、上記ＶＣＯの制御信号を形成する
ローパスフィルタの容量値を上記非制御発振出力と、上
記ＶＣＯの分周出力に基づいて変化させることにより、
周波数変動を大きくしかも不規則的に行うようにするこ
とができるから乱数を効果的に発生させることができる
という効果が得られる。

【０１４４】（１７） 上記データ処理動作のタイミン
グを変化させる手段として、並列的に実行可能な複数の
データ処理を乱数に従って切り替えることにより行うこ
とにより、上記の機密保護を行うとともにデータ処理の
効率化を図ることができるという効果が得られる。

【０１４５】（１８） 外部端子がリードライト装置と
電気的に接続されることによって動作電圧が供給され、
かつ、データ処理装置とかかるデータ処理装置によるデ
ータ処理手順が書き込まれたＲＯＭを含み、上記データ
処理手順に従ってデータの入出力動作が行われる半導体
集積回路装置において、上記データ処理手順のタイミン
グを不規則的に変化させる手段を設けることより、毎
回、暗号処理の手順やタイミングが変わり時間軸でみた
場合の消費電流波形が変化するため、電流波形を上記の
ように時間軸上で比較するというデータ依存性の解析を
実質的に不可能にして半導体集積回路装置の機密保護の
強化を図ることができるという効果が得られる。

【０１４６】（１９） 上記データ処理手順のタイミン
グを不規則的に変化させる手段として、上記データ処理
手順に対して不規則的に疑似的処理を挿入することによ
り、簡単な構成で上記半導体集積回路装置の機密保護を
実現できるという効果が得られる。

【０１４７】（２０） 上記データ処理手順に対して不
規則的に疑似的処理を挿入する手段として、乱数により
設定されたタイマーからの割り込み処理を用いることに
より、簡単な構成で効果的に上記半導体集積回路装置の
機密保護を実現できるという効果が得られる。

【０１４８】（２１） 上記割り込み処理による割り込
み動作が行われていることを監視するレジ１タを設ける
ことにより、ＣＰＵのプログラムによって上記割り込み
処理機能が正常に動作しているか否かの判定ができ上記
半導体集積回路装置の機密保護機能の信頼性を高くする
ことができるという効果が得られる。

【０１４９】（２２） 上記データ処理手順のタイミン
グを不規則的に変化させる手段として、データ処理装置
の動作クロック信号の周期を不規則的に変化させること
により、簡単な構成で上記半導体集積回路装置の機密保
護を実現できるという効果が得られる。

【０１５０】（２３） 上記動作クロック信号の周期を
不規則的に変化させる手段として、ＰＬＬ回路で構成さ
れたクロック生成回路を用い、かかるＰＬＬ回路におけ
るＶＣＯの制御電圧を保持するキャパシタに、スイッチ
手段により複数のキャパシタの一方の電極を選択的に接
続し、かかる複数のキャパシタの他端に乱数に対応した
電圧信号を供給することにより、広い範囲でのランダム
なクロック信号の変化を行わせることができるから半導
体集積回路装置の機密保護のいっそうの強化を図ること
ができるという効果が得られる。

【０１５１】（２４） 上記動作クロック信号の周期を
不規則的に変化させる手段として、外部端から供給され
るクロック信号を受ける複数の分周回路により形成され
た複数通りの分周出力のうち、乱数により指定される１
つの分周出力をセレクタを介して選択的に出力させるこ
とにより、簡単な構成で比較的広い範囲でのランダムな
クロック信号の変化を行わせることができるから半導体
集積回路装置の機密保護の強化を図ることができるとい
う効果が得られる。

【０１５２】（２５） 上記動作クロック信号の周期を
不規則的に変化させる手段として、外部端から供給され
るクロック信号を受ける可変遅延回路の遅延量を乱数に
より制御するものとすることにより、簡単な構成で比較
的広い範囲でのランダムなクロック信号の変化を行わせ
ることができるから半導体集積回路装置の機密保護の強
化を図ることができるという効果が得られる。

【０１５３】（２６） 上記乱数を形成する乱数発生回
路として、非制御発振回路と、その発振出力を受ける第
１のシフトレジスタとを用い、上記第１のシフトレジス
タのシフト動作を行うクロック信号が上記発振出力と非
同期とすることにより、半導体集積回路装置において簡
単に乱数を発生させることができるという効果が得られ
る。

【０１５４】（２７） 上記データ処理動作のタイミン
グを変化させる手段として、並列的に実行可能な複数の
データ処理を乱数に従って切り替えることにより行うこ
とにより、半導体集積回路装置の機密保護を行うととも
にデータ処理の効率化を図ることができるという効果が
得られる。

【０１５５】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＩＣ
カードには、１つの半導体集積回路装置を搭載するもの
他、複数の半導体集積回路装置が搭載されるものであっ
てもよい。この場合、偽電流発生回路はいずれか１つの
半導体集積回路装置に搭載されればよい。偽電流発生の
ための乱数発生回路は、前記非同期の発振信号を用いる
ものの他、例えばランダムノイズを増幅した信号をクロ
ックによりサンプリングするもの等何であってもよい。

【０１５６】半導体集積回路装置は、データ処理装置と
かかるデータ処理装置によるデータ処理手順が書き込ま
れたＲＯＭを含んで上記データ処理手順に従ってデータ
の入出力動作が行われるものであれば何であってもよ
い。例えば、前記のようなＩＣカード用チップの他に、
ゲーム用等の１チップマイクロコンピュータ等のように
機密保護の必要な各種半導体集積回路装置に広く適用で
きるものである。この発明は、機密保護を必要とする各
種ＩＣカード及び半導体集積回路装置に広く利用でき
る。

【０１５７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、データ処理装置とかかるデ
ータ処理装置によるセキュリティ情報処理を含むデータ
処理手順が書き込まれたＲＯＭを含み、外部端子がリー
ドライト装置のような外部装置と電気的に接続されるこ
とによって動作電圧が供給され、データ処理装置とかか
るデータ処理装置によるデータ処理手順が書き込まれた
ＲＯＭを含み、上記データ処理手順に従うデータ処理動
作が行われるＩＣカード又は半導体集積回路装置におい
て、上記データ処理手順に従う適当なデータ処理動作の
タイミングを変化させる手段を設けることにより、毎
回、暗号処理の手順やタイミングが変わり時間軸でみた
場合の消費電流波形が変化するため、電流波形を上記の
ように時間軸上で比較するというデータ依存性の解析を
実質的に不可能にして機密保護の強化を図ることができ
る。

【図面の簡単な説明】

【図１】この発明が適用されるＩＣカードの一実施例を
示す外観図である。

【図２】この発明に係るＩＣカードに搭載されるＩＣカ
ード用チップの一実施例を示す概略ブロック図である。

【図３】図２に示したＩＣカード用チップの等価回路図
である。

【図４】この発明を説明するための電流波形図である。

【図５】この発明に係る偽電流発生回路の一実施例を示
す概略構成図である。

【図６】この発明に係る偽電流発生回路の一実施例を示
す具体的回路図である。

【図７】この発明に係る偽電流発生回路の他の一実施例
を示す概略構成図である。

【図８】図２の暗号演算回路のインターフェイス部の一
実施例を示すブロック図である。

【図９】ＣＰＵによる乱数入手動作を説明するための一
実施例のフローチャート図である。

【図１０】図２の暗号演算回路の一実施例を示す全体構
成図である。

【図１１】図１０の発振回路１、２の一実施例を示すブ
ロック図である。

【図１２】図１１に設けられる不安定発振回路の一実施
例を示す回路図である。

【図１３】図１１に設けられる不安定発振回路の他の一
実施例を示す回路図である。

【図１４】図１０の発振回路１、２の他の一実施例を示
すブロック図である。

【図１５】図１０の出力調整回路の一実施例を示す構成
図である。

【図１６】この発明に係る乱数発生回路の他の一実施例
を示すブロック図である。

【図１７】この発明に係る乱数発生回路の他の一実施例
を示すブロック図である。

【図１８】この発明に係る半導体集積回路装置の一実施
例を示す要部ブロック図である。

【図１９】この発明に係る半導体集積回路装置の他の一
実施例を示す要部ブロック図である。

【図２０】この発明に係る半導体集積回路装置の他の一
実施例を示す要部ブロック図である。

【図２１】この発明に係る半導体集積回路装置の更に他
の一実施例を示す要部ブロック図である。

【図２２】この発明に係る半導体集積回路装置の更に他
の一実施例を示す要部ブロック図である。

【図２３】この発明に係るＩＣカードに搭載されるＩＣ
カード用チップの一実施例を示す概略ブロック図であ
る。

【図２４】この発明に係るＩＣカード用チップの動作の
一例を説明するためのタイミング図である。

【図２５】この発明に係るＩＣカード用チップの動作の
一例を説明するための波形図である。

【図２６】この発明に係るＩＣカードに搭載されるＩＣ
カード用チップの他の一実施例を示す概略ブロック図で
ある。

【図２７】この発明に係るＩＣカードに搭載されるＩＣ
カード用チップの他の一実施例を示す概略ブロック図で
ある。

【図２８】この発明に係るＩＣカードに搭載されるＩＣ
カード用チップの更に他の一実施例を示す概略ブロック
図である。

【図２９】図２８のＩＣカード用チップの動作の一例を
説明するためのタイミング図である。

【図３０】図２８のＩＣカード用チップの動作の一例を
説明するためのタイミング図である。

【図３１】図２８のＩＣカード用チップの動作の更に他
の一例を説明するためのタイミング図である。

【図３２】図２８のＩＣカード用チップの動作の更に他
の一例を説明するためのタイミング図である。

【図３３】この発明に係るＩＣカードに搭載されるＩＣ
カード用チップの更に他の一実施例を示す概略ブロック
図である。

【図３４】図３３のＩＣカード用チップに搭載されるク
ロック生成回路の一実施例を示すブロック図である。

【図３５】図３３のＩＣカード用チップに搭載されるク
ロック生成回路の他の一実施例を示すブロック図であ
る。

【図３６】図３３のＩＣカード用チップに搭載されるク
ロック生成回路の更に他の一実施例を示すブロック図で
ある。

【図３７】この発明に係るＩＣカードに搭載されるＩＣ
カード用チップの更に他の一実施例を示す概略ブロック
図である。

【図３８】図３７のＩＣカード用チップの動作の一例を
説明するためのタイミング図である。

【図３９】この発明に係るＩＣカードに搭載されるＩＣ
カード用チップの更に他の一実施例を示す概略ブロック
図である。

【図４０】図３９のＩＣカード用チップの動作の一例を
説明するためのタイミング図である。

【図４１】この発明に係るＩＣカードに搭載されるＩＣ
カード用チップの更に一実施例を示す概略ブロック図で
ある。

【図４２】この発明に係るＩＣカードに搭載されるＩＣ
カード用チップの更に一実施例を示す概略ブロック図で
ある。

【図４３】この発明に係るＩＣカードに搭載されるＩＣ
カード用チップ（半導体集積回路装置）の更に他の動作
の一例を説明するためのタイミング図である。

【符号の説明】

２０１…中央処理装置（ＣＰＵ）、２０２…Ｉ／Ｏポー
ト、２０３…アドレスバス、２０４…データバス、２０
５…クロック生成回路、２０６…ＲＯＭ、２０７…ＲＡ
Ｍ、２０８…ＥＥＰＲＯＭ、２０９…暗号用演算回路、
２１０…偽電流発生回路、４０１…ＩＣカード用チッ
プ、４０２…乱数発生回路、４０３…インターバル生成
回路、４０４…デクリメンタ、４０５…アンダーフロー
判定回路、４０６…タイミング生成回路、４０７…カウ
ンタ（レジスタ）、４０８…セレクタ、４０９…割り込
み要求、４１０…ＲＯＭ、４１１…ＲＡＭ、４１２…Ｅ
ＥＰＲＯＭ、４１３…ＣＰＵ、４１４…Ｉ／Ｏ、４１５
…乱数設定レジスタ、４１６…発振器、４００４…命令
変更回路、４００８…命令デコーダ、４００９…制御回
路、４０１１…加算器、４０１２…プログラムカウン
タ、４０１３…演算器、４０１４…命令レジスタ、４１
８…クロック生成回路、４１９…バス権要求回路、４２
０…バス権調停回路、４２１…制御レジスタ、４２１…
ウェイト要求回路。

フロントページの続き (72)発明者 長崎 信孝 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 (72)発明者 塚元 卓 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 (72)発明者 平 聡 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 (72)発明者 ▲高▼橋 雅聡 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 (72)発明者 中田 邦彦 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 (72)発明者 寺内 千晶 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 (72)発明者 大木 優 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 神永 正博 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5B017 AA03 BA07 BB03 CA14 5B035 AA13 BB09 CA11 5B062 AA07 AA10 CC01 DD10 JJ03 5F083 AD00 BS00 CR00 EP00 ZA13 ZA14 ZA23

Claims (27)

【特許請求の範囲】
1. 【請求項１】 データ処理装置とかかるデータ処理装置
   によるセキュリティ情報処理を含むデータ処理手順が書
   き込まれたＲＯＭを含み、外部から動作電圧が供給さ
   れ、かつ外部入力に応ずる動作が行われるＩＣカードで
   あって、 上記データ処理手順に従うデータ処理動作のタイミング
   を変化させる手段を備えてなることを特徴とするＩＣカ
   ード。
2. 【請求項２】 請求項１において、 上記データ処理動作のタイミングを変化させる手段は、
   上記データ処理動作に対して疑似的処理を挿入する手段
   であることを特徴とするＩＣカード。
3. 【請求項３】 請求項２において、 上記データ処理動作に対して疑似的処理を挿入する手段
   は、乱数により設定されたタイマーからの割り込み処理
   により実施されることを特徴とするＩＣカード。
4. 【請求項４】 請求項３において、 上記割り込み処理による割り込み動作が行われているこ
   とを上記ＣＰＵによる読み出しが可能にされた監視用レ
   ジスタを更に備えてなることを特徴とするＩＣカード。
5. 【請求項５】 請求項２において、 上記データ処理動作に対して疑似的処理を挿入する手段
   は、非安定の発振回路で形成された発振周波数の変動に
   対応した一定の計数出力からの割り込み処理により実施
   されることを特徴とするＩＣカード。
6. 【請求項６】 請求項２において、 上記データ処理動作に対して疑似的処理を挿入する手段
   は、乱数により設定されたタイミングにおいて一時的に
   他の命令を挿入する動作を行うものであることを特徴と
   するＩＣカード。
7. 【請求項７】 請求項６において、 上記他の命令は、ノーオペレーション命令であり、かか
   る命令とともにプログラムカウンタの更新が停止される
   ことを特徴とするＩＣカード。
8. 【請求項８】 請求項６において、 上記他の命令は、現在のプログラムカウンタへの分岐命
   令であることを特徴とするＩＣカード。
9. 【請求項９】 請求項２において、 上記データ処理動作に対して疑似的処理を挿入する手段
   は、バス権要求回路とバス権調停回路を用い、乱数によ
   り設定されたタイミングにおいてバス権要求回路により
   バス使用権を獲得してＣＰＵによるバスサイクルを一時
   的に中断させるものであることを特徴とするＩＣカー
   ド。
10. 【請求項１０】 請求項２において、 上記データ処理動作に対して疑似的処理を挿入する手段
    は、ウェイト要求回路を用い、乱数により設定されたタ
    イミングにおいてウェイト要求回路によりＣＰＵによる
    バスサイクルをその間長くさせるものであることを特徴
    とするＩＣカード。
11. 【請求項１１】 請求項１において、 上記データ処理動作のタイミングを変化させる手段は、
    データ処理装置の動作クロック信号の周期を変化させる
    ものであることを特徴とするＩＣカード。
12. 【請求項１２】 請求項１１において、 上記動作クロック信号の周期を変化させる手段は、ＰＬ
    Ｌ回路で構成されたクロック生成回路を用い、かかるＰ
    ＬＬ回路におけるＶＣＯの制御電圧を保持するキャパシ
    タに、スイッチ手段により複数のキャパシタの一方の電
    極を選択的に接続し、かかる複数のキャパシタの他端に
    乱数に対応した電圧信号を供給するものであることを特
    徴とするＩＣカード。
13. 【請求項１３】 請求項１１において、 上記動作クロック信号の周期を変化させる手段は、外部
    端から供給されるクロック信号を受ける複数の分周回路
    により形成された複数通りの分周出力のうち、乱数によ
    り指定される１つの分周出力をセレクタを介して選択的
    に出力させるものであることを特徴とするＩＣカード。
14. 【請求項１４】 請求項１１において、 上記動作クロック信号の周期を変化させる手段は、外部
    端から供給されるクロック信号を受ける可変遅延回路の
    遅延量を乱数により制御するものであることを特徴とす
    るＩＣカード。
15. 【請求項１５】 請求項３、請求項６、請求項９、請求
    項１０、請求項１２、請求項１３、請求項１４のいずれ
    かにおいて、 上記乱数を形成する乱数発生回路を更に備え、 かかる乱数発生回路は、非制御発振回路と、その発振出
    力を受ける第１のシフトレジスタとを含み、 上記第１のシフトレジスタは、シフト動作を行うクロッ
    ク信号が上記発振出力と非同期とされることを特徴とす
    るＩＣカード。
16. 【請求項１６】 請求項１５において、 上記乱数発生回路は、ＰＬＬ回路と、ＰＬＬ回路のＶＣ
    Ｏ出力をを受けるシフトレジスタとを含み、 上記ＰＬＬ回路は、非制御発振回路の発振出力を基準信
    号とし、かつ、上記ＶＣＯの制御信号を形成するローパ
    スフィルタの容量値が、上記非制御発振出力と、上記Ｖ
    ＣＯの分周出力に基づいて変化されることを特徴とする
    ＩＣカード。
17. 【請求項１７】 請求項１において、 上記データ処理動作のタイミングを変化させる手段は、
    並列的に実行可能な複数のデータ処理を乱数に従って切
    り替えることにより行わせるものであることを特徴とす
    るＩＣカード。
18. 【請求項１８】 データ処理装置とかかるデータ処理装
    置によるセキュリティ情報処理を含むデータ処理手順が
    書き込まれたＲＯＭを含み、外部から動作電圧が供給さ
    れ、かつ外部入力に応ずる動作が行われる半導体集積回
    路装置であって、 上記データ処理手順に従うデータ処理動作のタイミング
    を変化させる手段を備えてなることを特徴とする半導体
    集積回路装置。
19. 【請求項１９】 請求項１８において、 上記データ処理動作のタイミングを変化させる手段は、
    上記データ処理動作に対して疑似的処理を挿入する手段
    であることを特徴とする半導体集積回路装置。
20. 【請求項２０】 請求項１８において、 上記データ処理動作に対して疑似的処理を挿入する手段
    は、乱数により設定されたタイマーからの割り込み処理
    により実施されることを特徴とする半導体集積回路装
    置。
21. 【請求項２１】 請求項２０において、 上記割り込み処理による割り込み動作が行われているこ
    とを上記ＣＰＵによる読み出しが可能にされた監視用レ
    ジスタを更に備えてなることを特徴とする半導体集積回
    路装置。
22. 【請求項２２】 請求項１８において、 上記データ処理動作のタイミングを変化させる手段は、
    データ処理装置の動作クロック信号の周期を変化させる
    ものであることを特徴とする半導体集積回路装置。
23. 【請求項２３】 請求項２２において、 上記動作クロック信号の周期を変化させる手段は、ＰＬ
    Ｌ回路で構成されたクロック生成回路を用い、かかるＰ
    ＬＬ回路におけるＶＣＯの制御電圧を保持するキャパシ
    タに、スイッチ手段により複数のキャパシタの一方の電
    極を選択的に接続し、かかる複数のキャパシタの他端に
    乱数に対応した電圧信号を供給するものであることを特
    徴とする半導体集積回路装置。
24. 【請求項２４】 請求項２２において、 上記動作クロック信号の周期を変化させる手段は、外部
    端から供給されるクロック信号を受ける複数の分周回路
    により形成された複数通りの分周出力のうち、乱数によ
    り指定される１つの分周出力をセレクタを介して選択的
    に出力させるものであることを特徴とする半導体集積回
    路装置。
25. 【請求項２５】 請求項２２において、 上記動作クロック信号の周期を変化させる手段は、外部
    端から供給されるクロック信号を受ける可変遅延回路の
    遅延量を乱数により制御するものであることを特徴とす
    る半導体集積回路装置。
26. 【請求項２６】 請求項２０、請求項２３、請求項２
    ４、請求項２５のいずれかにおいて、 上記乱数を形成する乱数発生回路を更に備え、 かかる乱数発生回路は、非制御発振回路と、その発振出
    力を受ける第１のシフトレジスタとを含み、 上記第１のシフトレジスタは、シフト動作を行うクロッ
    ク信号が上記発振出力と非同期とされることを特徴とす
    る半導体集積回路装置。
27. 【請求項２７】 請求項１８において、 上記データ処理動作のタイミングを変化させる手段は、
    並列的に実行可能な複数のデータ処理を乱数に従って切
    り替えることにより行わせるものであることを特徴とす
    る半導体集積回路装置。