JP3701100B2 - クロック生成回路及びクロック生成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 6
- 238000012508 change request Methods 0.000 claims description 5
- 230000006641 stabilisation Effects 0.000 claims description 2
- 238000011105 stabilization Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- 230000005764 inhibitory process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 101150018075 sel-2 gene Proteins 0.000 description 1
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Description
【発明の属する技術分野】
本発明は、PLL部の内部クロック信号の周波数を、使用状態に応じて変化させることにより消費電力の低減を図ったクロック生成回路及びクロック生成方法に関する。
近年、クロック生成回路としてのマイクロプロセッサが適用される分野として携帯機器等の小型装置が増大しており、マイクロプロセッサの低消費電力化が要求されている。
【0002】
一般に、マイクロプロセッサは外部クロック信号に応じて内部クロック信号を生成するPLL部と、このPLL部から供給される内部クロック信号に応じて命令を実行するプロセッサとを備えている。マイクロプロセッサとしては、PLL部がプロセッサのチップに搭載されるPLL部内蔵型と、PLL部がプロセッサのチップの外に配置されるPLL部外付け型とがある。本明細書におけるマイクロプロセッサは、PLL部内蔵型とPLL部外付け型の如何に係わらず、PLL部を備えるクロック生成回路としてのマイクロプロセッサをいう。
【0003】
【従来の技術】
従来のマイクロプロセッサにおいては、PLL部が出力するクロック信号をプロセッサにおいて分周して、プロセッサが使用するクロック信号周波数を低くすることにより低消費電力を実現していた。ところが、PLL部を動作させるためのクロック信号の周波数は最高周波数に固定されているので、PLL部に於ける消費電力が大きくなっていた。
【0004】
【発明が解決しようとする課題】
したがって、従来のマイクロプロセッサにおいては、プロセッサにおける動作が低速でその消費電力が少なくなっている場合でも、PLL部での消費電力は大きいままであるという問題がある。
本発明の目的は、プロセッサにおける動作を低速にしてその消費電力を少なくしようとするときに、PLL部の消費電力も少なくして、全体としての消費電力を一層低減させたクロック生成回路及びクロック生成方法を提供することにある。
【0005】
【課題を解決するための手段】
上記の目的を達成するために、本発明により提供されるものは
外部から供給されるデータをラッチし、該ラッチしたデータに対応する周波数逓倍率指示信号と逓倍率変更要求をするかどうかを決定するイネーブル信号とを出力する指示部と、外部クロック信号に基づいてプロセッサに供給する内部クロック信号を生成するとともに、前記イネーブル信号と周波数逓倍率指示信号とに基づいて内部クロックの周波数を変更するPLL部と、イネーブル信号の出力からPLL部の内部クロック信号の周波数が安定するまでの所定期間は、PLL部からプロセッサへの内部クロックの供給を禁止する禁止手段とを備えることを特徴とするクロック生成回路である。
【0006】
外部から供給されるデータには、プロセッサの動作速度に対応した情報が含まれている。即ち、この情報にはクロック信号の周波数逓倍率を指示する信号と、クロック信号の周波数の変更要求をするかどうかを決定するイネーブル信号とが含まれている。指示部は、プロセッサからの出力データに応じて、周波数逓倍率指示信号とイネーブル信号とを出力する。イネーブル信号が例えば“H”レベルであれば、マイクロプロセッサの動作速度の変更要求があることを示し、イネーブル信号が“L”レベルであればマイクロプロセッサの動作速度は変更しないことを示している。イネーブル信号が“H”レベルのときにデータ選択部は周波数逓倍率指示信号をPLL部に選択出力する。PLL部はこの周波数逓倍率指示信号に応じて、その内部クロック信号の周波数を変更する。この内部クロック信号の周波数の変更過程では、PLL部は一時的にロック状態からはずれて、出力される内部クロック信号の周波数が乱れるので、この間は、禁止部によりPLL部からプロセッサには内部クロック信号を供給しないようにし、PLL部の出力が安定になってからPLL部の内部クロック信号をプロセッサに供給する。
【0007】
こうして、外部から供給されるデータに応じてPLL部の発生する内部クロック信号の周波数を変更し、その内部クロック信号に応じてPLL部及びプロセッサを動作させることにより、PLL部が低速動作をするときはプロセッサも低速動作をさせ、それにより、マイクロプロセッサ全体としての消費電力を大幅に低減できる。
【0008】
【発明の実施の形態】
以下、添付の図面により本発明の実施の形態を説明する。
図1は本発明の実施の形態によるクロック生成回路としてのマイクロプロセッサ(以下、単にマイクロプロセッサという)の概略を示すブロック図である。図において、1は外部クロック信号に応じて内部クロック信号を生成するPLL部、2はデータ選択部、3はプロセッサ6による命令の実行によりプロセッサ6から出力されるデータをラッチし、該ラッチしたデータに対応する周波数逓倍率指示信号と逓倍率変更要求をするかどうかを決定するイネーブル信号とを出力する指示部、4はイネーブル信号の出力からPLL部1の内部クロック信号の周波数が安定するまでの所定期間は、PLL部1からプロセッサ6への内部クロックの供給を禁止する禁止手段である。
【0009】
本実施の形態では、イネーブル信号はプロセッサ6の出力データの最上位ビットに対応しているが、プロセッサ6の設計仕様に応じて、イネーブル信号はプロセッサ6の出力データの任意のビットに対応させることができる。データ選択部2は、イネーブル信号に応じて、指示部3からの周波数逓倍率指示信号と外部からの一定の逓倍率の外部クロック選択信号とのいずれかを選択出力する。
【0010】
動作において、プロセッサ6はPLL部1から供給される内部クロック信号に応じて各種の命令を実行する。この命令の実行の結果得られるデータは、図示しない被処理装置に供給されるとともに、指示部3に供給される。指示部3はそのデータをラッチし、該ラッチしたデータに対応するイネーブル信号と周波数逓倍率指示信号とを出力する。例えば、ラッチしたデータの最上位ビットがイネーブル信号であり、ラッチしたデータのそれ以外のデータは周波数逓倍率指示信号となる。本実施の形態においては、プロセッサ6は、プロセッサ6の内部クロック信号の周波数を変更しないときには、その出力データの最上位ビットを“L”レベルにし、変更を要求するときはその最上位ビットを“H”レベルにするように設計されている。
【0011】
イネーブル信号が“H”レベルのときは、データ選択部2は指示部3から受け取った周波数逓倍率指示信号をPLL部1に選択出力する。PLL部1は受け取った周波数逓倍率指示信号に基づいて、外部クロック信号の周波数を周波数逓倍率指示信号に対応する逓倍率に変化させた内部クロック信号を生成する。イネーブル信号が“H”レベルになってからPLL部1の出力が安定するまでの所定の期間は、禁止手段4はPLL部1の出力のプロセッサ6への供給を禁止する。禁止手段4による禁止期間の後に、PLL部1からの内部クロック信号がプロセッサ6に供給される。PLL部1はこの新たな内部クロック信号に基づいて必要な処理を実行する。
【0012】
イネーブル信号が“L”レベルのときは、データ選択部2は所定の外部クロック選択信号をPLL部1に選択出力する。PLL部1は受け取った外部クロック選択信号に対応する一定の逓倍率の内部クロック信号を生成し、その内部クロック信号に応じてPLL部及びプロセッサが動作する。
図2は図1に示したマイクロプロセッサの詳細な構成を示す論理回路図である。同図において、図1と同一部分には同一参照番号が付されている。
【0013】
本例においてはプロセッサ6は4ビットのデータD3〜D0を出力するものとする。プロセッサ6は周知の整数演算ユニット61、バスインタフェースユニット62、キャシュメモリ63等の各種のユニットを含んでいる。
指示部3は4つのフリップフロップ31〜34とアンドゲート35からなるレジスタである。アンドゲート35には外部クロック信号(CLK)と書き込み信号WRITEが入力される。書き込み信号WRITEは、プロセッサ6がある命令を実行した後にその出力データを指示部3に書き込むタイミングでプロセッサ6から出力される。アンドゲート35の出力はフリップフロップ31〜34のクロック端子CKに共通接続されている。フリップフロップ31〜34はそれぞれリセット端子Rを有し、そのリセット端子Rにリセット信号RSTの反転信号(以下リセット信号RSTバーと称する)を受け取る。リセット信号RSTバーはイニシャライズ信号であり、マイクロプロセッサをイニシャライズした時に“L”レベルが入力される。プロセッサ6から出力されるデータD3〜D0はそれぞれ、フリップフロップ31〜34のデータ入力Dに入力される。データD3〜D0のうちの最上位ビットD3はフリップフロップ31によりラッチされて、本例ではイネーブル信号ENとして出力される。
【0014】
データ選択部2は、3つのゲート22〜24と、ゲート25と、3つのゲート26〜28と、3つのフリップフロップ201〜203とを備えている。ゲート22〜24は、イネーブル信号ENが“H”レベルでリセット信号RSTバーが“H”レベルのときはフリップフロップ32〜34の出力をそれぞれ通過させ、イネーブル信号ENが“L”レベルでリセット信号RSTバーが“L”レベルのときはそれぞれ外部端子からの外部クロック選択信号CLKSEL2、CLKSEL1、CLKSEL0を通過させる。ゲート25は、イネーブル信号ENが“H”レベルでフリップフロップ42(後に詳述する)の出力が“H”レベルのとき、又はリセット信号RSTバーが“L”レベルのとき“H”レベルを出力する。ゲート26〜28は、ゲート22〜24のそれぞれの出力が“H”レベルで且つゲート25の出力が“H”レベルのとき、又はゲート25の出力が“L”レベルでフリップフロップ201〜203の出力がそれぞれ“H”レベルのとき“H”レベルを出力する。フリップフロップ201〜203は、ゲート26〜28の出力をそれぞれラッチして、PLL部1に周波数逓倍率指示信号CK2,CK1、CK0を出力する。
【0015】
禁止部4は外部クロック信号CLKに応じて第2の書き込み信号WRITE2を通過させるアンドゲート41と、アンドゲート41の出力をクロック端子CKに受け取り、データD0をラッチするフリップフロップ42と、リセット信号RSTバー、第2のリセット信号RRSTバー(イネーブル信号ENが“L”になってからプロセッサ6の動作禁止を解除したい任意のタイミングで外部から与えられる、フリップフロップ42の内容をクリアするための信号)及びタイマ46の出力を受け取り、フリップフロップ42のリセット端子Rにそれらの論理積信号を出力するアンドゲート43と、イネーブル信号とフリップフロップ42の出力を受け取るアンドゲート44と、外部クロック信号CLKに応じてアンドゲート44の出力をラッチするフリップフロップ45と、フリップフロップ45の出力が“H”になってから所定時間をカウントするタイマ46とを備えている。フリップフロップ42の出力はオアゲート5の一方の入力に入力される。オアゲート5の他方の入力にはPLL部1の出力が入力される。オアゲート5の出力はプロセッサ6内の整数演算ユニット61、バスインタフェースユニット62、及びキャッシュ63に入力される。フリップフロップ42の出力は又、プロセッサ6内の各ユニットに直接入力されて、該各ユニットに内部クロック信号が供給されていない間の誤動作を防止するために使用される。
【0016】
次に図3のタイミングチャートにより図2の回路の動作を説明する。
まず、時刻t1の直前にリセット信号RSTバーが“L”になると、フリップフロップ31〜34の内容はリセットされて“0000”になる(図3の(4)参照)。時刻t1において外部端子からの外部クロック選択信号CLKSEL2〜0は110であるとする(図3の(3)参照)。時刻t1ではフリップフロップ31の出力であるイネーブル信号ENが“0”で、リセット信号RSTバーも“L”レベルなので、クロック選択信号CLKSEL2〜0(“110”)がデータ選択部2内のゲート22〜24を通過し、且つゲート25の出力は“H”レベルとなる。ゲート25の出力の“H”レベルにより、ゲート22〜24を通過したクロック選択信号CLKSEL2〜0(“110”)はゲート26〜28を通過してフリップフロップ201〜203にCK2〜CK0としてラッチされる。PLL部1はフリップフロップ201〜203の出力CK2〜CK0(図3の(5)参照)、即ち、今の場合は外部クロック選択信号“110”に対応する周波数の内部クロック信号を生成し、その内部クロック信号に応じて動作するとともに、その内部クロック信号を出力する。この時の内部クロック信号の周波数は例えば外部クロック信号CLKを4倍した高周波数に対応させておく。オアゲート5の他方の入力にはフリップフロップ42の出力が入力されているが、リセット信号RSTバーが“L”レベルなのでフリップフロップ42はリセットされており、したがって、その出力は“L”レベルである。したがって、PLL部1の出力はオアゲート5を通ってプロセッサ6の各ユニットに入力され、プロセッサ6はその内部クロック信号に応じて各種の命令を実行する。なお、フリップフロップ42の出力が“L”レベルのときは、その“L”レベルがプロセッサ6内の各ユニットは直接入力されることにより、各ユニットの動作が内部クロック信号の供給により乱されないことを保証している。
【0017】
次に、時刻t2でプロセッサ6の出力データD3〜D0が“1000”に変化したとする。出力データが変化すると、この出力データをフリップフロップ31〜34からなるレジスタに書き込むための書き込み信号WRITE(図3の(6)参照)がプロセッサ6から出力される。するとレジスタの入力側のアンドゲート35を外部クロック信号CLKが通過し、フリップフロップ31〜34はこの外部クロック信号CLKに応じてプロセッサ6からの出力データD3〜D0(“1000”)をラッチする。この結果フリップフロップ31の出力であるイネーブル信号ENは“1”になるので、フリップフロップ32〜34の出力(“000”)がゲート22〜24を通過する。しかし、この時点ではフリップフロップ42はリセットされた状態にあり、その出力は“L”レベルである。したがって、ゲート25内のアンドゲートの一方の入力にはイネーブル信号ENの“H”レベルが入力されており、他方の入力にはフリップフロップ42の出力の“L”レベルが入力されているのでそのアンドゲートの出力は“L”レベルにあり、それがゲート25内のオアゲートの一方に入力に入力されており、他方、そのオアゲートの他方の入力にはリセット信号RSTバーの“H”レベルが反転されて入力されているので、ゲート25の出力は“L”レベルにある。したがって、ゲート22〜24の出力はゲート26〜28を通過せず、フリップフロップ201〜203の出力信号CK2〜CK0は“110”のままである。
【0018】
次いで時刻t3でプロセッサ6は出力データD3〜D0“0001”を出力したとする。すると、その最下位ビットD0の“1”をプロセッサ6の動作禁止信号としてフリップフロップ42に書き込むための第2の書き込み信号WRITE2の“H”レベルのパルス(図3の(7)参照)がプロセッサ6から出力される(図3の(8)参照)。第2の書き込み信号WRITE2は第1の書き込み信号WRITEの出力から所定期間経過後のデータ出力時にプロセッサ6から出力される。このときは、第1の書き込み信号WRITE(図3の(6))は発生されないので、出力データD3〜D0の“0001”はフリップフロップ31〜34にはラッチされず,フリップフロップ31〜34には前のデータ“1000”が保持されている。一方、第2の書き込み信号WRITE2に応じて出力データD0の“1”がフリップフロップ42にラッチされる。この結果、フリップフロップ42の出力の“H”レベルとイネーブル信号ENの“1”によりゲート25の出力が“H”レベルになり、フリップフロップ32〜34の出力データ“000”は、ゲート22〜24及びゲート26〜28を通過して、フリップフロップ201〜203にラッチされる。この結果、フリップフロップ201〜203の出力信号CK2〜CK0はフリップフロップ31〜34の出力データ1000の下位3ビット“000”となる(図3の(5)参照)。PLL部1はこの信号CK2〜CK0(“000”)を受けてそれに対応する逓倍率の周波数(例えば外部クロック信号の周波数と同一周波数)に内部クロック信号を変換する。
【0019】
一方、フリップフロップ42の出力(図3の(9)参照)の“H”レベルとイネーブル信号ENの“H”レベルによりアンドゲート44の出力が“H”レベルになる。この“H”レベルはフリップフロップ45にラッチされ、その出力(b)を“H”レベルにする(図3の(10)参照)。出力(b)の立ち上がりによりタイマ46が起動し、PLL部1の出力が上記の逓倍率の内部クロック信号にロックして安定になるまでに要する所定時間後に“L”レベルのタイマ出力パルスを得る(図3の(11)参照)。このタイマ出力パルスによりアンドゲート43の出力が“H”レベルになり、フリップフロップ42はリセットされる。
【0020】
フリップフロップ42の出力が“H”レベルになっている間(図3の(9)参照)は、オアゲート5の出力は“H”レベルに保持されており、且つ、フリップフロップ42の出力の“H”レベルがプロセッサ6の各ユニットに動作禁止信号として供給されている。上記所定時間が経過すると、フリップフロップ42はリセットされるので、禁止信号は解除されてPLL部1からの周波数逓倍率が変わった内部クロック信号がプロセッサ6に供給されることになる。
【0021】
以上の動作により、PLL部1及びプロセッサ6の内部クロック信号の周波数逓倍率を低下させることが可能であることが理解できる。
なお、上記の例ではプロセッサ6の動作禁止信号としてプロセッサ6の出力データの最下位ビットD0を用いたが、プロセッサ6の仕様により、出力データの任意のビットをプロセッサ6の動作禁止信号として用いてもよい。
【0022】
上記の動作では時刻t2でイネーブル信号ENが“1”になる例を説明したが、時刻t4でイネーブル信号が“0”になる場合を次に説明する。
時刻t4でプロセッサ6の出力データD3〜D0が“0111”に変わり、フリップフロップ31〜34に対する書き込みのための第1の書き込み信号WRITEのパルスが発生すると、その時刻t4では第1の書き込み信号WRITEが“H”なので、外部クロック信号EXT.CLKはアンドゲート35を通って出力データ“0111”はその外部クロック信号に応じてフリップフロップ31〜34にラッチされる。しかし、その最上位ビットは“0”なのでイネーブル信号ENは“0”であり、したがってフリップフロップ32〜34の出力はゲート22〜24を通過できない。また、リセット信号RSTバーも”H”レベルなので外部端子からの外部クロック選択信号CLKSEL2〜CLKSEL0もゲート22〜24を通過できない。したがって、フリップフロップ201〜203は前の値を保持し続けるので、信号CK2〜CK0は“000”のままである(図3の(5)参照)。こうして、プロセッサの出力データの最上位ビットが“0”の場合は、PLL1の内部クロック信号の周波数は変化しない。
【0023】
この状態で時刻t5プロセッサ6の出力データが“0001”に変わり、“H”レベルのパルスである第2の書き込み信号WRITE2が発生したとする。この第2の書き込み信号WRITE2の“H”レベルによりアンドゲート41を外部クロック信号CLKが通過してフリップフロップ42のクロック端子に入力されるので、その外部クロック信号に応じて上記出力データの最下位ビット“1”がフリップフロップ42にラッチされる(図3の(9)参照)。しかし、イネーブル信号ENが“0”なので、アンドゲート44の出力(b)は“H”レベルにならず、したがってタイマ46は起動しない。したがって、時刻t5以降で、第2のリセット信号RRSTバーが“L”レベルになるまでは、フリップフロップ42の出力の“H”レベルがオアゲート5及びプロセッサ6の各ユニットに供給され続けるので、PLL部からの内部クロック信号はプロセッサ6に供給されない。
【0024】
時刻t6で第2のリセット信号RRSTバーとして“L”レベルのパルスが外部から供給されると、フリップフロップ42はリセットされて、その出力は“L”レベルになるので、PLL部1から出力される内部クロック信号はプロセッサ6に供給される。第2のリセット信号RRSTバーの上記“L”レベルのパルスは、プロセッサ6を使用したいタイミングで外部からユーザにより供給される。
【0025】
次にPLL部1の内部クロック信号の周波数が高くなる変化について説明する。
時刻t7でプロセッサ6の出力データD3〜D0が“1111”に変わり、第1の書き込み信号WRITEの“H”レベルのパルスがプロセッサ6から出力されたとする。するとフリップフロップ31〜34はD3〜D0(“1111”)をラッチする。この結果フリップフロップ31の出力であるイネーブル信号ENは“1”になるので、フリップフロップ32〜34の出力(“111”)がゲート22〜24を通過する。しかし、この時点ではフリップフロップ42の出力は“L”レベルなので、ゲート25内のアンドゲートの一方の入力は“L”のままであり、且つリセット信号RSTバーも“H”のままである。したがって、ゲート22〜24の出力はゲート26〜28を通過しない。この結果、フリップフロップ201〜203の出力信号CK2〜CK0は“000”のままである。
【0026】
次いで時刻t8で、プロセッサ6の出力データD3〜D0が“0001”に変化し、第2の書き込み信号WRITE2がプロセッサ6から出力(図3の(7)参照)されたとする。このときは、第1の書き込み信号WRITE(図3の(6))は“L”レベルなので、出力データD3〜D0の“0001”はフリップフロップ31〜34にはラッチされず,フリップフロップ31〜34には前のデータ“1111”が保持されている。第2の書き込み信号WRITE2の“H”レベルに応じてデータD0の“1”がフリップフロップ42にラッチされる。フリップフロップ42の出力の“H”レベルとイネーブル信号ENの“1”によりゲート25の出力が“H”になり、フリップフロップ32〜34の出力データ“111”は、ゲート22〜24及びゲート26〜28を通過して、フリップフロップ201〜203にラッチされる。この結果、フリップフロップ201〜203の出力信号CK2〜CK0はフリップフロップ31〜34の出力データ“1111”の下位3ビット“111”となる。PLL部1はこの信号CK2〜CK0(“111”)を受けてそれに対応する逓倍率の周波数(例えば外部クロック信号の周波数の8倍の最高周波数)に内部クロック信号を変換する。
【0027】
一方、禁止部4により、PLL部1の出力信号周波数が安定になるまで、プロセッサから出力される内部クロック信号によりプロセッサ6が動作するのを禁止させる動作は時刻t3において前述した動作と同じなので説明を省略する。
上記の実施の形態では、イネーブル信号ENとしてプロセッサ6の出力データの最上位ビットをラッチしたものを用いたが、本発明はこれに限定されず、プロセッサ6の設計仕様により、内部クロック信号の周波数を変化させたい場合に対応する任意のビットをイネーブル信号として用いてもよい。
【0028】
また、タイマを起動するために使用されるビットは出力データの最下位ビットとしたが、これもプロセッサの仕様に応じて任意のビットを用いることができる。さらに、プロセッサ6の出力データは4ビットに限定されない。
【0029】
【発明の効果】
以上の説明から明らかなように、本発明によれば、プロセッサで使用される内部クロック信号の周波数の変化に応じてPLL部で使用される内部クロック信号の周波数の逓倍率を変化させたことにより、マイクロプロセッサの消費電力を大幅に抑制することが可能になる。
【図面の簡単な説明】
【図1】 本発明によるマイクロプロセッサの概略を示すブロック図である。
【図2】 図1のマイクロプロセッサの詳細を示す論理回路図である。
【図3】 図2の回路の動作を説明するタイミングチャートである。
【符号の説明】
1…PLL部
2…データ選択部
3…指示部
4…禁止手段
6…プロセッサ
Claims (7)
- 外部から供給されるデータをラッチし、該ラッチしたデータに対応する周波数逓倍率指示信号と逓倍率変更要求をするかどうかを決定するイネーブル信号とを出力する指示部と、
外部クロック信号に基づいてプロセッサに供給する内部クロック信号を生成するとともに、前記イネーブル信号と前記周波数逓倍率指示信号とに基づいて内部クロックの周波数を変更するPLL部と、
前記イネーブル信号の出力から前記PLL部の内部クロック信号の周波数が安定するまでの所定期間は、前記PLL部から前記プロセッサへの前記内部クロックの供給を禁止する禁止手段とを備えることを特徴とするクロック生成回路。 - 前記外部から供給されるデータは、前記プロセッサから出力されるデータであることを特徴とする請求項1に記載のクロック生成回路。
- 前記指示部は、前記データをラッチするレジスタを備えることを特徴とする請求項1又は請求項2に記載のクロック生成回路。
- 前記イネーブル信号が逓倍率変更要求をしないものであることを検出すると外部クロック選択信号を出力するようにしたデータ選択部を更に備えた、請求項1、請求項2又は請求項3に記載のクロック生成回路。
- 前記PLL部は、前記禁止手段が前記内部クロックの供給を禁止している間に前記周波数逓倍指示信号に応じて前記内部クロック信号の周波数を変更するようにした、請求項1、請求項2、請求項3又は請求項4に記載のクロック生成回路。
- 外部クロック信号に基づいて内部クロック信号を生成し、該内部クロック信号に応じて動作するプロセッサに該内部クロックを供給するPLL部と、
前記PLL部の周波数逓倍率を指示する周波数逓倍率指示信号部と、
前記PLLが前記周波数逓倍率を変更するときに前記PLL部へ出力されるイネーブル信号を保持するとともに、前記プロセッサがリセットされると所定値となるレジスタ部と、
前記レジスタ部から出力される前記数逓倍率指示信号と前記イネーブル信号とに応じて前記内部クロックの周波数を変更するとともに、前記内部クロック信号の周波数が安定するまでの所定期間は、前記PLL部から前記プロセッサへの前記内部クロックの供給を禁止する禁止部とを備えることを特徴とするクロック生成回路。 - 外部クロック信号に基づいて内部クロック信号を生成するクロック生成方法において、
外部から供給されたデータに基づいて逓倍率変更要求をするかどうかを決定するイネーブル信号を生成し、
前記イネーブル信号が活性化されている場合には、周波数逓倍率指示に基づいて内部クロックの周波数を変更するともに、該内部クロック信号の周波数が安定するまでの所定期間、該内部クロックの外部への供給を禁止することを特徴とするクロック生成方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11282497A JP3701100B2 (ja) | 1997-04-30 | 1997-04-30 | クロック生成回路及びクロック生成方法 |
US08/947,872 US6035410A (en) | 1997-04-30 | 1997-10-09 | Microprocessor with reduced power consumption in accordance with usage condition |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11282497A JP3701100B2 (ja) | 1997-04-30 | 1997-04-30 | クロック生成回路及びクロック生成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10301660A JPH10301660A (ja) | 1998-11-13 |
JP3701100B2 true JP3701100B2 (ja) | 2005-09-28 |
Family
ID=14596460
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11282497A Expired - Fee Related JP3701100B2 (ja) | 1997-04-30 | 1997-04-30 | クロック生成回路及びクロック生成方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6035410A (ja) |
JP (1) | JP3701100B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11312026A (ja) | 1998-04-28 | 1999-11-09 | Nec Corp | クロック信号切替方法およびクロック信号切替システム |
GB0123421D0 (en) * | 2001-09-28 | 2001-11-21 | Memquest Ltd | Power management system |
JP2004078581A (ja) * | 2002-08-19 | 2004-03-11 | Nec Corp | 通信データ処理回路 |
CN100501748C (zh) * | 2003-10-31 | 2009-06-17 | 国际商业机器公司 | 用于动态系统级频率缩放的方法和装置 |
EP1730623A2 (en) * | 2004-03-22 | 2006-12-13 | Koninklijke Philips Electronics N.V. | Method and apparatus for power management in mobile terminals |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59122223A (ja) * | 1982-12-28 | 1984-07-14 | Mitsubishi Electric Corp | クロツク発生回路 |
BR8407147A (pt) * | 1983-11-07 | 1985-10-08 | Motorola Inc | Microcomputador,sistema de microcomputador eficiente em energia e gerador de frequencia de pulso de relatorio de pulso de relatorio para microcomputador |
US4893271A (en) * | 1983-11-07 | 1990-01-09 | Motorola, Inc. | Synthesized clock microcomputer with power saving |
JP3718251B2 (ja) * | 1994-02-28 | 2005-11-24 | 株式会社ルネサステクノロジ | データ処理装置 |
JPH0830351A (ja) * | 1994-07-11 | 1996-02-02 | Hitachi Ltd | マイクロプロセッサ |
US5778237A (en) * | 1995-01-10 | 1998-07-07 | Hitachi, Ltd. | Data processor and single-chip microcomputer with changing clock frequency and operating voltage |
JP3523362B2 (ja) * | 1995-04-10 | 2004-04-26 | 富士通株式会社 | クロック回路及びこれを用いたプロセッサ |
US5774701A (en) * | 1995-07-10 | 1998-06-30 | Hitachi, Ltd. | Microprocessor operating at high and low clok frequencies |
-
1997
- 1997-04-30 JP JP11282497A patent/JP3701100B2/ja not_active Expired - Fee Related
- 1997-10-09 US US08/947,872 patent/US6035410A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6035410A (en) | 2000-03-07 |
JPH10301660A (ja) | 1998-11-13 |
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