JPH0830351A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 低速動作から高速動作へのシステムクロック
の切り替えを高速に行い、切り替え時の不測状態に対処
できる機能を持たせたマイクロプロセッサの提供。 【構成】 比較的低い周波数のパルスを基準周波数信号
としてＰＬＬ回路により逓倍された比較的高い周波数の
発振パルスを形成し、低速モードのときには比較的低い
周波数とされたパルスに対応されたシステムクロックを
出力させ、高速モードに切り替えられたときにＰＬＬ回
路に起動をかけ、ＰＬＬ回路が安定するまでの間は低速
モードに対応したクロックパルスの出力を継続させ、Ｐ
ＬＬ回路が安定した後にそれにより形成された比較的高
い周波数とされた発振パルスに対応されたシステムクロ
ック出力させる。 【効果】 低速モードから高速モードへの切り替えが高
速に行えるとともに、切り替えに際して低速モードに対
応したシステムクロックが継続して供給され不測の状態
にも対処できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、マイクロプロセッサ
に関し、例えばＰＬＬ（位相ロックループ）回路を用い
てシステムクロックの周波数を逓倍させる機能を持つ１
チップのマイクロコンピュータに利用して有効な技術に
関するものである。

【０００２】

【従来の技術】高速処理を行う場合と低速処理を行う場
合とでシステムクロックの周波数を切り替えるように
し、実質的な低消費電力化を図ったマイクロプロセッサ
がある。このマイクロプロセッサでは、低速処理用のク
ロックパルスをＰＬＬ回路を用いて逓倍させて高速処理
用のクロックパルスを発生させるものである。このよう
なマイクロプロセッサに関しては、例えば（株）日立製
作所から販売されているＳＨ８／７６００シリーズのマ
イクロプロセッサがある。

【０００３】図９に示すように、上記のマイクロプロセ
ッサにおいては、低速動作のときにはＰＬＬ回路の動作
を停止させてその消費電力を低減している。そして、高
速動作に切り替え際にＰＬＬ回路に起動をかけるととも
に、不安定な周波数のクロックパルスが出力されてしま
うのを防ぐために、ＰＬＬ回路が安定するまでクロック
の停止を行うようにしている。

【０００４】

【発明が解決しようとする課題】本願発明者において
は、上記低速動作から高速動作へのシステムクロックの
切り替えを実質的に高速に行うようにするとともに、上
記切り替えに際しての不測状態に備えるようにすること
を考えた。

【０００５】この発明の目的は、低速動作から高速動作
に対応したシステムクロックの切り替えを高速に行うと
ともに、切り替えに際しての不測状態に対処できる機能
を持たせたマイクロプロセッサを提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、比較的低い周波数のパルス
を基準周波数信号としてＰＬＬ回路により逓倍された比
較的高い周波数の発振パルスを形成するようにし、低速
モードのときには上記比較的低い周波数とされたパルス
に対応されたシステムクロックを出力させ、高速モード
に切り替えられたときに上記ＰＬＬ回路に起動をかけ、
かかるＰＬＬ回路が安定するまでの間は上記低速モード
に対応したクロックパルスの出力を継続させ、ＰＬＬ回
路が安定した後にそれにより形成された比較的高い周波
数とされた発振パルスに対応されたシステムクロックを
出力させる。

【０００７】

【作用】上記した手段によれば、高速動作を必要とする
イベントが発生した時点でＰＬＬ回路の起動をかけるこ
とができるので低速モードから高速モードへの切り替え
が高速に行うようにできるとともに、かかる切り替えに
際して低速モードに対応したシステムクロックが継続し
て供給されているでマイクロプロセッサの動作が停止せ
ず不測の状態にも対処できる。

【０００８】

【実施例】図１には、この発明に係るマイクロプロセッ
サに内蔵されるクロックパルス発生回路の一実施例のブ
ロック図が示されている。同図の各回路ブロックは、公
知の半導体集積回路の製造技術により、マイクロプロセ
ッサを構成する他の回路とともに単結晶シリコンのよう
な１個の半導体基板上において形成される。

【０００９】外部端子ＸＴＡＬとＥＸＴＡＬには、水晶
振動子等が接続されて、発振回路ＸＯＳＣにより低速動
作モードに対応した比較的低い周波数の発振パルスが形
成される。発振回路ＸＯＳＣは、制御端子ＯＮに制御信
号ＣＫＥＸＴを供給することにより動作と停止が制御さ
れる。この制御信号ＣＫＥＸＴは次に説明するマルチプ
レクサＭＵＸ１の制御信号と共用される。上記制御信号
ＣＫＥＸＴにより発振回路ＸＯＳＣの動作を停止させる
とともに、低速動作モードに対応した比較的低い周波数
の発振パルスを外部端子ＥＸＴＡＬから供給することも
できる。

【００１０】制御信号ＣＫＥＸＴは、マルチプレクサＭ
ＵＸ１を制御して内蔵の発振回路ＸＯＳＣの動作制御に
より発振パルスを用いるか上記外部端子ＥＸＴＡＬから
供給されたクロックパルスを用いるかの切り替えを行
う。上記マルチプレクサＭＵＸ１から出力される比較的
低い周波数とされたパルスは、一方において１／２分周
回路ＤＩＶ１に供給され、ここで低速動作モードのとき
に使用される２相のクロックパルスｃｋ１とｃｋ２が形
成される。上記分周回路ＤＩＶ１により分周されてクロ
ックパルスｃｋ１とｃｋ２は、出力選択用のマルチプレ
クサＭＵＸ４とＭＵＸ３の一方の入力に供給される。

【００１１】上記マルチプレクサＭＵＸ１から出力され
る比較的低い周波数とされたパルスは、他方においてＰ
ＬＬ回路の基準周波数入力ＲＥＦに供給される。このＰ
ＬＬ回路において形成された２相の出力パルスＤＶ１と
ＤＶ２は、上記出力選択用のマルチプレクサＭＵＸ４と
ＭＵＸ３の他方の入力に供給される。上記ＰＬＬ回路の
一方の出力ＤＶ１は、分周回路ＤＩＶ２により分周され
る。この実施例では、特に制限されないが、高速動作モ
ードに対応した２通りのクロックパルスを形成するため
に２通りの分周出力ｄ２とｄ４が形成され、マルチプレ
クサＭＵＸ２を通して選択されたものが発振入力ＯＳＣ
に供給される。

【００１２】上記マルチプレクサＭＵＸ２は、切り替え
信号ＣＫＲＡＴＥにより上記２通りの分周出力ｄ２又は
ｄ４を選択してＰＬＬ回路の発振入力ＯＳＣに伝える。
例えば、分周出力ｄ２が選択されたときには、分周出力
ｄ２と基準周波数ＲＥＦとが一致するようにされるから
ＰＬＬ回路の出力ＤＶ１は、かかる分周比の逆数に対応
して逓倍される。同様に、分周出力ｄ４が選択されたと
きには、分周出力ｄ４と基準周波数ＲＥＦとが一致する
ようにされるからＰＬＬ回路の出力ＤＶ１は、かかる分
周比の逆数に対応して逓倍される。これにより、高速動
作モード用に２通りのクロックパルスＤＶ１とＤＶ２を
形成することができる。

【００１３】この実施例では、低消費電力化のためにＰ
ＬＬ回路は制御端子ＰＬＬＯＮにより動作／停止の制御
が行われる。つまり、低速動作モードのときにはＰＬＬ
回路の動作を停止させて無駄な電流消費を抑えるように
するものである。この実施例では、かかる制御端子ＰＬ
ＬＯＮに対してオアゲート回路を通して制御信号ＰＬＬ
ＯＮとＰＬＬスタンバイ信号を供給する。ＰＬＬスタン
バイ信号は、外部端子から信号の供給又は内蔵のレジス
タのセットにより形成される。

【００１４】出力制御信号ＰＬＬＯＵＴselectは、マル
チプレクサＭＵＸ３とＭＵＸ４を制御して、上記低速動
作モードに対応して分周回路ＤＩＶ１により形成された
クロックパルスｃｋ１，ｃｋ２又は高速動作モードに対
応してＰＬＬ回路により形成されたクロックパルスＤＶ
１，ＤＶ２を選択して出力端子ＣＫ１とＣＫ２から出力
させる。

【００１５】図２には、上記ＰＬＬ回路の一実施例のブ
ロック図が示されている。基準周波数信号ＲＥＦと発振
入力ＯＳＣは、位相比較回路に供給され、ここで位相差
（周波数差）に対応したアップ信号／ＵＰとダウン信号
／ＤＯＷＮが形成される。かかる位相比較回路により形
成された制御信号は、チャージポンプ回路からなるロー
パスフィルタ（ループフィルタ）に供給されて、制御電
圧ＶＣＮＴに変換される。この制御電圧ＶＣＮＴは、電
圧制御型発振器に供給されてその周波数の制御が行われ
る。この電圧制御型発振器の出力信号Ｐ１とＰ２は、１
／２分周回路に供給されてＤＶ１とＤＶ２からなる２相
のクロックパルスとされる。

【００１６】図３には、上記ＰＬＬ回路の一部の具体回
路図が示されている。（Ａ）には、電圧制御型発振器で
示されている。ソースが接地されたＮチャンネル型ＭＯ
ＳＦＥＴのゲートに制御電圧ＶＣＮＴを供給して電圧／
電流変換を行う。かかるＮチャンネル型ＭＯＳＦＥＴに
より形成された電流信号をＰチャンネル型ＭＯＳＦＥＴ
からなる電流ミラー回路を介してリングオシレータを構
成するインバータ回路を構成するＰチャンネル型ＭＯＳ
ＦＥＴに直列接続されるＰチャンネル型ＭＯＳＦＥＴに
流すとともに、ダイオード形態にされたＮチャンネル型
ＭＯＳＦＥＴに流す。このダイオード形態にされたＮチ
ャンネル型ＭＯＳＦＥＴと上記インバータ回路を構成す
るＮチャンネル型ＭＯＳＦＥＴに直列接続されたＮチャ
ンネル型ＭＯＳＦＥＴと電流ミラー形態としてかかる電
流が流れるようにするものである。これにより、制御電
圧ＶＣＮＴを高くして動作電流を大きくすると、そのリ
ングオシレータを構成する各インバータ回路での信号伝
播遅延時間が短くなり発振周波数が高くされる。逆に、
制御電圧ＶＣＮＴを低くして動作電流を小さくすると、
そのリングオシレータを構成する各インバータ回路での
信号伝播遅延時間が長くなり発振周波数が低くされる。

【００１７】上記リングオシレータを構成する縦列形態
のインバータ回路にゲート回路を挿入して、制御信号Ｐ
ＬＬＯＮによりかかるゲート回路のゲートを閉じて発振
動作停止できるようにしている。上記発振動作を停止さ
せるときには、ＭＯＳＦＥＴをオン状態にして制御電圧
ＶＣＮＴを強制的に回路の接地電位にして上記動作電流
を遮断するようにしている。

【００１８】（Ｂ）には、１／２分周回路の回路図が示
されている。上記（Ａ）の電圧制御型発振回路の出力信
号Ｐ１とその反転信号をインバータ回路により形成し、
それをスレーブ側の出力信号をマスター側の入力に帰還
させてなるマスタースレーブ型フリップフロップ回路の
クロックパルスとして用い、マスタ側とスレーブ側から
の１／２分周された信号ＤＶ２とＤＶ１を得るものであ
る。

【００１９】図４には、上記ＰＬＬ回路の残り一部の具
体回路図が示されている。（Ａ）には、位相比較器が示
されている。位相比較器は、基準信号ＲＥＦと発振入力
ＯＳＣとの位相差に対応したパルス幅の出力信号／ＵＰ
と／ＤＯＷＮを形成する。つまり、基準周波数ＲＥＦに
対して発振入力ＯＳＣの周波数が低いときには、その周
波数差（位相差）に対応したパルス幅のアップ信号／Ｕ
Ｐを形成する。逆に、基準周波数ＲＥＦに対して発振入
力ＯＳＣの周波数が高いときには、その周波数差（位相
差）に対応したパルス幅のダウン信号／ＤＯＷＮを形成
する。

【００２０】（Ｂ）には、チャージポンプ＆ローパスフ
ィルタが示されている。ＰＬＬＯＮ信号によりＰチャン
ネル型ＭＯＳＦＥＴがオン状態にされて、ローパスフィ
ルタの動作が有効にされる。上記Ｐチャンネル型ＭＯＳ
ＦＥＴに対して直列形態に接続されたＰチャンネル型Ｍ
ＯＳＦＥＴにはアップ信号／ＵＰが２つのインバータ回
路を通して供給される。上記２つのＰチャンネル型ＭＯ
ＳＦＥＴと抵抗Ｒ１及びＲ２を介してキャパシタＣにチ
ャージアップ電流が流れるようにされる。上記キャパシ
タＣは、上記抵抗Ｒ１及びＲ２とＮチャンネル型ＭＯＳ
ＦＥＴによりディスチャージ電流が流れるようにされ、
かかるＮチャンネル型ＭＯＳＦＥＴのゲートにはダンウ
信号／ＤＯＷＮがインバータ回路により反転されて供給
される。つまり、アップ信号／ＵＰが発生された期間だ
けキャパシタＣにチャージアップが行われて位相差に対
応して制御電圧ＶＣＮＴが高くされる。逆に、ダウン信
号／ＤＯＷＮが発生された期間だけキャパシタＣがディ
スチャージされて位相差に対応して制御電圧ＶＣＮＴが
低くされる。端子ＣＥＸＴは、ロウパスフィルタのカッ
トオフ周波数を低くするための外付コンデンサを接続す
るために設けられるものである。

【００２１】図５には、この発明に係るクロックパルス
発生回路の動作を説明するためのフローチャート図であ
る。マイクロプロセッサが低速動作モードにあるときに
は、制御信号ＰＬＬＯＮがロウレベルにされて、前記電
圧制御型発振器及びローパスフィルタの動作が停止させ
られている。これにより、ＰＬＬ回路においてリーク電
流を除いた電流消費は行われない。このときには、内蔵
の発振回路ＸＯＳＣの発振パルス又は外部端子ＥＸＴＡ
Ｌから供給されるパルスにより低速動作モードに対応し
た比較的低い周波数とされたクロックパルスＣＫ１とＣ
Ｋ２が出力される。

【００２２】上記のような低速動作モードにおいて、高
速動作が必要とされるイベント（事象）が発生すると、
ＰＬＬスタンバイ信号が発生されてＰＬＬ回路が動作状
態になる。ただし、出力用のマルチプレクサＭＵＸ３と
ＭＵＸ４は、上記低速用のクロックパルスの出力を継続
している。

【００２３】ＰＬＬ回路が安定するまでの間上記の状態
が継続しており、中央処理ユニットを代表とするマイク
ロプロセッサの各回路は低速動作モードと同じ動作を継
続するものである。このため、高速動作が要求されるデ
ータ処理は待たされるか、低速動作モードでのデータ処
理を行う。このとき、システムに異常が発生した場合等
の対処や、これから開始する高速動作モードに優先して
行うべきデータ処理が発生したときにはそのための動作
に直ちに入ることができる。ＰＬＬ回路が安定すると、
ＰＬＬ回路により逓倍された高速動作用のクロックパル
スが出力されて高速動作が開始される。

【００２４】図６には、この発明を説明するための動作
概念図が示されている。同図（Ａ）には、この発明の理
解を容易にするために、従来のクロックパルス切り替え
動作が示され、（Ｂ）に本発明に係るクロックパルス切
り替え動作が対比して示されている。

【００２５】本願発明では、高速処理を要求するイベン
トが発生した時点でＰＬＬスタンバイ信号を発生させて
ＰＬＬ回路に起動かける。ＰＬＬ回路が安定化待ちして
いる間は、ＰＬＬ回路を使用しないで比較的低周波数の
クロックパルスの供給を継続している。そして、高速処
理を要求するコマンドによりＰＬＬＯＮ信号を発生させ
て、低速から高速に切り替えに要する極く短い時間だけ
クロックの停止を行った後にＰＬＬ回路を使用した高速
処理用のクロックパルスを出力する。これにより、従来
のように高速処理要求が発生してからＰＬＬ回路に起動
をかけて、それが安定するまでの間クロックパルスの供
給を停止するものに比べて、低速動作モードから高速動
作モードの切り替えが速くできる。

【００２６】この発明に係るマイクロプロセッサがいわ
ゆる電子手帳に利用される場合、ペン入力により文字を
入力するときには、ペン操作によって次に高速処理を必
要とする文字パターン認識が行われることが事前に判
る。このようなペン操作が前記の高速処理を要求するイ
ベント（事象）の発生とされる。すなわち、ペンの操作
によって一定の文字パターンを入力してから、その認識
を行うまでの間に比較的長い時間がかかるので、その間
にＰＬＬ回路を事前にスタンバイ状態にしておくように
するものである。

【００２７】この発明は、上記のように高速処理を要求
するイベントの発生がなくとも、次のような効果があ
る。例えば、高速処理要求によりＰＬＬ回路を起動し、
それが安定するまでの間に低周波数のクロックパルスを
出力を継続させることにより、上記ＰＬＬ回路が安定す
るまでの間に、これから処理しようとする高速処理より
も優先度が高いデータ処理や緊急な処理を必要とする事
態が発生したときに、直ちにそれに対応した処理を行う
ことができる。

【００２８】図６の（Ａ）のように、ＰＬＬ回路が安定
化するまでの間、クロックパルスを停止させてしまう
と、上記のような緊急に処理すべき事項が発生したり、
これから行うべき高速処理よりも優先度の高いデータ処
理が発生しても、上記の間はいわばシステムダウン状態
であるのでこれらに何らの対処もできなくなってしまう
ものである。

【００２９】図７には、この発明に係るマイクロプロセ
ッサ（シングルチップマイクロコンピュータ）の一実施
例のレイアウト図が示されている。同図には、主要な回
路が代表として例示的に示されている。

【００３０】ＣＰＵは中央処理ユニットである。Ｃache
は、キャッシュメモリであり、演算器は算術論理演算を
行う。乗算器は乗算を行う。ＩＮＴＣは割り込み制御回
路である。ＴＬＢは、メモリ管理ユニットのアドレス変
換テーブルを構成するメモリである。ＤＭＡＣは、直接
メモリアクセス制御回路であり、Ｄ／Ａconverter はデ
ィジタル／アナログ変換器であり、Ａ／Ｄconverter は
アナログ／ディジタル変換器である。ＳＣＩはシリアル
コミュニケーションインターフェイスである。Ｔimerは
タイマー回路である。そして、ＣＰＧは前記のクロック
パルス発生回路であり、ドライバＤriver を介して各回
路ブロックにその動作に必要なクロックパルスの供給を
行うものである。上記の他に、必要に応じて各種周辺モ
ジュールが設けられる。

【００３１】図８には、この発明に係るマイクロプロセ
ッサの一実施例の概略ブロック図が示されている。同図
においは、クロックパルスの供給系統を中心して描かれ
ている。つまり、クロック発生回路ＣＰＧにより形成さ
れたクロックパルスは、ドライバＤriver を介して各回
路ブロックに供給される。各回路ブロックの入力部に
は、クロックの供給／停止を制御するためのスイッチＳ
Ｗが設けられている。

【００３２】このようなクロックの選択的な供給のため
のスイッチＳＷを設けることにより、システム上におい
て不用となって回路ブロックの切り離しや、あるプログ
ラムにおいては使用しない回路ブロックに対してクロッ
クパルスの供給を停止させて無駄な消費電流の発生を防
止するものである。逆に言えば、データ処理を行うのに
際して、そのデータ処理の中で使用する回路を指定し、
選択的にクロックの供給と停止を行うようにして低消費
電力化を図ることができる。

【００３３】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 比較的低い周波数のパルスを基準周波数信号と
してＰＬＬ回路により逓倍された比較的高い周波数の発
振パルスを形成するようにし、低速モードのときには上
記比較的低い周波数とされたパルスに対応されたシステ
ムクロックを出力させ、高速モードに切り替えられたと
きに上記ＰＬＬ回路に起動をかけ、かかるＰＬＬ回路が
安定するまでの間は上記低速モードに対応したクロック
パルスの出力を継続させ、ＰＬＬ回路が安定した後にそ
れにより形成された比較的高い周波数とされた発振パル
スに対応されたシステムクロック出力させることによ
り、低速モードから高速モードへの切り替えが高速に行
うようにできるとともに、かかる切り替えに際して低速
モードに対応したシステムクロックが継続して供給され
ているで不測の状態にも対処できるという効果が得られ
る。

【００３４】（２） 高速処理を要求するイベント発生
に基づいて形成された制御信号により上記のＰＬＬ回路
に起動をかけ、かかるＰＬＬ回路が安定するまでの間は
上記低速モードに対応したクロックパルスの出力を継続
させ、ＰＬＬ回路が安定した後であって高速モードの処
理が開始された時点でかかるＰＬＬ回路により形成され
た比較的高い周波数とされた発振パルスに対応されたシ
ステムクロックを出力させることにより、低速モードか
ら高速モードへの切り替えが高速に行うようにすること
ができるという効果が得られる。

【００３５】（３） 上記システムクロックは、中央処
理ユニット及びそれと内部バスを介して接続される周辺
回路に供給されるものであり、かかる各周辺回路に対し
てスイッチによりクロックパルスの供給／停止の制御を
可能とすることにより、低消費電力化を図ることができ
るという効果が得られる。

【００３６】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ＰＬ
Ｌ回路を構成する各回路の具体的構成は種々の実施形態
を採ることができる。低速動作用のクロックパルスと、
ＰＬＬ回路により形成された高速動作用のクロックパル
スの切り替えは、マルチプレクサを用いるもの他、論理
ゲート回路を用いて切り替えるもの等のように種々の実
施形態を採ることができる。

【００３７】この発明は、中央処理ユニットと演算器と
からなる最小のシステムから前記のような各種周辺回路
を内蔵したシステムまで含むマイクロプロセッサに広く
利用できるものである。

【００３８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、比較的低い周波数のパルス
を基準周波数信号としてＰＬＬ回路により逓倍された比
較的高い周波数の発振パルスを形成するようにし、低速
モードのときには上記比較的低い周波数とされたパルス
に対応されたシステムクロックを出力させ、高速モード
に切り替えられたときに上記ＰＬＬ回路に起動をかけ、
かかるＰＬＬ回路が安定するまでの間は上記低速モード
に対応したクロックパルスの出力を継続させ、ＰＬＬ回
路が安定した後にそれにより形成された比較的高い周波
数とされた発振パルスに対応されたシステムクロック出
力させることにより、低速モードから高速モードへの切
り替えが高速に行うようにできるとともに、かかる切り
替えに際して低速モードに対応したシステムクロックが
継続して供給されているで不測の状態にも対処できる。

【００３９】高速処理を要求するイベント発生に基づい
て形成された制御信号により上記のＰＬＬ回路に起動を
かけ、かかるＰＬＬ回路が安定するまでの間は上記低速
モードに対応したクロックパルスの出力を継続させ、Ｐ
ＬＬ回路が安定した後であって高速モードの処理が開始
された時点でかかるＰＬＬ回路により形成された比較的
高い周波数とされた発振パルスに対応されたシステムク
ロックを出力させることにより、低速モードから高速モ
ードへの切り替えが高速に行うようにすることができ
る。

【００４０】上記システムクロックは、中央処理ユニッ
ト及びそれと内部バスを介して接続される周辺回路に供
給されるものであり、かかる各周辺回路に対してスイッ
チによりクロックパルスの供給／停止の制御を可能とす
ることにより、低消費電力化を図ることができる。

【図面の簡単な説明】

【図１】この発明に係るマイクロプロセッサに内蔵され
るクロックパルス発生回路の一実施例を示すブロック図
である。

【図２】上記クロックパルス発生回路に用いられるＰＬ
Ｌ回路の一実施例を示すブロック図である。

【図３】上記ＰＬＬ回路の一実施例を示す一部の具体的
回路図である。

【図４】上記ＰＬＬ回路の一実施例を示す残り一部の具
体的回路図である。

【図５】この発明に係るクロックパルス発生回路の動作
を説明するためのフローチャート図である。

【図６】この発明を説明するための動作概念図である。

【図７】この発明に係るマイクロプロセッサの一実施例
を示す概略ブロック図である。

【図８】この発明に係るマイクロプロセッサのクロック
パルスの供給系統の一実施例を示す概略ブロック図であ
る。

【図９】従来技術の一例を示すフローチャート図であ
る。

【符号の説明】

ＸＯＳＣ…発振回路、ＤＩＶ１，ＤＩＶ２…分周回路、
ＭＵＸ１〜ＭＵＸ４…マルチプレクサ、Ｒ１，Ｒ２…抵
抗、Ｃ…キャパシタ、ＣＰＵ…中央処理ユニット、ＣＰ
Ｇ…クロックパルス発生回路、Ｄriver …ドライバ、Ｃ
ache…キャッシュメモリ、ＴＬＢ…アドレス変換テーブ
ル、ＤＭＡＣ…直接メモリアクセス制御回路、Ｔimer…
タイマー回路、ＩＮＴＣ…割り込み回路、Ｄ／Ａconver
ter …ディジタル/ アナログ変換回路、Ａ／Ｄconverte
r …アナログ／ディジタル変換回路、ＳＣＩ…シリアル
コミュニケーションインターフェイス。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 充剛 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 吉岡 真一 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 成田 進 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 川崎 郁也 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 金子 進 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 長谷川 清志 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 外部端子から供給された比較的低い周波
   数のクロックパルス又は内蔵された発振回路により形成
   された比較的低い周波数の発振パルスと、上記パルスを
   基準周波数信号としてその逓倍された比較的高い周波数
   の発振パルスを形成するＰＬＬ回路と、低速モードのと
   きには上記比較的低い周波数とされたパルスに対応され
   たシステムクロックを出力させ、高速モードに切り替え
   られたときにＰＬＬ回路に起動をかけ、かかるＰＬＬ回
   路が安定するまでの間は上記低速モードに対応したクロ
   ックパルスの出力を継続させ、ＰＬＬ回路が安定した後
   にそれにより形成された比較的高い周波数とされた発振
   パルスに対応されたシステムクロックを出力させるクロ
   ックパルス発生回路を備えてなることを特徴とするマイ
   クロプロセッサ。
2. 【請求項２】 外部端子から供給された比較的低い周波
   数のクロックパルス又は内蔵された発振回路により形成
   された比較的低い周波数の発振パルスと、上記パルスを
   基準周波数信号としてその逓倍された比較的高い周波数
   の発振パルスを形成するＰＬＬ回路と、低速モードのと
   きには上記比較的低い周波数とされたパルスに対応され
   たシステムクロックを出力させ、高速処理を要求するイ
   ベント発生に基づいて形成された制御信号によりＰＬＬ
   回路に起動をかけ、かかるＰＬＬ回路が安定するまでの
   間は上記低速モードに対応したクロックパルスの出力を
   継続させ、ＰＬＬ回路が安定した後であって高速モード
   の処理が開始された時点でかかるＰＬＬ回路により形成
   された比較的高い周波数とされた発振パルスに対応され
   たシステムクロックを出力させるクロックパルス発生回
   路を備えてなることを特徴とするマイクロプロセッサ。
3. 【請求項３】 上記システムクロックは、中央処理ユニ
   ット及びそれと内部バスを介して接続される周辺回路に
   供給されるものであり、各周辺回路に対してスイッチに
   よりクロックパルスの供給／停止の制御が可能とされる
   ものであることを特徴とする請求項１又は請求項２のマ
   イクロプロセッサ。