JPH10143272A - 発振回路 - Google Patents

発振回路

Info

Publication number
JPH10143272A
JPH10143272A JP8294003A JP29400396A JPH10143272A JP H10143272 A JPH10143272 A JP H10143272A JP 8294003 A JP8294003 A JP 8294003A JP 29400396 A JP29400396 A JP 29400396A JP H10143272 A JPH10143272 A JP H10143272A
Authority
JP
Japan
Prior art keywords
clock
circuit
oscillator
level
oscillation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8294003A
Other languages
English (en)
Inventor
Naoki Taniguchi
直樹 谷口
Tsukasa Miyawaki
司 宮脇
Kenjiro Kanayama
健次郎 金山
Hidekazu Saito
秀和 齋藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP8294003A priority Critical patent/JPH10143272A/ja
Priority to US08/964,923 priority patent/US5936473A/en
Publication of JPH10143272A publication Critical patent/JPH10143272A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
    • H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
    • H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L3/00—Starting of generators
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S331/00—Oscillators
    • Y10S331/02—Phase locked loop having lock indicating or detecting means
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S331/00—Oscillators
    • Y10S331/03—Logic gate active element oscillator

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Microcomputers (AREA)
  • Oscillators With Electromechanical Resonators (AREA)

Abstract

(57)【要約】 【課題】 外部発振子固有の周波数よりも小さい周波数
をマイクロコンピュータ内部に供給する場合に、外部発
振子の発振を停止させ、消費電流の低減を図ることがで
きる発振回路を提供することを課題とする。 【解決手段】 ＰＬＬ回路３７は発振回路１が出力する
第１のクロック２３から第２のクロック４５を生成す
る。さらに第２のクロック４５を生成した時点でＰＬＬ
ロック信号４７を第１のレベルから第２のレベルに変更
する。セレクタ３９はＰＬＬロック信号４７が第２のレ
ベルの時に第２のクロック４５を内部クロック１３とし
て出力する。また、ＰＬＬロック信号４７が第２のレベ
ルの時には発振器９の動作は停止する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータ等に内蔵され、外部発振子が供給する外部クロック
から内部クロックを生成する発振回路に関する。
【０００２】
【従来の技術】従来、この種の発振回路としては、例え
ば次のようなものがあった。
【０００３】図４は従来の発振回路の構成を示す図、図
５はその動作を示すタイミングチャートである。
【０００４】図４に示すように、この発振回路１ａはマ
イクロコンピュータ３の内部に設けられ、外部端子５を
介してマイクロコンピュータ３の外部に設けられた外部
発振子（水晶、セラミック等）７と接続している。発振
回路１ａは外部発振子７と共に発振器９を構成し、外部
発振子７が供給する外部クロック１１から内部クロック
１３を生成し、マイクロコンピュータ３の内部回路へ供
給する。発振回路１ａは２入力ＮＡＮＤ回路１５と抵抗
１７とを有し、２入力ＮＡＮＤ回路１５の一方の入力端
子と出力端子の間に抵抗１７が接続されると共に、上述
したように外部端子５を介して外部発振子７も並列接続
されている。外部発振子７の両端子はさらにコンデンサ
１９を介して接地されている。また、発振回路１ａはイ
ネーブル信号２１を２入力ＮＡＮＤ回路１５の他方の入
力端子に入力し、イネーブル信号２１が“Ｈ”レベルの
時には外部発振子７の発振を開始させ、一方、イネーブ
ル信号２１が“Ｌ”レベルの時には外部発振子７の発振
を停止させる。
【０００５】このような構成である発振回路１ａの動作
について図５のタイミングチャートを用いて説明する
と、時刻ｔ0 〜ｔ1 においてはＣＰＵ（中央処理装置、
図示省略）から２入力ＮＡＮＤ回路１５の他方の入力端
子には“Ｌ”レベルのイネーブル信号１９が出力されて
いるので、２入力ＮＡＮＤ回路１５の出力は一方の入力
端子の入力にかかわらずこの期間中常に“Ｈ”レベルで
ある。この期間、上述したように外部発振子７はその発
振を停止させることとなり、内部クロック１３も生成さ
れない。時刻ｔ1 以降においてはＣＰＵから２入力ＮＡ
ＮＤ回路１５の他方の入力端子には“Ｈ”レベルのイネ
ーブル信号２１が出力されているので、２入力ＮＡＮＤ
回路１５の出力端子からは一方の入力端子に入力される
外部クロック１１の位相の反転したクロック信号２３が
出力される。発振回路１ａから出力されるクロック信号
２３はインバータ回路２５に入力され、内部クロック１
３として出力される。
【０００６】なお、図４に示すように、インバータ回路
２５から出力される内部クロック１３は、カウンター２
７と２入力ＡＮＤ回路２９とから構成される発振安定化
回路３１を介して内部回路（図示省略）に供給される。
これは、図６に示すように、ＶCC（電源電圧）は電源投
入後すぐに規定の電圧（例えば５ボルト）までに上昇し
ない。このため、外部クロック１１（内部クロック１
３）は一定期間（図中Ｔで示す期間）経過後でないと安
定な状態とはならず、このような不安定な状態のクロッ
クを内部回路に供給すれば回路の誤動作等を引き起こす
要因ともなりかねない。従って、カウンター２７は内部
クロック１３を入力し、予め決められた数のクロックパ
ルスをカウントした後、発振安定検出信号３３を“Ｌ”
レベルから“Ｈ”レベルに変更する（図中ｔ10で示す時
刻）。２入力ＡＮＤ回路２９は一方の入力端子に入力さ
れる発振安定検出信号３３が“Ｈ”レベルとなることに
より、他方の入力端子に入力される内部クロック１３を
そのまま出力して内部回路に供給する。このようにする
ことで、発振安定化回路３１により安定した内部クロッ
ク１３のみが内部回路に供給される。
【０００７】
【発明が解決しようとする課題】上述したように、従来
の発振回路は外部発振子が供給する外部クロックから内
部クロックを生成して内部回路に供給するものである
が、例えば、スタンバイモードのように、内部回路で常
に外部発振子固有の高周波数のクロックを用いた高速動
作が必要とされない場合がある。すなわち、外部発振子
固有の周波数よりも低い周波数のクロックを用いた低速
動作でも十分な場合がある。かかる場合に内部回路に必
要最小限の周波数のクロックを供給することは消費電流
の低減の面からは非常に有益である。そのため、消費電
流の低減を目的として内部回路に供給するクロックの周
波数を低くすることが一般に行われるが、通常、この場
合には、分周回路が用いられる。分周回路は上記内部ク
ロックからさらにその周波数の分周比倍の周波数のクロ
ックを生成し、内部回路に供給するものである。
【０００８】しかしながら、内部回路おいては分周回路
により分周比倍された低周波数のクロックを用いて低速
動作をさせて消費電流の低減を行っても、発振器自体で
は相変わらず外部発振子を動作させて高周波数のクロッ
クを用いている場合には、せっかく内部回路において消
費電流の低減を実行しても、発振器においては内部回路
に比べて大きな電流を消費しているので、全体としては
消費電流の低減はほとんど行われてはいないことにな
る。
【０００９】本発明は上記事情に鑑みて成されたもので
あり、その目的は、外部発振子固有の周波数よりも小さ
い周波数をマイクロコンピュータ内部に供給する場合
に、外部発振子の発振を停止させ、消費電流の低減を図
ることができる発振回路を提供することにある。また、
その他の目的は、外部発振子の発振動作を停止させても
マイクロコンピュータ内部へのクロックの供給を可能と
することにより、外部発振子からのノイズによるマイク
ロコンピュータの誤動作を抑制し、外部発振子の安定発
振の調整を不要とする発振回路を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに本発明は、外部発振子と共に発振器を構成し、該外
部発振子が供給する外部クロックから内部クロックを生
成する発振回路において、前記発振回路が出力する第１
のクロックを入力し、前記第１のクロックから予め設定
された周波数の第２のクロックを生成し、前記第２のク
ロックが生成された時点で前記発振器の動作を停止する
と共に前記第２のクロックを内部クロックとして出力す
るクロック生成回路を具備することを特徴とする。
【００１１】ここで、前記クロック生成回路は、前記発
振回路が出力する第１のクロックを入力し、予め設定さ
れた遅延時間に基づいて前記第１のクロックから第２の
クロックを生成すると共に、ＰＬＬロック信号を前記発
振器及び後記セレクタに出力し、前記第２のクロックを
生成した時点で前記ＰＬＬロック信号を第１のレベルか
ら第２のレベルに変更するＰＬＬ回路と、前記第１のク
ロック及び前記第２のクロックを入力し、前記ＰＬＬロ
ック信号が第１のレベルの時には前記第１のクロックを
選択し、前記ＰＬＬロック信号が第２のレベルの時には
前記第２のクロックを選択するセレクタとから構成さ
れ、前記ＰＬＬロック信号が前記第２のレベルの時に前
記発振器の動作を停止すると共に、前記第２のクロック
を前記内部クロックとして出力するものである。
【００１２】上記構成によれば、ＰＬＬ回路が予め設定
された遅延時間に基づき所望の周波数のクロックを生成
し、さらに、前記所望の周波数のクロックを生成する一
方で発振器の動作を停止させることができので、特に、
外部発振子固有の周波数よりも小さい周波数のクロック
を生成して内部回路に供給する場合、発振器内で消費さ
れる電流がなくなるので、その分消費電流を低減するこ
とができる。
【００１３】また、前記ＰＬＬ回路に前記遅延時間を任
意に設定することが可能な遅延時間設定手段を備えるこ
とによりユーザーが自由に内部クロックの周波数を変更
することが可能となる。
【００１４】さらに、前記クロック生成回路の出力に分
周回路を設けることにより、内部回路に供給することの
できる周波数を増やすことができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。図１は、本発明の実施の形態
に係る発振回路の構成を示す図、図２はその動作のタイ
ミングチャートである。
【００１６】図１に示すように、本実施の形態に係る発
振回路１はマイクロコンピュータ３の内部に設けられ、
外部端子５を介してマイクロコンピュータ３の外部に設
けられた外部発振子（水晶、セラミック）７と接続して
いる。発振回路１は外部発振子７と共に発振器９を構成
し、外部発振子７が供給する外部クロック１１から内部
クロック１３を生成し、マイクロコンピュータ３の内部
に供給する。発振回路１は２入力ＮＡＮＤ回路１５と抵
抗１７とを有し、２入力ＮＡＮＤ回路１５の一方の入力
端子と出力端子の間に抵抗１７が接続されると共に、上
述したように外部端子５を介して外部発振子７も並列接
続されている。外部発振子７の両端子はさらにコンデン
サ１９を介して接地されている。また、内部クロック１
３は発振安定化回路３１を介して内部回路（図示省略）
に供給される。
【００１７】ここまでは、図４に示す従来の発振回路と
同様であり、本発明が従来の発振回路と異なる点は、従
来では図４中、発振回路１ａから出力される内部クロッ
ク１３（正確には発振安定化回路３１を介して出力され
る内部クロック１３）をそのまま内部回路に供給するも
のであるのに対し、本発明では発振回路１から出力され
るクロック２３（正確には発振安定化回路３１を介して
出力されるクロック１３）をそのまま内部クロック１３
とはせずに本発明の特徴であるクロック生成回路３５を
介して内部クロック１３を内部回路に出力する点であ
る。以下、本発明の特徴であるクロック生成回路３５に
ついて説明する。
【００１８】図１に示すように、クロック生成回路３５
は、ＰＬＬ（Phase Lock Loop ）回路３７と、セレクタ
３９と、インバータ回路４１と、必要に応じて設けられ
る遅延時間設定レジスタ４３を有している。ＰＬＬ回路
３７は発振回路１から出力されるクロック２３（正確に
は、発振安定化回路３１から出力されるクロック２３）
をセレクタ３９及びインバータ４１を介して入力し、予
め設定された遅延時間または遅延時間設定レジスタ４３
において設定された遅延時間に基づきクロック２３の分
周倍のクロック４５を生成してセレクタ３９のＢ端子に
出力する。また、ＰＬＬロック信号４７を発振回路１を
構成する２入力ＮＡＮＤ回路１５の他方の入力端子にイ
ンバータ回路４９を介して出力すると共に、セレクタ３
９のＳ端子にも出力する。セレクタ３９はＳ端子に入力
されるＰＬＬロック信号４７が“Ｌ”レベルの時にはＡ
端子とＹ端子を接続し、“Ｈ”レベルの時にはＢ端子と
Ｙ端子を接続する。遅延時間設定レジスタ４３は上述し
たようにＰＬＬ回路３７の遅延時間を指定するデータを
一時的に記憶するレジスタであり、これにより、ＰＬＬ
回路３７の遅延時間をユーザーが自由に設定することが
可能となる。
【００１９】次に、本実施の形態に係る発振回路の動作
について図２のタイミングチャートを用いて説明する。
【００２０】図２に示すように、時刻ｔ20〜ｔ21におい
てはＰＬＬ回路３７は“Ｌ”レベルのＰＬＬロック信号
４７を出力する。このＰＬＬロック信号４７はインバー
タ回路４９により“Ｌ”レベルから“Ｈ”レベルに変更
された後、２入力ＮＡＮＤ回路１５の他方の入力端子に
入力される。他方の入力端子に“Ｈ”レベルが入力され
た２入力ＮＡＮＤ回路１５は、外部クロック１１をその
位相を反転させクロック２３として出力する。従来技術
と同様に、クロック２３は発振安定化回路３１を介して
セレクタ３９のＡ端子に出力されるので、安定したクロ
ック２３がセレクタ３９に供給される。また、ＰＬＬロ
ック信号４７は同時にセレクタ３９のＳ端子にも出力さ
れる。ＰＬＬロック信号４７が“Ｈ”レベルの場合には
セレクタ３９はＡ端子とＹ端子を接続し、クロック２３
をそのままインバータ回路４１に出力する。インバータ
回路４１はクロック２３の位相を反転させ内部クロック
１３として内部回路に出力する。
【００２１】一方、内部クロック１３はＰＬＬ回路３７
にも帰還入力される。ＰＬＬ回路３７は、予め設定され
た遅延時間または遅延時間設定レジスタ４３においてユ
ーザーが設定した遅延時間に一致するまで内部クロック
１３の周波数を変化させる。ＰＬＬ回路３７により内部
クロック１３の周波数に変化が加えられたクロック４５
はセレクタ３９のＢ端子に出力される。セレクタ３９は
Ｓ端子に入力されるＰＬＬロック信号４７が“Ｈ”レベ
ルである期間はＡ端子とＹ端子を接続するので、Ｂ端子
に入力されるクロック４５はセレクタ３９に入力される
だけである。
【００２２】次に、時刻ｔ21でＰＬＬ回路３７において
クロック４５の周波数が予め設定された遅延時間または
遅延時間設定レジスタ４３においてユーザーが設定した
遅延時間に一致すると（ＰＬＬ回路３７がロック状態と
なる）、ＰＬＬ回路３７はＰＬＬロック信号４７を
“Ｌ”レベルから“Ｈ”レベルに変更する。このＰＬＬ
信号３７はインバータ回路４９により“Ｈ”レベルから
“Ｌ”レベルに変更された後、２入力ＮＡＮＤ回路１５
の他方の入力端子に入力される。他方の入力端子に
“Ｌ”レベルを入力した２入力ＮＡＮＤ回路１５は、そ
の出力が常に“Ｈ”レベルとなり、従って、外部発振子
７は外部クロック１１の供給を停止する。すなわち、時
刻ｔ21以降は発振器９の動作は停止するので、発振器９
はクロックの供給を止め、発振器９内部には電流は流れ
ない。また、ＰＬＬロック信号４７は同時にセレクタ３
９のＳ端子にも出力される。ＰＬＬロック信号４７が
“Ｌ”レベルの場合にはセレクタ３９はＢ端子とＹ端子
とを接続するので、Ｂ端子に入力されたＰＬＬ回路３７
で分周倍されたクロック４５がＹ端子から出力されるこ
とになる。従って、クロック４５はインバータ回路４１
によりその位相が反転され、内部クロック１３として内
部回路に出力される。
【００２３】時刻ｔ21以降は、内部クロック１３がＰＬ
Ｌ回路３７に帰還入力されるが、上述したように、一
旦、ＰＬＬ回路３７が上記ロック状態になると、その後
は、クロック４５の周波数を維持するので、クロック４
５、すなわち、時刻ｔ21以降内部クロック１３は一定周
波数のクロックとなる。
【００２４】上述したように本実施の形態に係る発振回
路１によれば、外部発振子７が供給する外部クロック１
１を入力したＰＬＬ回路３７が予め設定された遅延時間
または遅延時間設定レジスタ４３に設定された遅延時間
に基づき所望の周波数のクロックを生成し、さらに、前
記所望の周波数のクロックを生成する一方、ＰＬＬロッ
ク信号４７を制御することにより外部発振子７を含む発
振器９の動作を停止させることができる。それにより、
外部発振子７固有の周波数よりも小さい周波数のクロッ
クを生成して内部回路に供給する場合、従来では発振器
自体の消費電流により全体としては消費電流の低減がほ
とんど行われていなかったが、本実施の形態に係る発振
回路１では所望の周波数のクロックを内部回路に供給す
る一方、発振器９の動作を停止して発振器９内で消費さ
れる電流をなくすことができるので、消費電流の低減を
実現することができる。また、上述したクロック生成回
路の出力に従来技術の分周回路を設け、クロック生成回
路から出力されるクロックをさらに分周することによ
り、内部回路に供給することのできる周波数を増やすこ
とができる。
【００２５】図３は従来の発振回路を内蔵したマイクロ
コンピュータ及び本実施の形態に係る発振回路を内蔵し
たマイクロコンピュータそれぞれについての消費電流
（Ｉcc）と外部発振子の周波数（ｆ）との関係を示す図
である。なお、図３（ａ）が従来の発振回路を内蔵した
マイクロコンピュータのものであり、図３（ｂ）が本実
施の形態に係る発振回路を内蔵したマイクロコンピュー
タのものである。図３（ａ）に示すように、従来の発振
回路を内蔵したマイクロコンピュータにおいては常に一
定電流（図中ａで示す電流値）が消費されているが、こ
の電流が上述した発振器による消費電流である。一方、
図３（ｂ）から明らかなように、本実施の形態に係る発
振回路を内蔵したマイクロコンピュータにおいては発振
器による消費電流がなくなり、全体として消費電流の低
減が進んでいることがわかる。
【００２６】
【発明の効果】以上説明したように本発明によれば、外
部発振子固有の周波数よりも低い周波数のクロックを内
部クロックとしてマイクロコンピュータに供給する場合
に、内部クロックを供給しつつ発振器自体の動作を停止
させることができるので、システム全体として消費電流
の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る発振回路の構成を示
す図である。
【図２】図１に示す発振回路の動作のタイミングチャー
トである。
【図３】（ａ）は従来の発振回路を内蔵したマイクロコ
ンピュータについての消費電流（Ｉcc）と外部発振子の
周波数（ｆ）との関係を示す図、（ｂ）が本実施の形態
に係る発振回路を内蔵したマイクロコンピュータについ
ての消費電流（Ｉcc）と外部発振子の周波数（ｆ）との
関係を示す図である。
【図４】従来の発振回路の構成を示す図である。
【図５】図４に示す発振回路の動作を示すタイミングチ
ャートである。
【図６】図４に示す発振安定化回路の動作を説明するた
めの図である。
【符号の説明】
１、１ａ 発振回路 ３ マイクロコンピュータ ５ 外部端子 ７ 外部発振子 ９ 発振器 １１ 外部クロック １３ 内部クロック １５ ２入力ＮＡＮＤ回路 １７ 抵抗 １９ コンデンサ ２１ イネーブル信号 ２３、４５ クロック ２５、４１、４９ インバータ回路 ２７ カウンタ ２９ ２入力ＡＮＤ回路 ３１ 発振安定化回路 ３３ 発振安定検出信号 ３５ クロック生成回路 ３７ ＰＬＬ回路 ３９ セレクタ ４３ 遅延時間設定レジスタ ４７ ＰＬＬロック信号
フロントページの続き (72)発明者 齋藤 秀和 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 外部発振子と共に発振器を構成し、該外
    部発振子が供給する外部クロックから内部クロックを生
    成する発振回路において、 前記発振回路が出力する第１のクロックを入力し、前記
    第１のクロックから予め設定された周波数の第２のクロ
    ックを生成し、前記第２のクロックが生成された時点で
    前記発振器の動作を停止すると共に前記第２のクロック
    を内部クロックとして出力するクロック生成回路を具備
    することを特徴とする発振回路。
  2. 【請求項２】 外部発振子と共に発振器を構成し、該外
    部発振子が供給する外部クロックから内部クロックを生
    成する発振回路において、 前記発振回路が出力する第１のクロックを入力し、予め
    設定された遅延時間に基づいて前記第１のクロックから
    第２のクロックを生成すると共に、ＰＬＬロック信号を
    前記発振器及び後記セレクタに出力し、前記第２のクロ
    ックを生成した時点で前記ＰＬＬロック信号を第１のレ
    ベルから第２のレベルに変更するＰＬＬ回路と、 前記第１のクロック及び前記第２のクロックを入力し、
    前記ＰＬＬロック信号が第１のレベルの時には前記第１
    のクロックを選択し、前記ＰＬＬロック信号が第２のレ
    ベルの時には前記第２のクロックを選択するセレクタと
    を少なくとも有するクロック生成回路を具備し、 前記クロック生成回路は、前記ＰＬＬロック信号が第２
    のレベルの時には前記発振器の動作を停止すると共に、
    前記第２のクロックを前記内部クロックとして出力する
    ことを特徴とする発振回路。
  3. 【請求項３】 前記ＰＬＬ回路は、前記遅延時間を任意
    に設定することが可能な遅延時間設定手段を具備するこ
    とを特徴とする請求項２記載の発振回路。
  4. 【請求項４】 前記発振回路は、前記クロック生成回路
    の出力に分周回路をさらに有することを特徴とする請求
    項２又は３記載の発振回路。
JP8294003A 1996-11-06 1996-11-06 発振回路 Pending JPH10143272A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP8294003A JPH10143272A (ja) 1996-11-06 1996-11-06 発振回路
US08/964,923 US5936473A (en) 1996-11-06 1997-11-05 Clock generator in which external oscillator is disabled after internal PLL becomes locked

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8294003A JPH10143272A (ja) 1996-11-06 1996-11-06 発振回路

Publications (1)

Publication Number Publication Date
JPH10143272A true JPH10143272A (ja) 1998-05-29

Family

ID=17801991

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8294003A Pending JPH10143272A (ja) 1996-11-06 1996-11-06 発振回路

Country Status (2)

Country Link
US (1) US5936473A (ja)
JP (1) JPH10143272A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100421603B1 (ko) * 2000-04-06 2004-03-10 엔이씨 일렉트로닉스 코포레이션 외부 및 내부 클록 신호로 동작되는 마이크로컴퓨터

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11308103A (ja) * 1998-04-17 1999-11-05 Nec Corp Ｐｌｌ発振回路のノイズ低減方法とその回路
JP2001344039A (ja) * 2000-03-31 2001-12-14 Seiko Epson Corp 情報処理装置、情報処理装置の制御方法および情報処理装置の制御プログラム
US6693477B2 (en) 2001-10-22 2004-02-17 Research In Motion Limited Clock circuit for a microprocessor
TW200405395A (en) * 2002-05-29 2004-04-01 Tokyo Electron Ltd Method and apparatus for monitoring film deposition in a process chamber
JP2005252447A (ja) * 2004-03-02 2005-09-15 Sanyo Electric Co Ltd ロック検出回路、ロック検出方法
US7583948B2 (en) * 2005-04-28 2009-09-01 Kabushiki Kaisha Toshiba Time constant automatic adjusting circuit, filter circuit system, and method of automatically adjusting time constant
JP2008042883A (ja) * 2006-07-11 2008-02-21 Rohm Co Ltd 半導体集積回路およびそれを備えた電子機器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5126695A (en) * 1989-06-14 1992-06-30 Seiko Epson Corporation Semiconductor integrated circuit device operated with an applied voltage lower than required by its clock oscillator
JPH08166834A (ja) * 1994-12-14 1996-06-25 Mitsubishi Electric Corp クロック発生回路及びマイクロコンピュータ
US5623234A (en) * 1996-03-04 1997-04-22 Motorola Clock system
JPH09305252A (ja) * 1996-05-17 1997-11-28 Mitsubishi Electric Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100421603B1 (ko) * 2000-04-06 2004-03-10 엔이씨 일렉트로닉스 코포레이션 외부 및 내부 클록 신호로 동작되는 마이크로컴퓨터

Also Published As

Publication number Publication date
US5936473A (en) 1999-08-10

Similar Documents

Publication Publication Date Title
KR100379766B1 (ko) 순간클럭주파수시프트기능을구비한pll시스템클럭발생기
JP2902434B2 (ja) 半導体集積回路内の電圧変換回路
US6133770A (en) Phase locked loop circuit
USRE42293E1 (en) System and method for optimizing clock speed generation in a computer
US8536910B2 (en) System and method for reducing power consumption in a phased-locked loop circuit
JP4077979B2 (ja) 半導体集積回路装置
FI92768B (fi) Tehoa säästävä syntetisoidulla kellolla varustettu mikrotietokone
US4641044A (en) Clock generator with reset and initialization circuitry
JP2917731B2 (ja) 集積化されたクロック信号発生回路
US6259291B1 (en) Self-adjusting apparatus and a self-adjusting method for adjusting an internal oscillating clock signal by using same
JPH10143272A (ja) 発振回路
US6845462B2 (en) Computer containing clock source using a PLL synthesizer
EP0766404A2 (en) Clock generator utilizing phase locked loop circuit
EP0474673B1 (en) Current reduction of a synthesizer
US6700446B2 (en) Phase-locked loop frequency synthesizer including controllable synchronous frequency dividers controlled by a common frequency dividing control signal
US6278304B1 (en) Look-ahead enabling charge pump in phase-locked loop circuits
JP2000137699A (ja) マイクロコンピュータ
US6304147B1 (en) Method and circuit for reduced power consumption in a charge pump circuit
JPS6148726B2 (ja)
KR100233274B1 (ko) 전원전압의 변화에 관계없이 안정적인 동작이 가능한 위상 동기 루프
JPH05303444A (ja) クロック信号供給装置
JPS60251418A (ja) 演算装置の動作周波数切り換え制御回路
JPH10289032A (ja) 半導体集積回路のクロック回路
JPH06290281A (ja) マイクロプロセッサ
JP3343918B2 (ja) 分周器