KR100379766B1 - 순간클럭주파수시프트기능을구비한pll시스템클럭발생기 - Google Patents

순간클럭주파수시프트기능을구비한pll시스템클럭발생기 Download PDF

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Abstract

본 발명은 디지털 시스템을 위한 위상 동기 루프(PLL) 클럭 발생기를 제공한다. PLL 클럭 발생기는 액티브 모드(active mode)와 슬로 모드(slow mode)에 상응하는 고주파수와 저주파수 사이의 순간 천이를 가능하게 하며, 역도 또한 같다. PLL 클럭 발생기는 위상 동기 회로, 위상 동기 회로의 출력단에 접속된 주파수 변환기 및 주파수 변환기에 접속된 주파수 제어기를 구비한다. 주파수 변환기는 위상 동기 회로로부터 수신된 제1 클럭 신호의 주파수를 순간적으로 변환시킬 수 있다. 주파수 제어기는 주파수 변환기의 출력단에서의 주파수 제어를 담당한다. 주파수 제어기는 PLL 클럭 발생기를 액티브 모드로부터 슬로 모드로 천이하는데 이용되는 제어 신호에 응답하고, 역도 또한 같다. 일실시예에서, 위상 동기 회로는 기준 클럭 신호 및 피드백 클럭 신호에 응답하여 제1 클럭 신호를 발생시킨다. 주파수 변환기는 제1 클럭 신호에 응답하여 글로벌 클럭 신호를 발생시키기 위한 제1 분주기 및 글로벌 클럭 신호에 응답하여 주변 클럭 신호 및 피드백 클럭 신호를 발생시키기 위한 제2 분주기를 구비한다. 주파수 제어기는 제어 신호에 응답하여 제1 및 제2 분주기의 제수를 동시에 변경하는데 이용되어 액티브 모드와 슬로 모드 사이에서 PLL 회로를 순간적으로 천이시킨다.

Description

순간 클럭 주파수 시프트 기능을 구비한 PLL 시스템 클럭 발생기{PLL SYSTEM CLOCK GENERATOR WITH INSTANTANEOUS CLOCK FREQUENCY SHIFTING}
본 발명은 디지털 회로에 관한 것으로서, 특히 순간 주파수 시프트 능력(instantaneous frequency shifting capability)을 갖는 위상 동기 루프(phase locked loop)(PLL) 클럭 발생기에 관한 것이다.
디지털 컴퓨터 시스템과 같은 통상적인 디지털 시스템은 다수의 서브시스템 또는 구성요소를 동기시키는데 시스템 클럭을 이용한다. 통상적인 디지털 컴퓨터 시스템은 중앙 처리 장치(CPU), 램(random access memory)(RAM) 및 프린터와 플로피 드라이브(floppy drives)와 같은 주변 기기를 제어하기 위한 입력/출력(input/output)(I/O) 제어 회로와 같은 다수의 서브시스템을 구비한다. 통상적으로, CPU에 인접하게 위치한 시스템 클럭 발생기(system clock generator)는 다중 동기 시스템 클럭 신호(multiple synchronous system clock signals)가 도출되는 글로벌(global) 또는 마스터(master) 클럭 신호를 발생시킨다. 이들 시스템 클럭 신호는 각 서브시스템, 예를 들어, CPU 또는 RAM으로 제공된다. 또한, 시스템 클럭 발생기는 I/O 제어 회로를 구동시키기 위해 주변 클럭 신호(peripheral clock signal)를 제공한다.
바람직하게도, (10MHz 이상의) 고주파수 CPU와 함께, PLL 시스템 클럭 발생기가 이용된다. 디지털 시스템의 클럭 주파수가 100MHz에 근접하기 때문에, PLL형 클럭 발생기 또는 글로벌 시스템 클럭으로부터의 피드백을 이용하는 등가물은 신뢰성있는 서브시스템 동기화를 유지시키기 위해 필수적인 것이다.
도1은 종래의 PLL 클럭 발생기(100)를 도시하는 블록도이다. 클럭 발생기(100)는 위상 동기 회로(110), 제1 분주기(120) 및 다수의 출력 버퍼(131, 132, ... 139)를 구비한다. 위상 동기 회로(110)는 가변 기준 클럭 신호(RCLK)를 수신하기 위한 입력 노드(111), 피드백 클럭 신호(FBCLK)를 수신하기 위한 제2 입력 노드(112) 및 PLL 클럭 신호(PLLCLK)를 제공하기 위한 출력 노드(115)를 구비한다. 위상 동기 회로(110)의 출력 노드(115)가 제1 분주기(120)의 입력 노드(121)에 접속된다. 다음에는, 제1분주기(120)의 출력 노드(125)가 글로벌 클럭 신호(GCLK)를 출력 버퍼(131, 132, ... 139)의 각 입력 노드로 제공한다.
위상 동기 회로(110)는 PLL에 공통적으로 이용되는 다수의 종래 회로 중 하나일 수 있다. 클럭 발생기(100)는 동일한 주파수 및 위상에서 기준 클럭 신호(RCLK)와 피드백 클럭 신호(FBCLK)를 유지시킴으로써 동작한다. 위상 동기 회로(110)는 피드백 클럭 신호(FBCLK)를 기준 클럭 신호(RCLK)와 비교하고, 기준 클럭 신호(RCLK)와 피드백 클럭 신호(FBCLK)간 위상 및/또는 주파수에서의 변화를 보상하기 위해 PLL 클럭 신호(PLLCLK)를 조정하여 기준 클럭 신호(RCLK)에 동기되는 PLL 클럭 신호(PLLCLK)를 유지시킨다.
통상적인 컴퓨터 시스템의 글로벌 클럭 신호(GCLK)의 주파수는 아주 높고, I/O 제어 회로를 직접적으로 구동시키는데 항상 적합한 것은 아니다. 이와 같이, 주변 클럭 신호(PCLK)의 주파수는 글로벌 클럭 신호(GCLK)의 주파수보다 실질적으로 더 낮다. 저주파수의 주변 클럭 신호(PCLK)는 제1 분주기의 출력 노드(125)와 위상 동기 회로(110)의 입력 노드(112) 사이에 제2 분주기(140)를 삽입함으로써 발생된다. 제2 분주기(140)는 I/O 제어 회로를 구동시키기 위한 주변 클럭 신호(PCLK)를 발생시키고, 피드백 클럭 신호(FBCLK)를 위상 동기 회로(110)로 제공한다. 즉, 글로벌 클럭 신호(GCLK)는 컴퓨터 시스템의 고속 서브시스템을 구동시키는 반면, 저속 주변 클럭 신호(PCLK)는 I/O 제어 회로를 구동시키며 피드백 클럭 신호(FBCLK)를 제공한다.
고속 컴퓨터 시스템의 등장과 함께, 컴퓨터 시스템이 바람직하게도 최적의 성능이 요구되지 않을 경우에는 언제나 한 클럭 사이클 내에서 글로벌 클럭 신호(GCLK)의 주파수를 신속하게 감소시킬 수 있는 즉, 슬로 모드(slow mode)로 진입할 수 있는 것이 점점 더 중요해지고 있다. 컴퓨터 시스템이 슬로 모드로부터 존재할 경우에, 저전력 소비(low power consumption) 및 열 발생(heat generation)은 상당히 감소된다. 마찬가지로, 최적의 성능이 다시 필요할 경우에, 바람직하게도 한 클럭 사이클 내에서 글로벌 클럭 신호(GCLK)를 최초의 고주파수로 리턴시킬 수 있는 것이 중요하다. 컴퓨터 시스템이 고속의 휴대용 시스템일 경우에, 전력 소비를 최소화하기 위한 필요성은 휴대용 컴퓨터 시스템의 내장 배터리(on-board battery)의 동작 범위를 확장시키려는 의도때문에 더욱 중요하다.
종래의 클럭 발생기(100)의 한가지 주요한 문제는 글로벌 클럭 신호(GCLK)를 변경시키기 위해 기준 클럭 신호(RCLK)의 주파수를 변환시키는 클럭 발생기(100)의 필요성에 의해 야기한다. 기준 클럭 신호(RCLK)의 주파수 변환은 종래의 클럭 발생기(100)에서 글로벌 클럭 신호(GCLK) 및 시스템 클럭 신호(SCLK(1), SCLK(2), ... SCLK(n))가 컴퓨터 시스템의 각 서브시스템에 종속되도록 충분히 안정되기 전에,기준 클럭 신호(RCLK)의 새로운 주파수로 재동기시키기 위한 지연 시간(lag time)을 필요로 한다. 통상적으로, 1000회 이상의 클럭 사이클의 지연 시간 주기(lag time period)는 클럭 신호(PCLK, SCLK(1), SCLK(2), ... SCLK(n))가 다시 안정화되기 위해 요구된다. 이들 비교적 긴 천이 기간(long transition periods) 동안에, 시스템 클럭 신호의 주파수가 불확실하고 신뢰될 수 없음을 주지하여야 한다. 컴퓨터 시스템은 클럭 신호(PCLK, SCLK(1), SCLK(2), ..., SCLK(n))가 안정화되는 동안에 유휴 상태(idle)에서 존재하고, 이들 지연 주기 동안에 유용한 기능을 수행할 수 없다.
발명의 요약
본 발명은 서로 다른 클럭 속도 사이에서 천이될 경우 출력 신호의 주파수를 순간적으로 변환할 수 있는 고속 시스템 클럭 발생기에 관한 것이다. 시스템 클럭 발생기는 빠른 클럭 속도에서 느린 클럭 속도로의 빠른 천이를 실행할 수 있도록 고속 컴퓨터 시스템을 인에이블시켜 전력 소비를 최소화시키고, 열 발생을 감소시키며, 과도적인 성능의 절충없이 예를 들어, 냉각 팬(cooling fans)에서의 냉각 요구조건을 완화시킬 수 있다.
본 발명은 고주파수와 저주파수 사이의 순간 천이를 가능하게 하는 위상 동기 회로(PLL) 클럭 발생기를 제공하고, 역도 또한 같다. PLL 클럭 발생기는 위상 동기 회로, 위상 동기 회로의 출력단에 접속된 주파수 변환기(frequency changer) 및 주파수 변환기에 접속된 주파수 제어기(frequency controller)를 구비한다. 주파수 변환기는 위상 동기 회로로부터 수신되는 제1 클럭 신호의 주파수를 순간적으로 변환시킬 수 있다. 주파수 제어기는 주파수 변환기의 주파수 출력 제어를 담당한다. 주파수 제어기는 동작을 유휴시키기 위해 PLL 클럭 발생기를 액티브 모드로부터 슬로 모드로 천이시키는데 이용되는 제어 신호에 응답하고, 역도 또한 같다. 일실시예에서, 주파수 변환기는 글로벌 클럭 신호를 발생시키기 위한 제1 분주기 및 주변 클럭 신호를 발생시키기 위한 제2 분주기를 구비한다. 주파수 제어기는 제어 신호에 응답하여 제1 및 제2 분주기의 제수(divisors)를 변경하는데 이용되어, 액티브 모드로부터 슬로 모드로 PLL 회로를 순간적으로 천이시킨다.
정상 동작 즉, 액티브 모드 동안에 위상 동기 회로는 기준 클럭 신호 및 피드백 클럭 신호에 응답하여 제1 클럭 신호를 발생시킨다. 제1 분주기가 제1 클럭 신호를 수신하고, 제1 클럭 신호를 분주함으로써 글로벌 클럭 신호를 발생시킨다. 다음에는, 제2 분주기가 글로벌 클럭 신호를 수신하고, 글로벌 클럭 신호를 분주함으로써 피드백 클럭 신호 및 주변 클럭 신호를 발생시킨다. 전술한 바와 같이, 제1 및 제2 분주기는 주파수 제어기의 제어 하에서 분주를 각각 수행한다. 즉, 제1 및 제2 분주기의 제수가 주파수 제어기에 의해 결정된다.
본 발명의 한 관점에 따른, 제1 및 제2 분주기의 각 제수는 동시에 변경되어, 일정한 주파수에서 피드백 클럭 신호를 유지시키면서 글로벌 클럭 신호의 주파수를 변환시킨다. 결과적으로, 위상 동기 회로의 입력 신호인 기준 클럭 신호 및 피드백 클럭 신호는 주파수에서의 급변에 종속되지 않는다. 즉, 위상 동기 회로는 기준 클럭 신호 및/또는 피드백 클럭 신호를 변경하기 위한 방법과 정상적으로 관련된 갑작스런 입력 주파수 변환을 경험하지는 않는다.
호스트 컴퓨터 시스템에서의 본 발명의 PLL 클럭 발생기의 합병은 종래의 기술에 비해 다수의 장점을 갖는다. 슬로 모드로부터 액티브 모드로의 순간적인 천이를 완료하기 위해 호스트 컴퓨터 시스템을 인에이블시킴으로써, 위상 동기 회로에 의해 발생된 제1 클럭 신호가 안정화되도록 대기하는 지연 시간은 소비되지 않는다. 결과적으로, 호스트 컴퓨터 시스템은 성능 또는 기능을 절충하지 않고 전력을 보존할 수 있고, 열 발생을 최소화시킬 수 있다. 본 발명의 이러한 관점은 호스트 컴퓨터 시스템을 위한 개선된 신뢰성 및 감소된 전력 소비를 초래한다. 휴대용 호스트 컴퓨터 시스템에서, 이러한 관점은 또한 배터리의 수명을 증가시키고 동작 범위를 확대시킨다.
도1은 종래의 위상 동기 루프(phase locked loop)(PLL) 클럭 발생기를 도시한 도면.
도2는 본 발명에 따른 주파수를 순간적으로 시프트할 수 있는 PLL 클럭 발생기의 블록도.
도3A는 도2의 분주기의 블록도.
도3B는 도3A의 분주기를 위한 듀얼-에지(dual-edge) 플립-플롭(flip-flop)의 블록도.
도4는 도2의 클럭 발생기의 다양한 클럭 신호의 타이밍도.
도5는 도2의 위상 동기 회로의 일실시예도.
* 도면의 주요 부분에 대한 설명
200 : PLL 클럭 발생기 200a : 주파수 변환기
210 : 위상 동기 회로 220, 240 : 분주기
231, 232, 239 : 출력 버퍼 250, 300a, 300b, 300c, 300m : 플립-플롭
305 : 분주 제어 회로
본 발명의 시스템의 목적, 특징 및 장점이 하기의 설명으로부터 자명할 것이다.
도2는 본 발명에 따른 호스트 컴퓨터를 위한 위상 동기 루프(PLL) 클럭 발생기(200)의 일실시예를 도시하는 블록도이다. 클럭 발생기(200)는 위상 동기 회로(210), 주파수 변환기(200a), 다수의 출력 버퍼(231, 232, ... 239) 및 주파수 제어기(250)를 구비한다. 이러한 실시예에서, 주파수 변환기(200a)는 제1 분주기(220) 및 제2 분주기(240)를 구비하고, 주파수 제어기(250)는 플립-플롭(flip-flop)을 구비한다. 위상 동기 회로(210)는 외부 기준 신호(RCLK)를 수신하기 위한 입력 노드(211), 피드백 클럭 신호(FBCLK)를 수신하기 위한 입력 노드(212) 및 PLL 클럭 신호(PLLCLK)를 제공하기 위한 출력 노드(215)를 구비한다. 위상 동기 회로(210)의 출력 노드(215)는 제1 분주기(220)의 입력 노드(221)에 접속된다. 제1 분주기(220)의 출력 노드(225)는 시스템 클럭 신호(SCLK(1), SCLK(2), .. SCLK(n))를 각각 발생시키는 다수의 출력 버퍼(231, 232, ... 239)에 접속된다. 또한, 제1 분주기(220)의 출력 노드(225)가 제2 분주기(240)의 입력 노드(241)에 접속된다. 제2 분주기(240)가 피드백 클럭 신호(FBCLK)로서 위상 동기 회로(210)의 피드백 노드(212)로 제공되는 출력 노드(245)에서 주변 클럭 신호(PCLK)를 제공한다. 또한, 제1 주변 클럭 신호(PCLK(1))가 주파수 제어기(250)의 입력 클럭 노드(252)에 제공된다. 제어 신호(CTL)가 주파수 제어기(250)의 입력 제어 노드(251)에서 제공된다. 주파수 제어기(250)의 출력 노드(255)가 분주기(220 및 240)의 제어 노드(224 및 244)에 각각 접속된다.
위상 동기 회로(210)로 제공되는 기준 클럭 신호(RCLK)는 수정 발진 회로(crystal oscillator circuit)와 같은 이 기술분야에 속한 통상의 지식을 가진자에게 공지된 다수의 회로에 의해 발생될 수 있다. 본 발명의 한 관점에 따라, 기준 클럭 신호(RCLK)는 안정된 일정한 주파수에서 유지된다. 즉, 클럭 발생기(200)는 시스템 클럭 신호(SCLK(1), SCLK(2), ... SCLK(n))의 주파수를 변환하기 위해 기준 클럭 신호(RCLK)의 주파수를 변환시킬 필요가 없다.
위상 동기 회로(210)는 통상적으로 PLL에 이용되는 공지된 회로 중 하나일 수 있다. 위상 동기 회로(210)의 주 기능은 기준 클럭 신호(RCLK)를 피드백 클럭 신호(FBCLK)에 동기시키는 것이다. 피드백 클럭 신호(FBCLK)는 위상 동기회로(210) 및 주파수 변환기(200a)에 의해 형성된 피드백 제어 루프에 의해 발생된다. 위상 동기 회로(210)는 기준 클럭 신호(RCLK)와 글로벌 클럭 신호(GCLK)로부터 도출되는 피드백 클럭 신호(FBCLK)간 위상 및/또는 주파수에서의 검출가능 변환을 보상하기 위해, 피드백 클럭 신호(FBCLK)를 기준 클럭 신호(RCLK)와 비교하고, 출력 노드(215)에서 발생되는 PLL 클럭 신호(PLLCLK)를 적절히 조정함으로써 동기화를 달성한다.
위상 동기 회로(210)는 "g"의 조정가능 제수값을 갖는 제1 분주기(220)에 PLL 클럭 신호(PLLCLK)를 제공한다. 다음에는, 제1 분주기(220)가 시스템 클럭 신호(SCLK(1), SCLK(2), ... SCLK(n))를 각각 제공하는 다수의 버퍼(231, 232, ... 239)의 각 입력 노드로 출력 노드(225)를 통해 글로벌 클럭 신호(GCLK)를 제공한다. 제1 분주기(220)로부터의 출력 신호는 "p"의 조정가능 제수값을 갖는 제2 분주기(240)의 입력 노드(241)로 제공된다. 제2 분주기(240)는 I/O 제어 회로를 구동시키기 위하여 글로벌 클럭 신호(GCLK)보다 통상적으로 낮은 주파수와 함께 출력 노드(245)에서 제1 주변 클럭 신호(PCLK(1))를 생성한다. 이러한 구현에서, 주변 클럭 신호(PCLK(1))는 또한 피드백 클럭 신호(FBCLK)를 위상 동기 회로(210)의 입력 노드(212)로 제공하여, 클럭 발생기(200)를 위한 피드백 제어 루프를 완료시킨다.
이러한 구현에서, 기준 클럭 신호(RCLK) 및 피드백 클럭 신호(FBCLK)는 동일한 주파수 및 위상에서 유지된다. 하지만, 본 발명의 원리에 따르면, 기준 클럭 신호(RCLK) 및 피드백 클럭 신호(FBCLK)는 단지 동기될 필요는 있지만, 반드시 동일할 필요는 없다. 예를 들어, 클럭 신호(RCLK 및 FBCLK)가 동기될 경우에, 즉 클럭신호(FBCLK 및 RCLK)간 보상이 위상 동기 회로(210)에 의해 제공될 경우에, 기준 클럭 신호(RCLK)의 주파수는 피드백 클럭 신호(FBCLK)의 주파수의 배수(multiple)가 되는 것이 가능하다.
PLL 클럭 신호(PLLCLK) 및 피드백 클럭 신호(FBCLK)는 각각의 일정한 주파수에서 유지되는 반면, 글로벌 클럭 신호(GCLK)는 고주파수와 저주파수 사이에서 변경되기 때문에, 제수 "g" 및 "p"의 수치값은 서로 의존한다. 하지만, 글로벌 클럭 신호(GCLK)에 대한 원하는 고주파수 및 저주파수의 각 특정 쌍을 위하여 적절히 종속하는 두 쌍의 제수가 존재한다는 점에서 제수 "g" 및 "p"는 일정한 값(constant values)이 아니다. 예시적인 수치값이 하기의 설명에서 제공된다.
또한, 분주기(220 및 240)의 각 제수는 "1"보다 크거나, "1"과 같거나 "1" 보다 작은 수치값을 포함할 수도 있다. 이 기술분야에 속한 통상의 지식을 가진 자에게 공지된 바와 같이, 주파수 분주기의 제수가 "1"보다 큰 경우에, 주파수 분주기 예를 들어, 분주기(220 또는 240)에 의해 생성되는 출력 주파수는 입력 주파수 보다 낮을 것이다. 반대로, 주파수 분주기의 제수가 "1"보다 작은 경우에, 주파수 분주기에 의해 생성되는 출력 주파수는 입력 주파수보다 클 것이다. 즉, 주파수 분주기는 주파수 체배기(frequency multiplier)로서의 기능을 한다.
전술한 바와 같이, 주변 클럭 신호(PCLK(1))는 피드백 클럭 신호(FBCLK)로서 주파수 제어기(250)에 제공된다. 또한, 주파수 제어기(250)의 입력 노드(251)는 제어 신호(CTL)에 접속된다. 호스트 컴퓨터 시스템이 전원 공급을 받거나 또는 하드 리셋(hard reset)을 경을 경우에, 클럭 발생기(300) 또한 리셋된다. 주파수제어기(250)는 클럭 발생기(200)의 모드 즉, 액티브(고주파수) 또는 슬립(sleep)(저주파수) 모드 제어를 담당하고 있기 때문에, 제어 신호(CTL)는 다음 조건 즉, (i) 시스템 리셋(RESET), (ii) 활발한 상태(busy)가 아닌 CPU(CPU_NOT_BUSY) 및 (iii) 유효하지 않은 시스템 버스(BUS_NOT_VALID)에 논리적으로 종속한다. 적합한 논리적 [수학식 1]이 하기와 같이 설명된다.
[수학식 1]
CTL = RESET + CPU_NOT_BUSY & BUS_NOT_VALID
일실시예에서, 컴퓨터 시스템이 액티브 모드에 있을 때, 외부 제어 신호(CTL)는 주파수 제어기(250)가 액티브 모드에 상응하는 제1상태를 취하도록 "로우(LOW)"로 표명된다. 이러한 일례에서, 기준 클럭 신호는 일정한 40MHz에서 존재한다. 위상 동기 회로(210)는 160MHz의 PLL 주파수를 생성한다. 제1 분주기(220)의 제수 "g"는 "2"로 설정된다. 제1 분주기는 입력 노드(321)에서 PLL 클럭 신호(PLLCLK)를 수신하고, 버퍼(231, 232, ... 239)를 구동시키기 위한 80MHz의 글로벌 클럭 신호(GCLK)를 생성한다. 제2 분주기(240)의 제수 "p"는 "2"로 설정되어, 40MHz의 주변 클럭 신호(PCLK(1))를 생성하기 위해 제2 분주기(240)의 입력 노드(241)에서 클럭 신호(GCLK)의 80MHz 주파수를 감소시킨다. 결과적으로, 글로벌 클럭 신호(GCLK) 및 주변 클럭 신호(PCLK(1))의 주파수는 80MHz와 40MHz에서 각각 존재한다. 피드백 클럭 신호(FBCLK)는 주변 클럭 신호(PCLK(1))로부터 직접적으로 도출되고, 그에 따라 40MHz의 주파수를 갖는다.
반대로, 컴퓨터 시스템이 슬로 모드에 있을 때, 바람직하게도, 낮은 시스템클럭 주파수(low system clock frequency)가 전력을 보존하고 열 발생을 감소시킨다. 제어 신호(CTL)는 주파수 제어기(250)가 슬로 모드에 상응하는 제2 상태를 취하도록 "하이(HIGH)"로 표명된다. 다음에는, 제1 및 제2 분주기(220 및 240)는 제수를 "4" 및 "1"로 각각 변경한다. 제1 분주기(220)는 입력 노드(221)에서 160MHz PLL 클럭 신호(PLLCLK)를 수신하고, 출력 버퍼(231, 232, ... 239)에 제공되는 40MHz의 주파수를 갖는 글로벌 클럭 신호(GCLK)를 생성한다. 제2 분주기(240)는 널 분주기(null divider)이고, 출력 노드(245)에서 40MHz의 주파수를 갖는 주변 클럭 신호(PCLK(1))를 간단히 생성한다. 어느 한 모드로부터, 주변 클럭 신호(PCLK(1)) 및 피드백 클럭 신호(FBCLK) 모두는 이러한 일례에서 일정한 주파수 즉, 40MHz에서 잔류된다는 것을 주지하여야 한다.
비록, 수치값(numeric values)이 클럭 발생기(200)의 동작을 설명하기 위해 다양한 클럭 신호(RCLK, GCLK, PCLK(1), FBCLK)의 주파수 및 분주기(220 및 240)에 할당되지만, 이 기술분야에 속한 통상의 지식을 가진 자는 본 발명의 원리를 다른 일련의 수치값에 적용할 수 있을 것이다. 또한, 클럭 발생기(200)의 전술된 실시예에 대한 수정(modifications)이 본 발명의 사상에서 벗어나지 않고도 가능하다.
전술한 바와 같이, 위상 동기 회로(210)의 입력 노드(211 및 212)에서의 클럭 신호의 주파수는 모드에 관계없이 일정한 레벨로 유지되고, 컴퓨터 시스템의 액티브 모드와 슬로 모드 사이에서 발생되는 중대한 천이 시간 주기(crucial transition time periods)를 포함한다. 분주기(220 및 240)는 주파수 제어기(250)의 제어 하에서 각 제수를 동시에 스위칭하고, 글로벌 클럭 신호(GCLK)는 피드백클럭 신호(FBCLK)의 주파수에서의 변환없이 고주파수와 저주파수 사이에서 스위칭된다. 따라서, 기준 클럭 신호(RCLK)의 주파수에서의 변환이 요구되지 않는다. 결과적으로, 위상 동기 회로(210)는 글로벌 클럭 신호(GCLK)가 신뢰할 수 있을 만큼 충분히 안정되기 전에 지연 시간 주기(lag time periods)를 달리 요구하는 주파수에서의 급변에 종속되지 않는다.
클럭 신호(RCLK 및 FBCLK)의 일정 주파수에 의해 클럭 발생기(200)로 제공된 고유의 지속적인 안정은 컴퓨터 시스템이 (기준 클럭 신호(RCLK)의 1/2 클럭 사이클 내에서) 액티브 모드와 슬로 모드 사이에서 고속으로 스위칭할 수 있도록 한다. 그러므로, 본 발명의 클럭 발생기(200)는 클럭 발생기(100)와 같은 통상의 PLL 클럭 발생기의 안정화 시간 주기(settling time periods)와 정상적으로 관련된 지연 시간 패널티(lag time penalties)없이 동작한다.
도3A는 본 발명의 일실시예에 따른 클럭 발생기(200)의 분주기(240)를 도시한 로직 도면(logic diagram)이다. 분주기(240)는 분주 제어 회로(305) 및 듀얼-에지(dual-edge) 플립-플롭(300a)을 구비한다. 분주 제어 회로(305)는 제어 신호(NEXTCLK) 및 클럭 신호(GCLK)를 플립-플롭(300a)으로 제공한다. 다음에는, 플립-플롭(300a)이 제1 주변 클럭 신호(PCLK(1))를 생성한다. 추가적인 주변 클럭 신호(PCLK(2), PCLK(3), ... PCLK(m))는 클럭 발생기(200)의 주변에 분산되어 있고, 분주 제어 회로(305)에 접속된 추가적인 듀얼-에지 플립-플롭(300b, 300c, ... 300m)을 단순히 구비함으로써 제공될 수 있다.
도3B는 두 플립-플롭(310 및 320), 인버터(330) 및 멀티플렉서(340)를 구비하는 듀얼-에지 플립-플롭(300a)의 블록도이다. 플립-플롭(310 및 320)의 "D" 입력이 제어 신호(NEXTCLK)에 접속된다. 플립-플롭(310)의 "CLK" 입력이 글로벌 클럭 신호(GCLK)에 접속되고, 플립-플롭(320)의 "CLK" 입력이 인버터(330)의 출력 노드에서 제공되는 상보형 글로벌 클럭 신호(complementary global signal)(GCLK)에 접속된다. 다음에는, 플립-플롭(310 및 320)의 출력 노드가 멀티플렉서(multiplexer)(MUX)(340)의 입력에 접속된다.
이 기술분야에 속한 통상의 지식을 가진 자에게 명백한 바와 같이, 도3A 및 도3B에 의해 설명되는 분주기(240)의 실시예는 단순히 예시적인 것이다. 분주기(240)에 대한 많은 변화 및 수정이 본 발명에서 벗어나지 않고 가능하다. 예를 들어, 분주기(220 및 240)의 상태를 판단하는데 이용되는 제어 신호(CTL)를 발생시키기 위한 회로는 클럭 발생기(200)의 외부(원격) 또는 내부에 존재할 수 있다.
클럭 신호(GCLK 및 GCLK)는 출력 클럭 신호(PCLK(1))의 반대 위상을 제어한다. 컴퓨터 시스템의 다양한 클럭 신호의 동기는 특히 높은 주파수에서 다양한 서브시스템 사이의 적합한 상호작용을 보장하는데 필요하다. 또한, 클럭 발생기(200)의 분주기(220)는 도3의 동일한 로직 회로를 이용함으로써 구현될 수 있다는 것을 주지하여야 한다.
다양한 클럭 신호를 설명하는 도4의 타이밍도를 참조하면, 클럭 발생기(200)는 액티브 모드와 슬로 모드 사이에서 교대한다. 이러한 구현에서, 기준 클럭 신호(RCLK) 및 피드백 클럭 신호(FBCLK)는 동일한 주파수에서 유지되는 반면, 글로벌 클럭 신호(GCLK)는 클럭 발생기(200)의 액티브 및 슬로 모드에 상응하는 사전정의된 고주파수와 사전정의된 저주파수 사이에서 교대한다. 예를 들어, 클럭 발생기(200)는 시간(t)㎲ec이 0.04㎲ec보다 작고, "t"가 0.08㎲ec보다 클 경우에 저 주파수(슬로 모드)에서 존재한다. 반대로, 클럭 발생기(200)는 "t"가 0.04㎲ec와 0.08㎲ec 사이의 범위에 있을 경우에 고주파수(액티브 모드)에서 존재한다. 기준 클럭 신호(RCLK) 및 피드백 클럭 신호(FBCLK)는 모드와 상관없이 40MHz의 일정한 주파수로 유지된다. 또한, 위상 동기 회로(210)는 160MHz의 일정한 PLL 클럭 주파수를 생성한다.
제어 신호(CTL)가 표명해제(deasserted)될 경우에 예를 들어, 0.04㎲ec와 동일한 시간(t)에서, 글로벌 클럭 신호(GCLK)는 기준 클럭 신호(RCLK)의 다음 상승 에지(rising edge) 전에 느린 주파수에서 빠른 주파수로의 천이를 완료한다. 천이로 인한 글로벌 클럭 신호(GCLK)의 제1 하강 에지(falling edge)는 0.05㎲ec와 동일한 "t"에서 발생한다.
반대로, 제어 신호(CTL)가 재표명(reasserted)될 경우에 예를 들어, 0.08㎲ec에서, 글로벌 클럭 신호(GCLK)는 기준 클럭 신호(RCLK)의 다음 상승 에지 전에 고주파수에서 저주파수로의 천이를 완료한다. 천이로 인한 글로벌 클럭 신호(GCLK)의 제1 하강 에지는 0.095㎲ec에서 발생한다. 그러므로, 전술한 모든 천이는 기준 클럭 신호(RCLK)의 1/2 클럭 사이클이나 0.05㎲ec 이내에 충분히 완료된다. 타이밍도는 본 발명의 원리를 단지 예시하고 설명하는 것임에 주지하여야 한다.
클럭 발생기(200)가 액티브와 슬로 모드 사이의 순간(투명한) 천이를 실행할 수 있기 때문에, 대다수의 천이가 호스트 컴퓨터의 성능을 저하시키지 않고 수행될 수 있다. 다양한 자극(stimuli)이 컴퓨터 시스템을 슬로 모드로 진입시키는데 이용될 수 있다.
예를 들어, 컴퓨터 시스템의 키보드에서의 사용자의 비활성(inactivity) 또는 컴퓨터 시스템 상에서 동작하는 소프트웨어가 "루핑(looping)"하고, 인터럽트를 대기할 경우가 슬로 모드로 진입하기 위한 자극의 일례이다. 반대로, 사용자가 키보드에서 타이핑을 재개하거나 소프트웨어가 "유용한(useful)" 코드를 실행하기 시작하면, 컴퓨터 시스템이 재개되어 즉시 액티브 모드로 진입한다.
바람직한 실시예에서, 도5의 블록도에 도시된 바와 같이, 위상 동기 회로(210)는 위상 및 주파수 검출기(phase and frequency detector)(PFD)(516), 하이퍼액티비티 검출 및 보정(hyperactivity detection and correction)(HDC) 회로(517), 전압 제어 발진기(voltage controlled oscillator)(VCO)(518) 및 분주기(519)를 구비한다. 또한, 위상 동기 회로(210)는 클럭 발생기(200)의 주파수를 제어하는 한 쌍의 외부 저항(R1) 및 커패시터(C1)에 접속된다. HDC 회로(517)는 이중 임계값 검출기(dual threshold detector)(517a), 단일 위상 지연 체인(monophase delay chain)(517b) 및 개방형 드레인 출력단(open drain output stage)(517c)을 구비한다. 상세한 정보를 위해서, 여기서 참고로 합병되어 있는 "Sun Microsystems, Inc.,"의 미국특허번호 5,220,293을 참조하라.
결국, 본 발명은 액티브 모드와 슬로 모드 사이의 고속 천이를 실행하도록컴퓨터 시스템을 위한 효율적인 메커니즘을 제공하여, 배터리 수명을 증가시키고 열 발생을 감소시킨다. 그 결과, 컴퓨터 시스템은 속도 또는 기능에서의 저하없이 개선된 신뢰성 및 감소된 전력 소비를 갖는다. 다른 수정 및 추가가 가능하다. 예를 들어, 일정 실시예에서, 컴퓨터 시스템은 과열이나 낮은 배터리 전력을 검출하기 위한 센서(sensors)를 구비하고, 슬로 모드로 자동적으로 진입한다.
본 발명은 액티브 모드와 슬로 모드 사이의 고속 천이를 실행하도록 컴퓨터 시스템을 위한 효율적인 메커니즘을 제공함으로써 배터리 수명을 증가시키고 열 발생을 감소시킬 수 있는 효과가 있다.

Claims (17)

  1. 기준 클럭 신호 및 피드백 클럭 신호에 응답하여 PLL 클럭 신호를 발생시키기 위한 위상 동기 회로; 및
    상기 PLL 클럭 신호에 응답하여, 외부 제어 신호에 따라 설정되는 주파수를 갖는 글로벌 클럭 신호 및 상기 피드백 클럭 신호를 발생시키기 위한 주파수 변환기 - 상기 주파수 변환기는, 상기 PLL 클럭 신호, 상기 기준 클럭 신호 및 상기 피드백 클럭 신호를 각각 일정한 주파수 레벨로 유지시키면서, 상기 제어 신호에 응답하여 상기 글로벌 클럭 신호의 주파수를 변환함 -
    를 포함하는 위상 동기 루프(PLL) 클럭 발생기.
  2. 제1항에 있어서,
    상기 주파수 변환기는,
    상기 글로벌 클럭 신호를 생성하도록 상기 PLL 클럭 신호를 분주하기 위한 제1 분주기; 및
    상기 제1 분주기에 접속되어, 상기 기준 클럭 신호의 주파수에 대응하는 주파수를 갖는 상기 피드백 클럭 신호를 생성하도록 상기 글로벌 클럭 신호를 분주하기 위한 제2 분주기를 포함하는
    PLL 클럭 발생기.
  3. 제2항에 있어서,
    상기 제1 및 제2 분주기에 접속되어, 상기 제1 및 제2 분주기의 각 제수를 동시에 변경하기 위한 주파수 제어기
    를 더 포함하는 PLL 클럭 발생기.
  4. 제1항에 있어서,
    상기 주파수 변환기는 또한 주변 클럭 신호를 제공하는
    PLL 클럭 발생기.
  5. 제1항에 있어서,
    상기 주파수 변환기에 접속되어, 상기 글로벌 클럭 신호를 저장하고, 하나 또는 그 이상의 시스템 클럭 신호를 출력하기 위한 하나 또는 그 이상의 출력 버퍼
    를 더 포함하는 PLL 클럭 발생기.
  6. 제5항에 있어서,
    상기 주파수 변환기는 고 주파수와 저 주파수 사이에서 상기 하나 또는 그 이상의 시스템 클럭 신호의 동시 천이를 가능하게 하는
    PLL 클럭 발생기.
  7. 제6항에 있어서,
    상기 피드백 신호의 주파수는 상기 기준 클럭 신호의 주파수와 동일한
    PLL 클럭 발생기.
  8. 글로벌 클럭 신호를 발생시키기 위한 방법에 있어서,
    기준 클럭 신호 및 피드백 클럭 신호에 응답하여 PLL 클럭 신호를 발생시키는 단계 ;
    상기 PLL 클럭 신호에 응답하여, 외부 제어 신호에 따라 설정되는 주파수를 갖는 글로벌 클럭 신호를 발생시키는 단계;
    상기 글로벌 클럭 신호에 응답하여 상기 피드백 클럭 신호를 발생시키는 단계; 및
    상기 PLL 클럭 신호, 상기 기준 클럭 신호 및 상기 피드백 클럭 신호를 각각 일정한 주파수 레벨로 유지하면서, 상기 외부 제어 신호에 응답하여 상기 글로벌 클럭 신호를 변화시키는 단계
    를 포함하는 방법.
  9. 제8항에 있어서,
    상기 글로벌 클럭 신호를 발생시키는 단계는,
    상기 글로벌 클럭 신호를 생성하도록 상기 PLL 클럭 신호를 분주하는 단계를 포함하는
    방법.
  10. 제9항에 있어서,
    상기 피드백 클럭 신호를 발생시키는 단계는,
    상기 피드백 클럭 신호를 생성하도록 상기 글로벌 클럭 신호를 분주하는 단계를 포함하는
    방법.
  11. 제10항에 있어서,
    상기 피드백 클럭 신호가 상기 기준 클럭 신호의 주파수와 동일한, 상기 일정한 주파수 레벨로 유지되면서, 상기 글로벌 클럭 신호의 주파수를 변환하도록 제1 및 제2 분주기의 각 제수를 변경하는 단계
    를 더 포함하는 방법.
  12. 제8항에 있어서,
    상기 피드백 클럭 신호를 발생시키는 단계는,
    주변 클럭 신호를 제공하는 단계를 포함하는
    방법.
  13. 직렬로 접속된 제1 및 제2 분주기를 구비함으로써 발생된 글로벌 클럭 신호의 주파수를 변환시키기 위한 방법에 있어서,
    상기 제1 분주기의 출력 노드에서 생성된 상기 글로벌 클럭 신호의 주파수를 시프트시키도록 상기 제1 분주기의 제수를 변경하는 단계; 및
    기준 클럭 신호의 일정한 주파수에 대응하여, 상기 제2 분주기의 출력 노드에서 피드백 클럭 신호의 일정한 주파수를 유지시키도록 상기 제2 분주기의 제수를 동시에 변경하는 단계
    를 포함하는 방법.
  14. 제13항에 있어서,
    상기 글로벌 클럭 신호를 발생시키는 단계는,
    상기 글로벌 클럭 신호를 생성하도록 PLL 클럭 신호를 분주하는 단계를 포함하는
    방법.
  15. 제14항에 있어서,
    상기 피드백 클럭 신호를 발생시키는 단계는,
    상기 피드백 클럭 신호를 생성하도록 상기 글로벌 클럭 신호를 분주하는 단계를 포함하는
    방법.
  16. 제15항에 있어서,
    상기 글로벌 클럭 신호의 주파수를 변환하도록 상기 제1 및 제2 분주기의 각 제수를 변경하는 단계
    를 더 포함하는 방법.
  17. 순간적으로 변환되는 주파수를 갖는 글로벌 클럭 신호를 생성하도록 위상 동기 루프(PLL) 회로를 이용하기 위한 방법에 있어서,
    기준 클럭 신호를 PLL 피드백 신호와 비교하는 단계 - 여기서, 상기 기준 클럭 신호는 일정한 주파수 레벨을 가짐 - ;
    상기 비교 단계에 응답하여 소정의 주파수 레벨을 갖는 PLL 클럭 신호를 발생시키는 단계;
    상기 글로벌 클럭 신호를 생성하도록 상기 PLL 클럭 신호를 분주하는 단계;
    상기 PLL 피드백 신호를 생성하도록 상기 글로벌 클럭 신호를 분주하는 단계;
    상기 글로벌 클럭 신호의 주파수를 순간적으로 변경하도록 상기 제1 분주 단계의 제수를 변경하는 단계; 및
    상기 일정한 주파수 레벨에 대응하여 상기 PLL 피드백 신호의 주파수를 일정한 값으로 유지시키고, 상기 PLL 클럭 신호를 상기 소정의 주파수 레벨로 유지시키도록 상기 제2 분주 단계의 제수를 동시에 변경하는 단계
    를 포함하는 방법.
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