JPH06259164A

JPH06259164A - クロック信号生成集積回路

Info

Publication number: JPH06259164A
Application number: JP5064781A
Authority: JP
Inventors: Satokatsu Nakamura; 里克中村
Original assignee: Citizen Watch Co Ltd
Current assignee: Citizen Watch Co Ltd
Priority date: 1993-03-02
Filing date: 1993-03-02
Publication date: 1994-09-16

Abstract

(57)【要約】【目的】省電力コンピューターシステムにおいて、デ
バイスの使用状況に応じた頻度の高い停止および再起動
を常に一定の位相で安全に行うことができ、さらにクロ
ック信号生成自体に要する電力も削減することが可能な
クロック信号生成集積回路を提供する。【構成】水晶振動子１０２を発振させて通常時はクロ
ック信号の連続出力を行うクロック信号生成集積回路１
０１で、クロック信号の出力および停止を制御する外部
信号端子１１０を備え、制御においては外部信号端子１
１０から入力された制御信号１１１を原クロック信号１
０７と同期させた新たな制御信号１１２によって行うこ
とにより、該制御が常に一定の出力クロック信号の位相
で行われ、クロック信号幅が保証される構造を備えるこ
とを特徴とするコンピューターシステム用クロック信号
生成集積回路。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は汎用コンピューターシス
テムに必要なクロック信号を生成するための集積回路に
関するものである。

【０００２】

【従来の技術】近年携帯用パーソナルコンピュータの普
及にともない、携帯時のバッテリー寿命をのばす目的で
の汎用コンピューターシステムの低消費電力化技術が重
要になってきている。

【０００３】省電力化の方法としては、できるだけ消費
電力の少ないデバイスを使用して動作時の電力を下げる
一方、各ブロックを定期的に監視し、使用していないと
判断されたブロックはその動作を停止してしまうことで
消費電力の低減を図ることが有効である。

【０００４】例えば文章を考えながらワープロを入力し
ている場合において、人間の入力速度はコンピューター
の処理速度に比べて圧倒的に遅く、コンピューターは大
部分の時間をキー入力待ちだけに費やすことになる。こ
のような待機状態において、システムの大部分のブロッ
クは動作の必要がなく、停止してしまってもなんら差し
支えない。このような状態において動作が必要なのは、
ディスプレイの表示系、メモリのバックアップ、キー入
力その他の割り込みを監視しシステムを再び動作状態に
移行させるためのブロック、そして各種のクロック発振
である。

【０００５】一般の汎用コンピューターシステムにおい
ては、ＣＰＵ用・通信用・内部時計用・外部記憶装置用
等、通常５から６種類程度の異なった周波数のクロック
信号が必要とされる。このうち通信用と内部時計用クロ
ックは温度安定性も含めて１００ｐｐｍ以内の精度が通
常要求され、その他のクロックは１０００ｐｐｍ程度の
精度が求められるため、クロック信号の生成には高い精
度の得られる水晶の発振を用いるのが一般的である。

【０００６】水晶振動子の発振回路としては各種のもの
が考案されているが、このうち最も一般的に使用されて
いるインバーターを用いたものを図１８に示す。図１８
において１８０１は水晶振動子を、１８０２はインバー
ターを、１８０３は帰還抵抗を、１８０４はダンピング
抵抗を、１８０５と１８０６はコンデンサを、φ０は出
力クロック信号をそれぞれ示す。

【０００７】しかし前述のように数多くの異なった周波
数のクロック信号が必要な汎用コンピューターシステム
においては、その一つ一つを水晶振動子と発振回路の組
み合わせによって得ることが面倒なため、水晶振動子と
発振回路を一体化し、所定の電源電圧を与えれば発振信
号が得られる水晶発振器を用いることが一般的である。
水晶発振器は現在多くのメーカーから各種の振動数のも
のが発売されており、消費電力は電源電圧５Ｖの場合で
通常数十ミリワットのものが一般的である。

【０００８】

【発明が解決しようとする課題】現在汎用コンピュータ
ーシステムを構成するデバイスのほとんどはフルスタテ
ィックな構造となり、入力クロック信号を完全に止めて
しまうことができる。したがって使用していないと判断
されたブロックへのクロック信号の供給は完全に止めて
しまうことが省電力化の点から望ましい。

【０００９】ここで最初に思いつくのが水晶の発振自体
を止めてしまう方法であるが、水晶発振回路において
は、一度止めた水晶振動子の振動を再び起動し、定常振
幅にさせるためには、コンピューターの処理速度数マイ
クロ秒に比して莫大な時間数十ミリ秒を要する。このよ
うな方法でデバイスへのクロック信号の供給の停止およ
び再開を行った場合、停止時はともかく、再起動時には
発振されたクロック信号が完全に安定する事が保証され
る最悪値の時間まで待って、動作を再開しなくてはなら
ないため、マイクロ秒単位でシステムの停止および再起
動を行う効果の高い省電力システムは成立せず、数百ミ
リ秒から数ミリ秒の待ち時間を下限とする頻度の低いシ
ステム停止型の省電力システムしか構成できない。そし
て例えば数十ミリ秒程度の短いキー押打ではキー入力が
なされないといったトラブルの原因にもなる。

【００１０】従来のシステムで多く用いられているの
は、ＣＰＵにおけるＨＬＴ命令のようにデバイスの動作
をソフトウェア的に低電力状態にする方法である。これ
らのソフトウェア命令はデバイスの各部の状態を保った
まま、割り込みが来るまでデバイス内部でのループ状態
を続けることで、消費電力を低く抑えることができる。

【００１１】従来のこの方法はデバイスの停止および再
起動は十分短い時間で行えるものの、デバイスが完全に
停止しているわけではないため消費電力の削減において
は限界があり、通常動作状態の１割程度までしか減らな
いのが普通である。システム全体としては省電がもっと
も進んだ状態においてもかなりの電力を消費して、バッ
テリーの寿命を早めてしまっているのが現状である。

【００１２】上記した２つの問題すなわち、きわめて短
い時間での停止状態から再起動と、停止時の低消費電力
化の問題を両立するためには、水晶振動子の発振は継続
させたままで、デバイスへのクロック信号の供給を制御
する回路を発振回路とデバイスの間に設けることが良
い。該制御回路は複数のクロック信号についてそれぞれ
設けなくてはならないので、水晶振動子の発振回路と組
み合わせて一つの集積回路にしてしまうことが望まし
い。すなわちこの集積回路は通常時はクロック信号の連
続出力を行い、外部からのクロック信号の停止および再
出力制御信号によって速やかにこれらの動作を行う。

【００１３】この際問題となるのは停止および再出力時
のクロック信号の位相である。汎用コンピューターシス
テムに使用されている複数のクロック信号の間には同期
がないため、あるクロック信号が別のクロック信号に基
づいて作成された制御信号によって停止および再出力さ
れる状態は任意であり、例えばクロック信号がＬから
Ｈ、またはＨからＬの遷移途中で停止されたり、再起動
されたりする場合も起こりうる。この場合クロック信号
供給先のデバイスによっては、論理レベルが不安定とな
ることで、大電流が流れたり、最悪の場合は素子破壊な
どを引き起こす恐れがある。また供給先のデバイスがレ
ベル動作のものは最低クロック幅が規定されているが、
クロック信号の停止および再出力によってクロック幅が
極端に短くなったり、長くなってしまった場合にはデー
タエラーやシステムの暴走や誤動作を引き起こす恐れが
ある。

【００１４】もう一つシステムの省電力時において、消
費電力を増加させる原因として、従来の方法において
も、上述した集積回路においても水晶振動子の発振によ
る電力の消費はクロック信号供給先のデバイスの動作、
非動作にかかわらず常に行われているということがあ
る。従来技術の項で述べたように、現状の汎用コンピュ
ーターシステムにおいてはクロック発振のために百ミリ
ワット以上の電力を消費しており、この消費量が省電力
状態でのシステム全体の消費電力に占める割合は非常に
大きく、バッテリーの長寿命化を著しく損なう原因とな
っている。

【００１５】また従来のシステムでは使用する周波数の
種類と同じ数だけ水晶発振器が必要となるため、部品点
数の増加を招き、システムの小型化・軽量化・低価格化
の妨げとなっている。

【００１６】本発明の目的は上記課題を解決し、省電力
汎用コンピューターシステムを構成する上で、理想的な
クロック生成集積回路を提供することにある。すなわち
デバイスの使用状況に応じた頻度の高い停止および再起
動を安全に行うことにより、従来無駄に使われていた電
力を削減し、さらにクロック信号生成自体に要する電力
も削減することで、システムのバッテリー寿命の大幅な
延長を図る。さらにクロック生成に要する部品点数を大
幅に削減することにより、システムの小型化・軽量化・
低価格化を図る。

【００１７】

【課題を解決するための手段】上記課題のうちクロック
信号の停止および再出力時の位相の不連続性を解決する
ために、本発明の集積回路は、水晶振動子を原振とし、
これを発振させてクロック信号の出力を行うクロック信
号生成集積回路であり、通常時はクロック信号の連続出
力を行い、クロック信号の出力および停止を制御するた
めの外部信号端子を備え、該外部信号端子からの制御信
号によってクロック信号の出力および停止の制御を行
い、該制御において外部信号端子から入力された制御信
号を原クロック信号またはこの原クロック信号を分周し
た信号と同期させ、この原クロック信号に同期された新
たな制御信号によってクロック信号の出力および停止の
制御を行うことにより、該制御が常に一定の出力クロッ
ク信号の位相で行われ、クロック信号幅が保証される構
造を備えることを特徴とする。

【００１８】またほとんどのブロックが停止しているよ
うな省電力状態においても水晶発振に費やされる電力の
消費は通常と変わりなく続けられる問題について本発明
の集積回路は、回路最終段の出力バッファ回路以外は集
積回路に供給されている電源電圧から分圧等の方法で作
成した低電圧で駆動し、この低電圧部で発振され、制御
された低電圧レベルのクロック信号を出力電圧レベルに
変換するレベル変換回路を出力バッファ回路の直前に設
け、該出力バッファ回路を介して出力する構造を備える
ことを特徴とする。

【００１９】さらに従来のシステムでは使用する周波数
の種類と同じ数だけ水晶発振器または振動子と発振回路
が必要となるため、部品点数の増加を招き、システムの
小型化・低価格化の妨げとなっている問題について本発
明の集積回路は、水晶振動子を発振させる回路の次の段
にこの発振された原クロック信号から汎用コンピュータ
システムに必要な複数の周波数のクロック信号を生成す
る回路を備え、ここで生成された複数のクロック信号は
それぞれクロック信号の出力と停止を制御するための外
部信号端子を備え、またこれら複数のクロック信号のう
ち周波数の制御が必要なものは出力周波数を制御する外
部信号端子を備え、これら出力および停止と周波数の制
御は上記したのと同様に制御信号を原クロック信号また
は原クロックを分周した信号と同期させて得られる信号
によって行うことによって、これらの制御が常に一定の
位相で行われ、クロック信号幅の最小値が保証される構
造を備えることを特徴とする。

【００２０】

【実施例１】本発明の基本構成を図１に示す。図１にお
いて１０１は本発明の集積回路本体を、１０２は水晶振
動子を、１０３は発振回路を、１０４は同期回路を、１
０５は出力制御回路を、１０６は出力バッファ回路を、
１０７は原クロック信号を、１０８はクロック信号の出
力端子を、１０９は出力クロック信号を、１１０は出力
制御信号端子を、１１１は出力制御信号を、１１２は原
クロックに同期された新たな出力制御信号をそれぞれ示
す。外付けの水晶振動子１０２は発振回路１０３によっ
て発振され、発振されたクロック信号１０７は、通常時
は出力バッファ回路１０６を経て、外部信号端子１０８
から出力される。

【００２１】省電力汎用コンピューターシステムにおい
て、現在使用されていないデバイスが検知された場合、
システムから本発明の集積回路に対してクロック信号停
止の制御信号１１１が送られ、該デバイスに対するクロ
ック信号は直ちに停止される。同様に再起動もシステム
からの制御信号１１１に応じて直ちに行われるため、従
来のシステムで無駄に使われていた省電力状態への移行
復帰の時間およびその間の消費電力を省くことができ
る。そして現在汎用コンピューターシステムを構成する
デバイスの大部分はフルスタティックな構造であるの
で、クロック信号が停止された状態での消費電力は限り
なく０に近い。またデバイスがスタティック構造であれ
ばクロック停止以前の情報はそのまま保存されるため省
電力状態への移行に際してデータ待避等の作業を行う必
要もない。このように本発明の集積回路を用いたクロッ
ク信号を停止させる省電力方法は水晶の発振自体を停止
したり、ソフトウェア的に電力を低下させる従来の省電
力方法に比べて非常に有効であることがわかる。

【００２２】ここで問題となるのが、停止および再出力
時のクロック信号の位相である。汎用コンピューターシ
ステムに使用されている複数のクロック信号の間には元
々同期関係が設定されていないため、あるクロック信号
が別のクロック信号に基づいて作成された制御信号によ
って停止および再出力される状態は任意であり、例えば
クロック信号がＬからＨ、またはＨからＬの遷移途中で
停止されたり、再起動されたりする場合も起こりうる
この場合クロック信号供給先のデバイスによっては、論
理レベルが不安定となることで、大電流が流れたり、最
悪の場合は素子破壊などを引き起こす恐れがある。また
供給先のデバイスがレベル動作のものは最低クロック幅
が規定されているが、クロック信号の停止および再出力
によってクロック幅が極端に短くなったり、長くなって
しまった場合にはデータエラーやシステムの暴走や誤動
作を引き起こす恐れがある。

【００２３】本発明の集積回路においては同期回路１０
４において、出力制御端子１１０からの制御信号１１１
を原クロック信号１０７に同期させて、新たな制御信号
１１２を得、この制御信号１１２によってクロック信号
の出力および停止の制御を行うことによって、クロック
信号が途中で途切れたり、途中から始まったりすること
なく、常に一定の位相関係を保ったまま、安全に停止お
よび再出力が行われ、クロックの信号幅が保証される構
造を備える。

【００２４】この構造について図２および図４に実際の
回路例を示す。図２において２０１は立ち下がりエッジ
トリガ動作のデータタイプフリップフロップを、２０２
はＡＮＤ回路を、φ０は原クロック信号を、ＳＣ０は外
部からの制御信号を、ＳＣ１は原クロック信号で同期さ
れた制御信号を、φ１はこの後出力バッファ回路を介し
て出力されるクロック信号をそれぞれ示す。外部からの
制御信号ＳＣ０はＨでクロック信号出力、Ｌで停止を指
令する。

【００２５】図２の回路の動作を図３のタイミングチャ
ートを用いて説明する。制御信号ＳＣ０はフリップフロ
ップ２０１のデータ端子に入力され、該フリップフロッ
プのクロック端子へ入力される原クロック信号φ０と同
期されて出力される。図３において制御信号ＳＣ０がＬ
になった次の原クロック信号φ０の立ち下がりエッジに
おいて、ＳＣ１信号のＨからＬへの遷移が起こる。この
際ＳＣ１信号の立ち下がりエッジはフリップフロップ２
０１を介している分、φ０信号の立ち下がりエッジに対
して必ずいくばくかの遅延ΔＴを生ずる。したがってこ
の新たな制御信号ＳＣ１の立ち下がりエッジで原クロッ
ク信号φ０を切りとった場合、φ０のＨ信号の信号幅は
必ず保たれる。図２の回路ではクロック信号φ１の出力
の停止は常に信号のＨからＬへの遷移の直後に行われ、
原クロック信号の信号幅を損なうことなく、停止状態へ
と移行が行われる。

【００２６】クロック信号φ１の再出力時の動作も同様
に行われる。再出力では常に原クロック信号φ０の立ち
下がりの直後にＳＣ１信号がＨになり、再出力が許可と
なるので、次の信号の立ち上がりエッジから信号の出力
が再開される。この際もＳＣ１信号の立ち上がりエッジ
はφ０信号の立ち下がりエッジに対して、遅延ΔＴを生
じるので、立ちあげ時にφ０信号のＨレベルとＳＣ１信
号のＨレベルのＡＮＤがとられてヒゲ状の短いノイズが
発生する危険はない。

【００２７】続いて図４の回路について説明を行う。図
４において４０１と４０２と４０３は立ち下がりトリガ
動作のデータタイプフリップフロップを、４０４はイン
バーター回路を、４０５はＡＮＤ回路を、φ０は原クロ
ック信号を、ＳＣ０は外部からの制御信号を、φ１は原
クロック信号を１／２に分周したクロック信号を、ＳＣ
１は外部からの制御信号ＳＣ０をφ１で同期した制御信
号を、ＳＣ２は前記ＳＣ１をさらに原クロック信号を反
転した信号によって同期した制御信号を、φ２は前記ク
ロック信号φ１が前記制御信号ＳＣ２によって制御され
た出力クロック信号をそれぞれ示す。図４の回路におい
ては連続出力時の出力クロック信号φ２は原クロック信
号φ０を１／２に分周した信号である。

【００２８】図４の回路の動作を図５のタイミングチャ
ートを用いて説明する。制御信号ＳＣ０は原クロック信
号φ０を１／２に分周したクロック信号φ１によって同
期され、新たなる制御信号ＳＣ１が生成される。この制
御信号ＳＣ１はさらに原クロック信号φ０を反転したク
ロック信号によって同期され、新たなる制御信号ＳＣ２
が生成される。このような２つのクロック信号に同期さ
せることによって制御信号ＳＣ２の立ち上がりおよび立
ち下がりは第５図に示すように常にφ１のＬ状態時に原
クロックφ０の立ち上がりエッジに同期して行われる。
したがって出力クロック信号φ２の停止および再出力は
常に信号φ１のＨ信号とＨ信号のちょうど中間地点で行
われるため、あらゆる信号の遅延やノイズ等に対しても
っともマージンが大きく信号幅が保証された信号の停止
および再出力が可能である。なお図５のタイミングチャ
ートにおいては図３に示した制御信号の遅延ΔＴは省略
してある。

【００２９】

【実施例２】汎用コンピューターシステムに使用するク
ロック信号の中には通信用や時計用などその周波数の値
が厳密に定まっていなければならないものがある一方、
ＣＰＵ用クロック信号などのように周波数の値を可変に
できるものがある。これらのデバイスにおいては周波数
によって動作速度と消費電流がトレードオフの関係にあ
る。すなわち周波数に比例して動作速度は高まるもの
の、その消費電力もまた増加していく。

【００３０】従来の据置型の汎用コンピューターシステ
ムにおいてはＣＰＵへのクロック信号の周波数は規定の
最大値のものを用い、演算速度を最大にして用いるのが
常識であった。しかし近年、バッテリー駆動の携帯用汎
用コンピューターが普及するにしたがい、状況によって
は演算速度よりも消費電力が重要視される場合もでてき
た。例えばバッテリー駆動で使用する携帯時は駆動周波
数を下げて使用し、ＡＣ電源が使用できる室内での使用
時は駆動周波数を最大にするような使い方が考えられ
る。

【００３１】実施例１で述べた本発明の集積回路に、外
部制御信号によって出力クロック信号の周波数を制御で
きる機能を付加することでより広範囲な省電力汎用コン
ピュータシステムに対応することが可能となる。

【００３２】出力クロック信号の周波数制御回路を組み
込んだ本発明の集積回路の基本構成を図６に示す。図６
において６００は集積回路本体を、６０１は同期回路
を、６０２は周波数制御回路を、６０３は周波数を制御
されたクロック信号を、６０４は周波数制御信号端子
を、６０５は周波数制御信号を、６０６は原クロック信
号１０７またはその分周信号６０３に同期された新たな
周波数制御信号をそれぞれ示す。実施例１におけるク
ロック信号出力停止の制御と同様に、ここで述べる周波
数制御も外部制御信号６０５を原クロック信号１０７ま
たはその分周信号６０７に同期させて新たな周波数制御
信号６０６を生成し、この新たな周波数制御信号６０６
によって周波数制御を行うことによって、クロック信号
幅が短くなったり長くなったりせず、常に一定の位相で
周波数の変化が行われる構造を備える。

【００３３】この構造について図７に実際の回路例を示
す。図７において７０１と７０２は立ち下がりトリガ動
作のデータタイプフリップフロップを、７０３と７０４
はＡＮＤ回路を、７０５はＯＲ回路を、φ０は原クロッ
ク信号を、φ１は原クロック信号を１／２分周したクロ
ック信号を、ＳＣ０は外部からの周波数制御信号を、Ｓ
Ｃ１は制御信号ＳＣ０を前述のクロック信号φ１で同期
した新たなる制御信号を、φ２は原クロック信号φ０が
前述の制御信号ＳＣ１によって制御された結果のクロッ
ク信号を、φ３は前述のクロック信号φ１が前述の制御
信号ＳＣ１の反転信号によって制御された結果のクロッ
ク信号を、φ４は前述のクロック信号φ２とφ３のＯＲ
をとった結果の外部出力クロック信号をそれぞれ示す。
図７の回路においては制御信号ＳＣ０がＨのときは原ク
ロック信号φ０の周波数のクロック信号の出力を行い、
制御信号ＳＣ０がＬのときは原クロック信号φ０の１／
２の周波数のクロック信号の出力を行う。

【００３４】図７の回路の動作を図８のタイミングチャ
ートを用いて説明する。制御信号ＳＣ０はクロック信号
φ１によって同期され、新たなる制御信号ＳＣ１および
その反転信号が生成される。原クロック信号φ０とこの
制御信号ＳＣ１のＡＮＤを取った結果の信号φ２と、ク
ロック信号φ１と制御信号ＳＣ１の反転信号のＡＮＤを
取った結果のクロック信号φ３は、図８に示すように常
にその出力が相反の関係になり、片方が出力されている
ときは他方は出力されない。したがってこれら２つのク
ロック信号φ２とφ３のＯＲを取った結果のクロック信
号φ４は制御信号ＳＣ０によってその周波数が制御され
る一つのクロック信号となる。図８において制御信号Ｓ
Ｃ１の立ち下がりおよび立ち上がりの遷移はクロック信
号φ１の立ち下がりエッジに同期して行われる。この際
実施例１でも述べたようにＳＣ１の立ち下がりおよび立
ち上がりエッジはφ１の立ち下がりエッジに対して常に
遅延ΔＴを生ずる。φ０を分周したφ１の立ち上がりお
よび立ち下がりエッジはφ０の立ち下がりエッジに対し
て同様に遅延を生ずるので、ＳＣ１のエッジはφ０の立
ち下がりエッジに対しても常に遅延を生ずる。したがっ
て図７の回路において、周波数の変化は常に一定の位相
で行われ、信号幅が削られたり、ヒゲ状のノイズが出た
りする危険性はない。

【００３５】実施例１に述べたクロック信号の出力およ
び停止の制御と、実施例２で述べてきた出力クロック信
号の周波数制御を組み合わせた回路の例を図９に示す。
図９において９０１と９０２と９０３と９０４は立ち
下がりトリガ動作のデータタイププリップフロップを、
９０５と９０６と９０７と９０８と９０９と９１０はＡ
ＮＤ回路を、９１１はＯＲ回路を、φ０は原クロック信
号を、φ１は原クロック信号φ０を１／２に分周したク
ロック信号を、φ２は原クロック信号φ０を１／４に分
周したクロック信号を、ＳＣ０およびＳＣ１は外部から
の制御信号を、ＳＣ２は１／４分周信号φ２に同期され
た原クロック信号φ０の制御信号を、ＳＣ３は１／４分
周信号φ２に同期された１／２分周信号φ１の制御信号
を、ＳＣ４は１／４分周信号φ２に同期された１／４分
周信号φ２の制御信号を、φ３は原クロック信号φ０が
制御信号ＳＣ２によって制御された結果のクロック信号
を、φ４は１／２分周信号φ１が制御信号ＳＣ３によっ
て制御された結果のクロック信号を、φ５は１／４分周
信号φ２が制御信号ＳＣ４によって制御された結果のク
ロック信号を、φ６はクロック信号φ３とφ４とφ５を
合成した外部出力クロック信号をそれぞれ示す。図９の
回路においてはコントロール信号ＳＣ０とＳＣ１がとも
にＨの場合は原クロック信号が出力され、またＳＣ０が
ＬでＳＣ１がＨの場合は１／２分周信号が、ＳＣ０がＨ
でＳＣ１がＬの場合は１／４分周信号がそれぞれ出力さ
れる。ＳＣ０とＳＣ１がともにＬの場合はクロック信号
の出力は停止される。

【００３６】図９の回路の動作はいままで述べてきた回
路の動作と基本的には同じなので、タイミングチャート
を用いて詳しく説明することは省略するが、制御信号Ｓ
Ｃ２とＳＣ３とＳＣ４はすべて１／４分周信号で同期さ
れているので、クロック信号φ６の周波数の変化と停止
および再起動は常にもとのクロック幅を安全に保ったま
ま、一定の位相で行われる。

【００３７】

【実施例３】使用していないデバイスはそれ自身ととも
に、それに必要なクロック信号も止めてしまうのが消費
電力低下の観点からすれば理想的である。しかし水晶発
振回路においては、一度止めた水晶振動子の振動を再び
起動し定常振幅を行うためには、コンピューターの処理
速度数マイクロ秒に比して莫大な時間数十ミリ秒を要す
る。

【００３８】もし一度発振を止めて、再び発振を行う場
合には、発振されたクロック信号が完全に安定すること
が保証される最悪値の時間まで待って、システムの動作
を再開しなくてはならない。したがってこのような方法
でデバイスへのクロック信号の供給の停止および再開を
行った場合、停止時はともかく、再起動時には発振され
たクロック信号が完全に安定する事が保証される最悪値
の時間まで待って、動作を再開しなくてはならないた
め、マイクロ秒単位でシステムの停止および再起動を行
う効果の高い省電力システムは成立せず、数百ミリ秒か
ら数ミリ秒の待ち時間を下限とする頻度の低いシステム
停止型の省電力システムしか構成できない。そして例え
ば数十ミリ秒程度の短いキー押打ではキー入力がなされ
ないといったトラブルの原因にもなる。

【００３９】実施例１に述べた本発明の集積回路におい
ても図１の発振回路１０３と同期回路１０４の一部はク
ロック信号の出力停止状態においても常に動作を続けて
おり、この部分の消費電力を低減することは携帯型汎用
コンピュータシステムのバッテリーの長寿命化に大きく
貢献する。

【００４０】この問題を解決するための本発明の集積回
路の基本構成を図１０に示す。図１０において１０００
は集積回路本体を、１００１と１００２はレベル変換回
路を、１００３は低電圧駆動の発振回路を、１００４は
低電圧駆動の同期回路を、１００５は低電圧駆動の出力
制御回路をそれぞれ示す。

【００４１】図１０の集積回路においては、レベル変換
回路１００１および１００２の一部と出力バッファ回路
１０６以外は集積回路１０００に供給されている電源電
圧から分圧等の方法で作成した低いレベルの電圧での駆
動を行い、この低電圧部で発振され、制御された低電圧
レベルのクロック信号はレベル変換回路１００１によっ
て出力電圧レベルに変換され、出力バッファ回路１０６
を介して出力される。

【００４２】レベル変換回路は各種のものが考案されて
いるが、その一例図１１に示す。図１１において１１０
１は低レベル電圧駆動のインバーター回路を、１１０２
と１１０３と１１０４は出力レベル電圧駆動のインバー
ター回路を、１１０５と１１０６はＮチャンネルＦＥＴ
を、１１０７はＧＮＤを、１１０８は低レベル電圧を、
１１０９は出力レベル電圧を、φ０は低電圧レベルの信
号を、φ１は出力電圧レベルの信号をそれぞれ示す。図
１１の回路においては低電圧レベルの入力信号φ０がＮ
チャンネルＦＥＴ１１０５を、φ０の反転信号がＮチャ
ンネルＦＥＴ１１０６を駆動するが、それぞれのＦＥＴ
はＬ信号時に有効となり出力レベル電圧駆動のインバー
ター回路１１０２または１１０３のどちらかを駆動する
ことで、低電圧レベル信号φ０から出力電圧レベル信号
φ１への変換が可能になる。

【００４３】一般にＭＯＳ集積回路の消費電流は駆動電
圧の２乗に比例し、また消費電力は駆動電圧と消費電流
の積であるから、消費電力は駆動電圧の３乗に比例して
おり、駆動電圧を低下させることは集積回路の消費電力
の低減に非常に有効である。本発明の集積回路において
発振回路１００３と同期回路１００４と出力制御回路１
００５の一部はクロック出力停止状態においても、常に
動作を続けているが、上述のようにこれらのブロックは
低電圧レベルでの駆動を行っているためその消費電力は
非常に小さく、出力電圧レベルで駆動を行うため動作時
の消費電力が大きいレベル変換回路１００１および１０
０２の一部と出力バッファ回路１０６は、出力停止時は
その動作を行わず、電力の消費はほとんどない。このよ
うに本発明の集積回路に上述の機構を組み込むことで、
出力停止時の消費電力を非常に低く抑えることが可能に
なるとともに、通常動作時の消費電力も低減できる。

【００４４】本実施例の集積回路においても実施例１に
述べた機構は組み込まれているので、クロック信号の停
止および再起動は非常に短時間に、もとのクロック幅を
安全に保ったまま一定の位相で行われる。

【００４５】

【実施例４】実施例１に述べた本発明の集積回路におい
ては、従来と同様に使用する周波数の種類と同じ数だけ
の集積回路が必要となる。このことは周波数の値がフレ
キシブルに選ぶことができるという反面、部品点数の増
加を招き、システムの小型化・低価格化の妨げとなると
いう問題がある。この問題を解決するための発明を本実
施例に述べる。

【００４６】本実施例の基本構成を図１２に示す。図１
２において１２００は集積回路本体を、１２０１は周波
数変換回路を、１２０２と１２０３と１２０４は出力制
御回路を、１２０５と１２０６と１２０７は出力バッフ
ァ回路を、１２０８と１２０９と１２１０と１２２９は
同期回路を、１２１１と１２１２と１２１３はクロック
信号出力端子を、１２１４と１２１５と１２１６は出力
されるクロック信号を、１２１７と１２１８と１２１９
は出力制御信号入力端子を、１２２０と１２２１と１２
２２は出力制御信号を、１２２３と１２２５と１２２６
は周波数変換されたクロック信号を、１２２４は１２２
３のクロック信号によって同期された制御信号を、１２
２７は周波数制御回路を、１２２８は周波数変換され、
制御されたクロック信号を、１２３０は周波数制御信号
入力端子を、１２３１は周波数制御信号を、１２３２は
１２２８のクロック信号によって同期された制御信号を
それぞれ示す。１２１５と１２１６に対する出力制御信
号は省略して記してあるが、１２１４に対するものと同
様である。

【００４７】外付けされた１ないし数個の水晶振動子１
０２は発振回路１０３によって発振され、原クロック信
号１０７が周波数変換回路１２０１に送られる。周波数
変換回路１２０１においてはこの原クロック信号１０７
をもとに、汎用コンピューターシステムに必要とされる
それぞれ異なった周波数を持った複数のクロック信号の
生成を行う。そして各クロック信号に対してそれぞれの
出力および停止を制御するための外部信号端子１２１
７、１２１８、１２１９を備え、これらの制御端子への
制御信号によって各クロック信号の出力および停止を制
御できる構造を備える。また複数の出力クロックのう
ち、周波数の変更が必要なものに対して、周波数制御信
号端子１２３０を備え、周波数制御信号１２３１に応じ
て周波数を制御できる構造を備える。

【００４８】該出力制御および周波数制御は請求項１に
述べたのと同様に、外部からの制御信号１２２０、１２
２１、１２２２を各クロック信号１２２３、１２２５、
１２２６に同期させた信号によって行うことによって、
これらの動作が常に一定の位相で、信号幅を保証して行
われる構造を備える。

【００４９】

【実施例５】実施例４における周波数変換回路としては
各種のものが考えられるが、分周回路とフェイズロック
ドループ回路を組み合わせて使用するのが、精度の点か
らも、ジッタが生じない点からも有用である。

【００５０】フェイズロックドループ（以下ＰＬＬと省
略）は位相比較によって入力周波数の整数倍の信号を発
生させる回路で、代表的なところではメカトロニクスの
回転数制御やテレビのビデオ信号同期などに広く使われ
ている。ＰＬＬの基本原理を図１４に示す。図１４にお
いて１４０１は位相比較回路を、１４０２はループフィ
ルタ回路を、１４０３は電圧制御型発振回路を、１４０
４は分周回路を、φ０は入力信号を、φ１は出力信号
を、φ１／Ｎは帰還信号をそれぞれ示す。出力信号φ１
を分周回路１４０４で分周した帰還信号φ１／Ｎと入力
信号φ０の位相が常に等しくなるようにフィードバック
をかけることで、入力信号φ０の整数Ｎ倍の出力信号φ
１を得ることができる。

【００５１】汎用コンピューターシステムで実際によく
使用される周波数のクロック信号を例に取って、本発明
の周波数変換回路の例を図１３に示す。図１３において
１３０１と１３０２と１３０３と１３０４は分周回路
を、１３０５と１３０６と１３０７はフェイズロックド
ループ回路を、φ０とφ１は原クロック信号を、φ２と
φ３とφ４とφ５とφ６は編集された結果のクロック信
号をそれぞれ示す。

【００５２】図１３に示した例では汎用コンピューター
システムが使用するクロック信号としてＣＰＵ用クロック信号（φ２）２０．００ＭＨｚ外部バス用クロック信号（φ３）１４．３１８１８ＭＨｚシリアル通信用クロック信号（φ４）１．８４３２ＭＨｚ外部記憶装置用クロック信号（φ５）２４．００ＭＨｚ内部時計用クロック信号（φ６）３２．７６８ＫＨｚの５種類を考え、原クロック信号として外部バス用クロ
ック信号の２倍の周波数の２８．６３６３６ＭＨｚと時
計用クロックの周波数の３２．７６８ＫＨｚの２つのク
ロック信号を用いる。周波数変換においては第１３図に
示すように原クロック信号を１／整数分周した入力をＰ
ＬＬ回路に入力することによって、原クロック信号の整
数／整数倍の信号の生成を行う。分周およびＰＬＬの範
囲は大きいほど精度が得やすいが、そのぶん回路の規模
が大きくなってしまう。図１３の例では１００００まで
の整数を基準に考え、その範囲で最も目的値に近い値を
選んだ。

【００５３】表１に各出力周波数の値と目的周波数に対
する誤差の割合を示す。一般に水晶発振回路の精度は温
度安定度も含めて１０ｐｐｍ程度であるので、ここで得
られる出力周波数の誤差は十分許容範囲であることがわ
かる。今回の例で内部時計用クロック信号φ６を他のク
ロック信号とは別の原クロック信号φ１から得ることに
したのは、φ６がもう一つの原クロック信号φ０との周
波数の開きが大きいため、精度を得るためには分周回路
およびＰＬＬ回路の規模が大きくなってしまい、消費電
力も大きくなってしまうと判断したためであり、部品点
数の削減を第一に考えるならば水晶振動子を一つにする
ことも可能である。

【００５４】

【００５５】

【実施例６】実施例５で述べたＰＬＬを用いた周波数変
換回路においては、ＰＬＬ回路はフィードバック系であ
ることから、入力があってから出力が安定するまでに一
般に数ミリ秒の時間を要する。したがって図１５（１）
に示すように周波数変換回路１５０２は発振回路１５０
１と同様に、出力の停止状態でも常にその動作を続けて
いる必要がある。これに対して周波数変換回路をパルス
数の代数的間引き回路もしくは加算回路と分周回路によ
って構成した場合には、ＰＬＬ回路に必要だった安定時
間が必要ないので、図１５（２）に示すように出力停止
時には周波数変換回路１５０５の動作も停止してしまう
ことが可能で、さらなる低消費電力化が期待できる。

【００５６】パルス数の代数的間引き回路の簡単な例を
図１６に示す。図１６において１６０１と１６０２と１
６０３は立ち下がりエッジトリガ動作のデータタイプフ
リップフロップを、１６０４はＮＡＮＤ回路を、１６０
５はＡＮＤ回路を、φ０は入力信号を、φ１とφ２とφ
３とφ４は各部における信号を、φ５は出力信号をそれ
ぞれ示す。図１６に示した回路は図１７のタイミングチ
ャートに示すように、入力信号８パルスに対して、１パ
ルスを間引くもので、結果として出力信号周波数＝入力
信号周波数＊０．８７５の周波数変換ができる。加算回
路の原理もほぼ同様で原クロック信号のパルスとパルス
の間に新たなパルスを挿入することで周波数を上げる。

【００５７】パルス数の代数的間引き回路および加算回
路の問題点は、パルスの間引きおよび加算を行った地点
においてだけＬの期間が変化してしまい、信号のジッタ
を生じる点にある。このため通信用などの用途には不向
きであるが、時計用など短い期間でのジッタが問題にな
らない用途に対しては十分に使用が可能である。

【００５８】

【実施例７】実施例４の集積回路においても実施例３の
場合と同様に、最終段の出力バッファ回路以外、すなわ
ち発振回路と周波数変換回路と同期回路と制御回路は集
積回路に供給されている電源電圧から分圧等の方法で作
成した低電圧で駆動させ、この低レベル電圧部で発振さ
れ、周波数変換され、制御された低電圧レベルの複数の
クロック信号を出力電圧レベルに変換するレベル変換回
路を各信号の出力バッファ回路の直前に設ける構造をと
ることによって、出力停止時の消費電力を非常に低く抑
えることが可能になるとともに、通常動作時の消費電力
も低減できる。

【００５９】

【発明の効果】汎用コンピューターシステムのクロック
信号生成に本発明の集積回路を用いることで、クロック
信号の停止および再出力を瞬時に行なうことが可能で、
該停止および再出力は常に一定の位相でクロック信号幅
を保証して行われるため、数マイクロ秒以下の単位でシ
ステムの停止および再起動を行う頻度の非常に高い省電
力システムを構成することが可能になり、さらにクロッ
ク信号生成自体に要する電力も削減できるので、システ
ムのバッテリー寿命の大幅な延長が可能になる。さらに
クロック生成に要する部品点数も大幅に削減できるの
で、システムの小型・軽量・低価格化が可能になる。

【図面の簡単な説明】

【図１】実施例１のブロック図である。

【図２】実施例１の制御回路の回路図の一例である。

【図３】図２の回路のタイミングチャートである。

【図４】実施例１の制御回路の回路図の一例である。

【図５】図４の回路のタイミングチャートである。

【図６】実施例２のブロック図である。

【図７】実施例２の制御回路の回路図の一例である。

【図８】図７の回路のタイミングチャートである。

【図９】実施例２の制御回路の回路図の一例である。

【図１０】実施例３のブロック図である。

【図１１】レベルシフト回路の回路図の一例である

【図１２】実施例４のブロック図である。

【図１３】実施例５の周波数変換回路のブロック図であ
る。

【図１４】フェイズロックドループのブロック図であ
る。

【図１５】実施例６のブロック図である。

【図１６】パルス数の代数的間引き回路の回路図の一例
である。

【図１７】図１６の回路のタイミングチャートである。

【図１８】水晶発振回路の回路図の一例である。

【符号の説明】

１０１集積回路本体１０２水晶振動子１０３発振回路１０４同期回路１０５出力制御回路１０６出力バッファ回路１０８クロック信号出力端子１１０出力制御信号入力端子６０２周波数制御回路１１０１レベル変換回路１２０１周波数変換回路

Claims

【特許請求の範囲】

【請求項１】水晶振動子を原振とし、これを発振させ
てクロック信号の出力を行うクロック信号生成集積回路
で、通常時はクロック信号の連続出力を行い、クロック
信号の出力および停止を制御するための外部信号端子を
備え、該外部信号端子からの制御信号によってクロック
信号の出力および停止の制御を行い、該制御において外
部信号端子から入力された制御信号を原クロック信号ま
たはこの原クロック信号を分周した信号と同期させ、こ
の原クロック信号に同期された新たな制御信号によって
クロック信号の出力および停止の制御を行うことによ
り、該制御が常に一定の出力クロック信号の位相で行わ
れ、クロック信号幅が保証される構造を備えることを特
徴とする汎用コンピューターシステム用クロック信号生
成集積回路。
【請求項２】請求項１の集積回路において出力クロッ
ク信号の周波数を制御するための外部信号端子を備え、
該外部信号端子からの制御信号によって出力クロック信
号の周波数の制御を行い、該制御は請求項１に示したの
と同様に、制御信号と原クロック信号または原クロック
信号を分周した信号と同期させた新たな制御信号によっ
て行うことで、該制御が常に一定の出力クロック信号の
位相で行われ、クロック信号幅が保証される構造を備え
ることを特徴とする汎用コンピューターシステム用クロ
ック信号生成集積回路。
【請求項３】請求項１の集積回路において回路最終段
の出力バッファ回路以外は集積回路に供給されている電
源電圧から分圧等の方法で作成した低電圧で駆動し、こ
の低電圧部で発振され、制御された低電圧レベルのクロ
ック信号を出力電圧レベルに変換するレベル変換回路を
出力バッファ回路の直前に設け、該出力バッファ回路を
介して出力する構造を備えることを特徴とする汎用コン
ピューターシステム用クロック生成集積回路。
【請求項４】請求項１の集積回路において水晶振動子
を発振させる回路の次の段にこの発振された原クロック
信号から汎用コンピューターシステムに必要な複数の周
波数のクロック信号を生成する回路を備え、ここで生成
された複数のクロック信号はそれぞれ請求項１に示すク
ロック信号の出力と停止を制御するための外部信号端子
を備え、またこれら複数のクロック信号のうち周波数の
制御が必要なものは請求項２に示す出力周波数を制御す
る外部信号端子を備え、これら出力および停止と周波数
の制御は請求項１に示したのと同様に、制御信号を原ク
ロック信号または原クロックを分周した信号と同期させ
て得られる信号によって行うことによって、これらの制
御が常に一定の位相で行われ、クロック信号幅が保証さ
れる構造を備えることを特徴とする汎用コンピューター
システム用クロック信号生成集積回路。
【請求項５】請求項４の集積回路において原クロック
信号から汎用コンピューターシステムに必要な複数の周
波数のクロック信号を生成する回路が、分周回路および
フェイズロックドループ回路から構成されていることを
特徴とする汎用コンピューターシステム用クロック生成
集積回路。
【請求項６】請求項４の集積回路において原クロック
信号から汎用コンピューターシステムに必要な複数の周
波数のクロック信号を生成する回路が、分周回路および
パルス数の代数的間引き回路もしくは加算回路から構成
されていることを特徴とする汎用コンピューターシステ
ム用クロック生成集積回路。
【請求項７】請求項４の集積回路において回路最終段
の出力バッファ回路以外は集積回路に供給されている電
源電圧から分圧等の方法で作成した低電圧で駆動し、こ
の低電圧部で発振され、編集され、制御された低電圧レ
ベルの複数周波数のクロック信号を出力電圧レベルに変
換するレベル変換回路をそれぞれのクロックの出力バッ
ファ回路の直前に設け、それぞれの出力バッファ回路を
介して出力する構造を備えることを特徴とする汎用コン
ピューターシステム用クロック生成集積回路。