JPH08181609A - クロック周波数を瞬時に変える機能を備えたｐｌｌシステム・クロック - Google Patents
クロック周波数を瞬時に変える機能を備えたｐｌｌシステム・クロックInfo
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- JPH08181609A JPH08181609A JP7248248A JP24824895A JPH08181609A JP H08181609 A JPH08181609 A JP H08181609A JP 7248248 A JP7248248 A JP 7248248A JP 24824895 A JP24824895 A JP 24824895A JP H08181609 A JPH08181609 A JP H08181609A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
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Abstract
(57)【要約】
【課題】 本発明は、システム・クロックを活動モード
と低速モードに応じて高周波数と低周波数の間で瞬時移
行を行うことができるようにした。 【解決手段】 本発明ＰＬＬクロック発生器は、従来の
もののように、基準周波数を変化させずに、分周器の除
算数を変えることで周波数を変えている。
と低速モードに応じて高周波数と低周波数の間で瞬時移
行を行うことができるようにした。 【解決手段】 本発明ＰＬＬクロック発生器は、従来の
もののように、基準周波数を変化させずに、分周器の除
算数を変えることで周波数を変えている。
Description
【０００１】
【特許の属する技術分野】本発明はディジタル回路に関
し、具体的には瞬時周波数シフト機能を備えた位相ロッ
クループ（ＰＬＬ）クロック発生器に係わる。
し、具体的には瞬時周波数シフト機能を備えた位相ロッ
クループ（ＰＬＬ）クロック発生器に係わる。
【０００２】
【従来の技術】ディジタル・コンピュータ・システムな
どの従来のディジタル・システムは、システム・クロッ
クを使用していくつかのサブシステムや構成要素を同期
させている。典型的なディジタル・コンピュータ・シス
テムは、中央演算処理装置（ＣＰＵ）、ランダム・アク
セス・メモリ（ＲＡＭ）、およびプリンタやフロッピィ
・ドライブなどの周辺装置を制御する入出力（Ｉ／Ｏ）
制御回路などのサブシステムを備えている。システム・
クロック発生器は一般にＣＰＵの付近に位置し、大域ク
ロック信号またはマスタ・クロック信号を発生し、その
信号から複数の同期システム・クロック信号が得られ
る。これらのシステム・クロック信号は、たとえばＣＰ
ＵやＲＡＭなど各サブシステムに提供される。システム
・クロック発生器は、入出力制御回路を駆動する周辺装
置クロック信号も提供する。
どの従来のディジタル・システムは、システム・クロッ
クを使用していくつかのサブシステムや構成要素を同期
させている。典型的なディジタル・コンピュータ・シス
テムは、中央演算処理装置（ＣＰＵ）、ランダム・アク
セス・メモリ（ＲＡＭ）、およびプリンタやフロッピィ
・ドライブなどの周辺装置を制御する入出力（Ｉ／Ｏ）
制御回路などのサブシステムを備えている。システム・
クロック発生器は一般にＣＰＵの付近に位置し、大域ク
ロック信号またはマスタ・クロック信号を発生し、その
信号から複数の同期システム・クロック信号が得られ
る。これらのシステム・クロック信号は、たとえばＣＰ
ＵやＲＡＭなど各サブシステムに提供される。システム
・クロック発生器は、入出力制御回路を駆動する周辺装
置クロック信号も提供する。
【０００３】（１０メガヘルツを超える）高周波数ＣＰ
Ｕでは、ＰＬＬシステム・クロック発生器を使用するこ
とが好ましい。ディジタル・システムのクロック周波数
が１００メガヘルツ（ＭＨｚ）近くになると、大域シス
テム・クロックからのフィードバックを利用するＰＬＬ
タイプのクロック発生器または同等のものの使用が、信
頼性の高いサブシステム同期を維持するために不可欠と
なる。
Ｕでは、ＰＬＬシステム・クロック発生器を使用するこ
とが好ましい。ディジタル・システムのクロック周波数
が１００メガヘルツ（ＭＨｚ）近くになると、大域シス
テム・クロックからのフィードバックを利用するＰＬＬ
タイプのクロック発生器または同等のものの使用が、信
頼性の高いサブシステム同期を維持するために不可欠と
なる。
【０００４】図１は、従来のＰＬＬクロック発生器１０
０を示すブロック図である。クロック発生器１００は、
位相ロック回路１１０、第１の分周器１２０、および複
数の出力バッファ１３１、１３２、．．．１３９を備え
ている。位相ロック回路１１０は、可変基準クロック信
号ＲＣＬＫを受信する入力ノード１１１、フィードバッ
ク・クロック信号ＦＢＣＬＫを受信する第２の入力ノー
ド１１２、およびＰＬＬクロック信号ＰＬＬＣＬＫを供
給する出力ノード１１５を備えている。位相ロック回路
１１０の出力ノード１１５は、第１の分周器１２０の入
力ノード１２１と結合されている。さらに、第１の分周
器１２０の出力ノード１２５は出力バッファ１３１、１
３２、．．．１３９のそれぞれの入力ノードに大域クロ
ック信号ＧＣＬＫを提供する。
０を示すブロック図である。クロック発生器１００は、
位相ロック回路１１０、第１の分周器１２０、および複
数の出力バッファ１３１、１３２、．．．１３９を備え
ている。位相ロック回路１１０は、可変基準クロック信
号ＲＣＬＫを受信する入力ノード１１１、フィードバッ
ク・クロック信号ＦＢＣＬＫを受信する第２の入力ノー
ド１１２、およびＰＬＬクロック信号ＰＬＬＣＬＫを供
給する出力ノード１１５を備えている。位相ロック回路
１１０の出力ノード１１５は、第１の分周器１２０の入
力ノード１２１と結合されている。さらに、第１の分周
器１２０の出力ノード１２５は出力バッファ１３１、１
３２、．．．１３９のそれぞれの入力ノードに大域クロ
ック信号ＧＣＬＫを提供する。
【０００５】位相ロック回路１１０としては、ＰＬＬに
一般的に使用されているいくつかの従来技術の回路の１
つを用いることができる。クロック発生器１００は、基
準クロック信号ＲＣＬＫおよびＦＢＣＬＫを同じ周波数
と位相に維持することによって動作する。位相ロック回
路１１０はフィードバック・クロック信号ＦＢＣＬＫを
基準クロック信号ＲＣＬＫと比較し、ＰＬＬクロック信
号ＰＬＬＣＬＫを調整して基準クロックＲＣＬＫ信号と
フィードバック・クロック信号ＦＢＣＬＫの間の位相ま
たは周波数あるいはその両方の変差を補正し、それによ
ってＰＬＬクロック信号ＰＬＬＣＬＫと基準クロック信
号ＲＣＬＫとの同期を維持する。
一般的に使用されているいくつかの従来技術の回路の１
つを用いることができる。クロック発生器１００は、基
準クロック信号ＲＣＬＫおよびＦＢＣＬＫを同じ周波数
と位相に維持することによって動作する。位相ロック回
路１１０はフィードバック・クロック信号ＦＢＣＬＫを
基準クロック信号ＲＣＬＫと比較し、ＰＬＬクロック信
号ＰＬＬＣＬＫを調整して基準クロックＲＣＬＫ信号と
フィードバック・クロック信号ＦＢＣＬＫの間の位相ま
たは周波数あるいはその両方の変差を補正し、それによ
ってＰＬＬクロック信号ＰＬＬＣＬＫと基準クロック信
号ＲＣＬＫとの同期を維持する。
【０００６】典型的なコンピュータ・システムの大域ク
ロック信号ＧＣＬＫの周波数はかなり高く、どのような
入出力制御回路でも直接駆動するのに適しているとは限
らない。したがって、周辺装置クロック信号ＰＣＬＫの
周波数は大域クロック信号ＧＣＬＫの周波数よりかなり
低い場合がある。第１の分周器１２０の出力ノード１２
５と位相ロック回路１１０の入力ノード１１２の間に第
２の分周器１４０を挿入することによって、より低い周
波数の周辺装置クロック信号ＰＣＬＫを発生させること
ができる。第２の分周器１４０は、入出力制御回路を駆
動する周辺装置クロック信号ＰＣＬＫを発生し、位相ロ
ック回路１１０にフィードバック・クロック信号ＦＢＣ
ＬＫを提供する。言い換えると、大域クロック信号ＧＣ
ＬＫはコンピュータ・システムの高速サブシステムを駆
動するのに対し、より遅い周辺装置クロック信号ＰＣＬ
Ｋは入出力制御回路を駆動し、フィードバック・クロッ
ク信号ＦＢＣＬＫを与える。
ロック信号ＧＣＬＫの周波数はかなり高く、どのような
入出力制御回路でも直接駆動するのに適しているとは限
らない。したがって、周辺装置クロック信号ＰＣＬＫの
周波数は大域クロック信号ＧＣＬＫの周波数よりかなり
低い場合がある。第１の分周器１２０の出力ノード１２
５と位相ロック回路１１０の入力ノード１１２の間に第
２の分周器１４０を挿入することによって、より低い周
波数の周辺装置クロック信号ＰＣＬＫを発生させること
ができる。第２の分周器１４０は、入出力制御回路を駆
動する周辺装置クロック信号ＰＣＬＫを発生し、位相ロ
ック回路１１０にフィードバック・クロック信号ＦＢＣ
ＬＫを提供する。言い換えると、大域クロック信号ＧＣ
ＬＫはコンピュータ・システムの高速サブシステムを駆
動するのに対し、より遅い周辺装置クロック信号ＰＣＬ
Ｋは入出力制御回路を駆動し、フィードバック・クロッ
ク信号ＦＢＣＬＫを与える。
【０００７】
【発明が解決しようとする課題】高速コンピュータ・シ
ステムの出現に伴って、コンピュータ・システムは、最
高性能を必要としないときには迅速に、好ましくは１ク
ロック・サイクル以内に、大域クロック信号ＧＣＬＫの
周波数を下げること、すなわち低速モードに入ることが
できることがますます重要になっている。コンピュータ
・システムが低速モードのときは、電力消費量が下が
り、発熱量が少なくなる。同様に、再び最高性能が必要
になったら、大域クロック信号ＧＣＬＫが迅速に、好ま
しくは１クロック・サイクル以内に、元の高周波数に戻
れることが重要である。コンピュータ・システムが高速
携帯用システムの場合、携帯用コンピュータ・システム
の搭載バッテリの動作範囲を延ばしたいという希望があ
るために、この電力消費量を最小限にする必要はさらに
重要になる。
ステムの出現に伴って、コンピュータ・システムは、最
高性能を必要としないときには迅速に、好ましくは１ク
ロック・サイクル以内に、大域クロック信号ＧＣＬＫの
周波数を下げること、すなわち低速モードに入ることが
できることがますます重要になっている。コンピュータ
・システムが低速モードのときは、電力消費量が下が
り、発熱量が少なくなる。同様に、再び最高性能が必要
になったら、大域クロック信号ＧＣＬＫが迅速に、好ま
しくは１クロック・サイクル以内に、元の高周波数に戻
れることが重要である。コンピュータ・システムが高速
携帯用システムの場合、携帯用コンピュータ・システム
の搭載バッテリの動作範囲を延ばしたいという希望があ
るために、この電力消費量を最小限にする必要はさらに
重要になる。
【０００８】従来の技術のクロック発生器１００の１つ
の大きな問題は、大域クロック信号ＧＣＬＫを変更する
ためにクロック発生器１００が、上記のように、基準ク
ロック信号ＲＣＬＫの周波数を変更する必要があること
に起因する。基準クロック信号ＲＣＬＫを変更すると、
従来の技術のクロック発生器１００は、基準クロック信
号ＲＣＬＫの新たな周波数に同期し直すには、大域クロ
ック信号ＧＣＬＫ、したがってシステム・クロック信号
ＳＣＬＫ（１）、ＳＣＬＫ（２）、．．．．ＳＣＬＫ
（ｎ）がコンピュータ・システムの各サブシステムが依
存できるほど十分に安定するまでに遅延時間を要するこ
とになる。一般に、クロック信号ＰＣＬＫ、ＳＣＬＫ
（１）、ＳＣＬＫ（２）、．．．ＳＣＬＫ（ｎ）が再度
安定になるには１０００クロック・サイクルを超える遅
延期間が必要である。このような比較的長い移行期間の
間、システム・クロック信号の周波数は定まらず、それ
に依存することができない。したがって、コンピュータ
・システムはクロック信号ＰＣＬＫ、ＳＣＬＫ（１）、
ＳＣＬＫ（２）、．．．ＳＣＬＫ（ｎ）が安定化するま
での間、遊休状態になり、そのような遅延期間の間は有
用な機能を実行することができない。本発明は、異なる
クロック速度に移行するときに出力信号の周波数を瞬時
に変更することができる高速システム・クロック発生器
を提供することを課題としている。
の大きな問題は、大域クロック信号ＧＣＬＫを変更する
ためにクロック発生器１００が、上記のように、基準ク
ロック信号ＲＣＬＫの周波数を変更する必要があること
に起因する。基準クロック信号ＲＣＬＫを変更すると、
従来の技術のクロック発生器１００は、基準クロック信
号ＲＣＬＫの新たな周波数に同期し直すには、大域クロ
ック信号ＧＣＬＫ、したがってシステム・クロック信号
ＳＣＬＫ（１）、ＳＣＬＫ（２）、．．．．ＳＣＬＫ
（ｎ）がコンピュータ・システムの各サブシステムが依
存できるほど十分に安定するまでに遅延時間を要するこ
とになる。一般に、クロック信号ＰＣＬＫ、ＳＣＬＫ
（１）、ＳＣＬＫ（２）、．．．ＳＣＬＫ（ｎ）が再度
安定になるには１０００クロック・サイクルを超える遅
延期間が必要である。このような比較的長い移行期間の
間、システム・クロック信号の周波数は定まらず、それ
に依存することができない。したがって、コンピュータ
・システムはクロック信号ＰＣＬＫ、ＳＣＬＫ（１）、
ＳＣＬＫ（２）、．．．ＳＣＬＫ（ｎ）が安定化するま
での間、遊休状態になり、そのような遅延期間の間は有
用な機能を実行することができない。本発明は、異なる
クロック速度に移行するときに出力信号の周波数を瞬時
に変更することができる高速システム・クロック発生器
を提供することを課題としている。
【０００９】
【課題を解決するための手段】本発明のシステム・クロ
ック発生器は、高速コンピュータ・システムを高速クロ
ック速度と低速クロック速度との間の高速移行を実行さ
せることができ、それによって移行性能を犠牲にするこ
となく電力消費が最小限に押さえられ、発熱量が減少
し、たとえば冷却ファンなどの冷却要件を減らすことが
できる。
ック発生器は、高速コンピュータ・システムを高速クロ
ック速度と低速クロック速度との間の高速移行を実行さ
せることができ、それによって移行性能を犠牲にするこ
となく電力消費が最小限に押さえられ、発熱量が減少
し、たとえば冷却ファンなどの冷却要件を減らすことが
できる。
【００１０】本発明は、高周波数と低周波数の間の瞬時
移行が可能な位相ロックループ（ＰＬＬ）クロック発生
器を提供する。このＰＬＬクロック発生器は、位相ロッ
ク回路、位相ロック回路の出力端に接続された周波数変
換器、および周波数変換器に接続された周波数制御器を
備える。周波数変換器は、位相ロック回路から受け取っ
た第１のクロック信号の周波数を瞬時に変更することが
できる。周波数制御器は、周波数変換器の周波数出力の
制御を行う。周波数制御器は、ＰＬＬクロック発生器を
活動モードから低速モードに移行して動作を遊休状態に
したりその逆の動作を行ったりするために用いられる制
御信号に応答する。１つの実施の形態では、周波数変換
器は大域クロック信号を発生するための第１の分周器と
周辺装置クロック信号を発生するための第２の信号発生
器を備える。制御信号に応答する周波数制御器を使用し
て、第１および第２の分周器の除数を変更し、それによ
ってＰＬＬ回路を活動モードと低速モードの間で瞬時に
移行させる。
移行が可能な位相ロックループ（ＰＬＬ）クロック発生
器を提供する。このＰＬＬクロック発生器は、位相ロッ
ク回路、位相ロック回路の出力端に接続された周波数変
換器、および周波数変換器に接続された周波数制御器を
備える。周波数変換器は、位相ロック回路から受け取っ
た第１のクロック信号の周波数を瞬時に変更することが
できる。周波数制御器は、周波数変換器の周波数出力の
制御を行う。周波数制御器は、ＰＬＬクロック発生器を
活動モードから低速モードに移行して動作を遊休状態に
したりその逆の動作を行ったりするために用いられる制
御信号に応答する。１つの実施の形態では、周波数変換
器は大域クロック信号を発生するための第１の分周器と
周辺装置クロック信号を発生するための第２の信号発生
器を備える。制御信号に応答する周波数制御器を使用し
て、第１および第２の分周器の除数を変更し、それによ
ってＰＬＬ回路を活動モードと低速モードの間で瞬時に
移行させる。
【００１１】平常動作時、すなわち活動モード時には、
位相ロック回路は基準クロック信号およびフィードバッ
ク・クロック信号に応答して第１のクロック信号を発生
する。第１の分周器は第１のクロック信号を受け取り、
第１のクロック信号を割ることによって大域クロック信
号を発生する。次に、第２の分周器が大域クロック信号
を受け取り、大域クロック信号を割ることによってフィ
ードバック・クロック信号と周辺装置クロック信号を発
生する。前述のように、第１と第２の両方の分周器は、
周波数制御器の制御下でそれぞれの除算を行う。すなわ
ち、それぞれの除数は周波数制御器によって決まる。
位相ロック回路は基準クロック信号およびフィードバッ
ク・クロック信号に応答して第１のクロック信号を発生
する。第１の分周器は第１のクロック信号を受け取り、
第１のクロック信号を割ることによって大域クロック信
号を発生する。次に、第２の分周器が大域クロック信号
を受け取り、大域クロック信号を割ることによってフィ
ードバック・クロック信号と周辺装置クロック信号を発
生する。前述のように、第１と第２の両方の分周器は、
周波数制御器の制御下でそれぞれの除算を行う。すなわ
ち、それぞれの除数は周波数制御器によって決まる。
【００１２】本発明の１つの態様に従うと、第１および
第２の分周器のそれぞれの除数は同時に変更され、それ
によって大域クロック信号の周波数を変更すると同時
に、その間フィードバック・クロック信号を一定の周波
数に維持する。その結果、位相ロック回路の入力信号で
ある基準信号とフィードバック・クロック信号は周波数
の突然の変更を被らない。すなわち、位相ロック回路
は、従来の技術の基準クロック信号やフィードバック・
クロック信号の変更に通常伴う、突然の入力周波数変更
を被らない。
第２の分周器のそれぞれの除数は同時に変更され、それ
によって大域クロック信号の周波数を変更すると同時
に、その間フィードバック・クロック信号を一定の周波
数に維持する。その結果、位相ロック回路の入力信号で
ある基準信号とフィードバック・クロック信号は周波数
の突然の変更を被らない。すなわち、位相ロック回路
は、従来の技術の基準クロック信号やフィードバック・
クロック信号の変更に通常伴う、突然の入力周波数変更
を被らない。
【００１３】本発明のＰＬＬクロック発生器をホスト・
コンピュータ・システムに組み込むと、従来の技術より
優れたいくつかの利点がある。ホスト・コンピュータ・
システムが低速モードから活動モードへの移行を瞬時に
完了することができるようにすることによって、位相ロ
ック回路が発生させる第１のクロック信号が安定するの
を待つのに費やされる遅延時間がなくなる。その結果、
ホスト・コンピュータ・システムは、性能や機能を犠牲
にすることなく電力を節約することができ、発熱を最小
限に抑えることができる。本発明のこの態様により、ホ
スト・コンピュータ・システムの信頼性が向上し、電力
消費が低減される。携帯用ホスト・コンピュータ・シス
テムでは、この態様によってバッテリ寿命が延び、動作
範囲が拡大される。
コンピュータ・システムに組み込むと、従来の技術より
優れたいくつかの利点がある。ホスト・コンピュータ・
システムが低速モードから活動モードへの移行を瞬時に
完了することができるようにすることによって、位相ロ
ック回路が発生させる第１のクロック信号が安定するの
を待つのに費やされる遅延時間がなくなる。その結果、
ホスト・コンピュータ・システムは、性能や機能を犠牲
にすることなく電力を節約することができ、発熱を最小
限に抑えることができる。本発明のこの態様により、ホ
スト・コンピュータ・システムの信頼性が向上し、電力
消費が低減される。携帯用ホスト・コンピュータ・シス
テムでは、この態様によってバッテリ寿命が延び、動作
範囲が拡大される。
【００１４】
【発明の実施の形態】図２は、本発明に従ったホスト・
コンピュータ用位相ロックループ（ＰＬＬ）クロック発
生器２００の１つの実施の形態を示すブロック図であ
る。クロック発生器２００は、位相ロック回路２１０、
周波数変換器２００ａ、複数の出力バッファ２３１、２
３２、．．．２３９、および周波数制御器２５０を備え
ている。この実施の形態では、周波数変換器２００ａ
は、第１の分周器２２０と第２の分周器２４０を備え、
周波数制御器２５０はフリップフロップを備えている。
位相ロック回路２１０は、外部基準信号ＲＣＬＫを受信
する入力ノード２１１、フィードバック・クロック信号
ＦＢＣＬＫを受信する第２の入力ノード２１２、および
ＰＬＬクロック信号ＰＬＬＣＬＫを出力する出力ノード
２１５を備えている。位相ロック回路２１０の出力ノー
ド２１５は、第１の分周器２２０の入力ノード２２１に
結合されている。第１の分周器２２０の出力ノード２２
５は、複数の出力バッファ２３１、２３２、．．．２３
９に結合されている。これらの出力バッファはそれぞれ
システム・クロック信号ＳＣＬＫ（１）、ＳＣＬＫ
（２）、．．．ＳＣＬＫ（ｎ）を発生する。第１の分周
器２２０の出力ノード２２５は、第２の分周器２４０の
入力ノード２４１にも結合されている。第２の分周器２
４０は、出力ノード２４５で周辺装置クロック信号ＰＣ
ＬＫを出力し、その信号が位相ロック回路２１０のフィ
ードバック・ノード２１２にフィードバック・クロック
信号ＦＢＣＬＫとして与えられる。周波数制御器２５０
の入力クロック・ノード２５２にも第１の周辺装置クロ
ック信号ＰＣＬＫ（１）が与えられる。周波数制御器２
５０の入力制御ノード２５１には制御信号ＣＴＬが供給
される。周波数制御器２５０の出力ノード２５５は、そ
れぞれ分周器２２０、２４０の制御ノード２２４、２４
４に結合されている。
コンピュータ用位相ロックループ（ＰＬＬ）クロック発
生器２００の１つの実施の形態を示すブロック図であ
る。クロック発生器２００は、位相ロック回路２１０、
周波数変換器２００ａ、複数の出力バッファ２３１、２
３２、．．．２３９、および周波数制御器２５０を備え
ている。この実施の形態では、周波数変換器２００ａ
は、第１の分周器２２０と第２の分周器２４０を備え、
周波数制御器２５０はフリップフロップを備えている。
位相ロック回路２１０は、外部基準信号ＲＣＬＫを受信
する入力ノード２１１、フィードバック・クロック信号
ＦＢＣＬＫを受信する第２の入力ノード２１２、および
ＰＬＬクロック信号ＰＬＬＣＬＫを出力する出力ノード
２１５を備えている。位相ロック回路２１０の出力ノー
ド２１５は、第１の分周器２２０の入力ノード２２１に
結合されている。第１の分周器２２０の出力ノード２２
５は、複数の出力バッファ２３１、２３２、．．．２３
９に結合されている。これらの出力バッファはそれぞれ
システム・クロック信号ＳＣＬＫ（１）、ＳＣＬＫ
（２）、．．．ＳＣＬＫ（ｎ）を発生する。第１の分周
器２２０の出力ノード２２５は、第２の分周器２４０の
入力ノード２４１にも結合されている。第２の分周器２
４０は、出力ノード２４５で周辺装置クロック信号ＰＣ
ＬＫを出力し、その信号が位相ロック回路２１０のフィ
ードバック・ノード２１２にフィードバック・クロック
信号ＦＢＣＬＫとして与えられる。周波数制御器２５０
の入力クロック・ノード２５２にも第１の周辺装置クロ
ック信号ＰＣＬＫ（１）が与えられる。周波数制御器２
５０の入力制御ノード２５１には制御信号ＣＴＬが供給
される。周波数制御器２５０の出力ノード２５５は、そ
れぞれ分周器２２０、２４０の制御ノード２２４、２４
４に結合されている。
【００１５】位相ロック回路２１０に与えられる基準ク
ロック信号ＲＣＬＫは、水晶発振器など、当業者に周知
のいくつかの回路によって発生させることができる。本
発明の１つの態様に従うと、基準クロック信号ＲＣＬＫ
は、安定した一定の周波数を維持する。言い換えると、
クロック発生器２００はシステム・クロック信号ＳＣＬ
Ｋ（１）、ＳＣＬＫ（２）、．．．ＳＣＬＫ（ｎ）の周
波数を変更するために基準クロック信号ＲＣＬＫの周波
数を変更する必要がない。
ロック信号ＲＣＬＫは、水晶発振器など、当業者に周知
のいくつかの回路によって発生させることができる。本
発明の１つの態様に従うと、基準クロック信号ＲＣＬＫ
は、安定した一定の周波数を維持する。言い換えると、
クロック発生器２００はシステム・クロック信号ＳＣＬ
Ｋ（１）、ＳＣＬＫ（２）、．．．ＳＣＬＫ（ｎ）の周
波数を変更するために基準クロック信号ＲＣＬＫの周波
数を変更する必要がない。
【００１６】位相ロック回路２１０としては、ＰＬＬに
一般的に用いられるいくつかの周知の回路の１つを使用
することができる。位相ロック回路２１０の主な機能
は、基準クロック信号ＲＣＬＫをフィードバック・クロ
ック信号ＦＢＣＬＫと同期させることである。フィード
バック・クロック信号ＦＢＣＬＫは、位相ロック回路２
１０と周波数変換器２００ａによって形成されるフィー
ドバック制御ループによって生成される。位相ロック回
路２１０は、フィードバック・クロック信号ＦＢＣＬＫ
を基準クロック信号ＲＣＬＫと比較し、出力ノード２１
５で生成されたＰＬＬクロック信号ＰＬＬＣＬＫに適切
な調整を加えて、基準クロックＲＣＬＫ信号と大域クロ
ック信号ＧＣＬＫから得られるフィードバック・クロッ
ク信号ＦＢＣＬＫとの間の位相または周波数の検出可能
な変差を補正することによって同期を実現する。
一般的に用いられるいくつかの周知の回路の１つを使用
することができる。位相ロック回路２１０の主な機能
は、基準クロック信号ＲＣＬＫをフィードバック・クロ
ック信号ＦＢＣＬＫと同期させることである。フィード
バック・クロック信号ＦＢＣＬＫは、位相ロック回路２
１０と周波数変換器２００ａによって形成されるフィー
ドバック制御ループによって生成される。位相ロック回
路２１０は、フィードバック・クロック信号ＦＢＣＬＫ
を基準クロック信号ＲＣＬＫと比較し、出力ノード２１
５で生成されたＰＬＬクロック信号ＰＬＬＣＬＫに適切
な調整を加えて、基準クロックＲＣＬＫ信号と大域クロ
ック信号ＧＣＬＫから得られるフィードバック・クロッ
ク信号ＦＢＣＬＫとの間の位相または周波数の検出可能
な変差を補正することによって同期を実現する。
【００１７】位相ロック回路２１０は、調整可能除数値
ｇを有する第１の分周器２２０にＰＬＬクロック信号を
提供する。次に、第１の分周器２２０は出力ノード２２
５を介して複数のバッファ２３１、２３２、．．．２３
９のそれぞれの入力ノードに大域クロック信号ＧＣＬＫ
を供給する。これらのバッファはそれぞれシステム・ク
ロック信号ＳＣＬＫ（１），ＳＣＬＫ（２）、．．．Ｓ
ＣＬＫ（ｎ）を出力する。第１の分周器２２０からの出
力信号は、調整可能除数値ｐを有する第２の分周器２４
０の入力ノード２４１にも与えられる。第２の分周器３
４０は、出力ノード２４５で、入出力制御回路を駆動す
るための、一般には大域クロック信号ＧＣＬＫよりも低
い周波数の第１の周辺装置クロック信号ＰＣＬＫ（１）
を生成する。この実施の形態では、周辺装置クロック信
号ＰＣＬＫ（１）は位相ロック回路２１０の入力ノード
２１２にフィードバック・クロック信号ＦＢＣＬＫも与
え、それによってクロック発生器２００のフィードバッ
ク制御ループが完成する。
ｇを有する第１の分周器２２０にＰＬＬクロック信号を
提供する。次に、第１の分周器２２０は出力ノード２２
５を介して複数のバッファ２３１、２３２、．．．２３
９のそれぞれの入力ノードに大域クロック信号ＧＣＬＫ
を供給する。これらのバッファはそれぞれシステム・ク
ロック信号ＳＣＬＫ（１），ＳＣＬＫ（２）、．．．Ｓ
ＣＬＫ（ｎ）を出力する。第１の分周器２２０からの出
力信号は、調整可能除数値ｐを有する第２の分周器２４
０の入力ノード２４１にも与えられる。第２の分周器３
４０は、出力ノード２４５で、入出力制御回路を駆動す
るための、一般には大域クロック信号ＧＣＬＫよりも低
い周波数の第１の周辺装置クロック信号ＰＣＬＫ（１）
を生成する。この実施の形態では、周辺装置クロック信
号ＰＣＬＫ（１）は位相ロック回路２１０の入力ノード
２１２にフィードバック・クロック信号ＦＢＣＬＫも与
え、それによってクロック発生器２００のフィードバッ
ク制御ループが完成する。
【００１８】この実施の形態では、基準クロック信号Ｒ
ＣＬＫとフィードバック・クロック信号ＦＢＣＬＫが同
じ周波数と位相に維持される。しかし、本発明の原理に
従うと、基準クロック信号ＲＣＬＫとフィードバック・
クロック信号ＦＢＣＬＫは、同期するだけでよく、必ず
しも同じである必要はない。たとえば、クロック信号Ｒ
ＣＬＫとＦＢＣＬＫの両方が同期していれば、基準クロ
ック信号ＲＣＬＫの周波数はフィードバック・クロック
信号ＦＢＣＬＫの倍数であることも可能である。クロッ
ク信号ＦＢＣＬＫとＲＣＬＫの間の補正は、位相ロック
回路２１０によって行われる。
ＣＬＫとフィードバック・クロック信号ＦＢＣＬＫが同
じ周波数と位相に維持される。しかし、本発明の原理に
従うと、基準クロック信号ＲＣＬＫとフィードバック・
クロック信号ＦＢＣＬＫは、同期するだけでよく、必ず
しも同じである必要はない。たとえば、クロック信号Ｒ
ＣＬＫとＦＢＣＬＫの両方が同期していれば、基準クロ
ック信号ＲＣＬＫの周波数はフィードバック・クロック
信号ＦＢＣＬＫの倍数であることも可能である。クロッ
ク信号ＦＢＣＬＫとＲＣＬＫの間の補正は、位相ロック
回路２１０によって行われる。
【００１９】ＰＬＬクロック信号ＰＬＬＣＬＫと、した
がってフィードバック・クロック信号ＦＢＣＬＫがそれ
ぞれの一定の周波数に維持される一方、大域クロック信
号ＧＣＬＫは高周波数と低周波数の間で切り替わる。除
数ｇとｐの数値は互いに依存し合う。しかし、大域クロ
ック信号ＧＣＬＫの所望の高周波数と低周波の各特定の
対について、該当する依存除数値の対が２つあるという
点で、除数ｇとｐは定数値ではない。数値の例は以下の
説明で示す。
がってフィードバック・クロック信号ＦＢＣＬＫがそれ
ぞれの一定の周波数に維持される一方、大域クロック信
号ＧＣＬＫは高周波数と低周波数の間で切り替わる。除
数ｇとｐの数値は互いに依存し合う。しかし、大域クロ
ック信号ＧＣＬＫの所望の高周波数と低周波の各特定の
対について、該当する依存除数値の対が２つあるという
点で、除数ｇとｐは定数値ではない。数値の例は以下の
説明で示す。
【００２０】さらに、分周器２２０および２４０のそれ
ぞれの除数は、１より大きい数値、１、および１未満の
数値を含むことが可能である。当業者には周知である
が、分周器の除数が１より大きい場合、たとえば分周器
２２０や２４０などの分周器によって生成される出力周
波数は入力周波数よりも低くなる。逆に、分周器の除数
が１未満の場合、分周器によって生成される出力周波数
は入力周波数より大きくなり、分周器は周波数逓倍器と
して機能する。
ぞれの除数は、１より大きい数値、１、および１未満の
数値を含むことが可能である。当業者には周知である
が、分周器の除数が１より大きい場合、たとえば分周器
２２０や２４０などの分周器によって生成される出力周
波数は入力周波数よりも低くなる。逆に、分周器の除数
が１未満の場合、分周器によって生成される出力周波数
は入力周波数より大きくなり、分周器は周波数逓倍器と
して機能する。
【００２１】前述のように、周辺装置クロック信号ＰＣ
ＬＫ（１）は周波数制御器２５０にフィードバック・ク
ロック信号ＦＢＣＬＫを与える。さらに、周波数制御器
２５０の入力ノード２５１は制御信号ＣＴＬと結合され
ている。ホスト・コンピュータ・システムに電源を入れ
たりハード・リセットを行ったりすると、クロック発生
器２００もリセットされる。周波数制御器２５０はクロ
ック発生器２００のモード、すなわち活動（高周波数）
モードか休眠（低周波数）モードかを制御するので、制
御信号ＣＴＬは論理的に次のような条件によって決ま
る。すなわち、（ｉ）システム・リセット（ＲＥＳＥ
Ｔ）、（ｉｉ）ＣＰＵが使用中でない（ＣＰＵ＿ＮＯＴ
＿ＢＵＳＹ）、および（ｉｉｉ）システム・バスが無効
（ＢＵＳ ＮＯＴ＿ＶＡＬＩＤ）という条件である。以
下に、適合する論理式を示す。ＣＴＬ＝ＲＥＳＥＴ＋Ｃ
ＰＵ＿ＮＯＴ＿ＢＵＳＹ ＆ ＢＵＳ＿ＮＯＴ＿ＶＡＬＩ
Ｄ
ＬＫ（１）は周波数制御器２５０にフィードバック・ク
ロック信号ＦＢＣＬＫを与える。さらに、周波数制御器
２５０の入力ノード２５１は制御信号ＣＴＬと結合され
ている。ホスト・コンピュータ・システムに電源を入れ
たりハード・リセットを行ったりすると、クロック発生
器２００もリセットされる。周波数制御器２５０はクロ
ック発生器２００のモード、すなわち活動（高周波数）
モードか休眠（低周波数）モードかを制御するので、制
御信号ＣＴＬは論理的に次のような条件によって決ま
る。すなわち、（ｉ）システム・リセット（ＲＥＳＥ
Ｔ）、（ｉｉ）ＣＰＵが使用中でない（ＣＰＵ＿ＮＯＴ
＿ＢＵＳＹ）、および（ｉｉｉ）システム・バスが無効
（ＢＵＳ ＮＯＴ＿ＶＡＬＩＤ）という条件である。以
下に、適合する論理式を示す。ＣＴＬ＝ＲＥＳＥＴ＋Ｃ
ＰＵ＿ＮＯＴ＿ＢＵＳＹ ＆ ＢＵＳ＿ＮＯＴ＿ＶＡＬＩ
Ｄ
【００２２】１つの実施の形態では、コンピュータ・シ
ステムが活動モードのとき、外部制御信号ＣＴＬはＬＯ
Ｗと表明され、周波数制御器２５０は活動モードに対応
する第１の状態をとる。この例では、基準クロック信号
は定周波数４０ＭＨｚである。位相ロック回路２１０は
１６０ＭＨｚのＰＬＬ周波数を発生する。第１の分周器
２２０の除数ｇは２に設定されている。第１の分周器は
入力ノード２２１でＰＬＬクロック信号ＰＬＬＣＬＫを
受け取り、バッファ２３１、２３２、．．．２３９を駆
動する８０ＭＨｚの大域クロック信号ＧＣＬＫを生成す
る。第２の分周器２４０の除数ｐは２に設定されてお
り、第２の分周器２４０の入力ノード２４１でクロック
信号ＧＣＬＫの８０ＭＨｚの周波数をさらに低下させて
４０ＭＨｚの周辺装置クロック信号ＰＣＬＫ（１）を生
成する。その結果、大域クロック信号ＧＣＬＫと周辺装
置クロック信号ＰＣＬＫ（１）の周波数はそれぞれ８０
ＭＨｚと４０ＭＨｚになる。フィードバック・クロック
信号ＦＢＣＬＫは、周辺装置クロック信号ＰＣＬＫ
（１）から直接得られ、したがって４０ＭＨｚになる。
ステムが活動モードのとき、外部制御信号ＣＴＬはＬＯ
Ｗと表明され、周波数制御器２５０は活動モードに対応
する第１の状態をとる。この例では、基準クロック信号
は定周波数４０ＭＨｚである。位相ロック回路２１０は
１６０ＭＨｚのＰＬＬ周波数を発生する。第１の分周器
２２０の除数ｇは２に設定されている。第１の分周器は
入力ノード２２１でＰＬＬクロック信号ＰＬＬＣＬＫを
受け取り、バッファ２３１、２３２、．．．２３９を駆
動する８０ＭＨｚの大域クロック信号ＧＣＬＫを生成す
る。第２の分周器２４０の除数ｐは２に設定されてお
り、第２の分周器２４０の入力ノード２４１でクロック
信号ＧＣＬＫの８０ＭＨｚの周波数をさらに低下させて
４０ＭＨｚの周辺装置クロック信号ＰＣＬＫ（１）を生
成する。その結果、大域クロック信号ＧＣＬＫと周辺装
置クロック信号ＰＣＬＫ（１）の周波数はそれぞれ８０
ＭＨｚと４０ＭＨｚになる。フィードバック・クロック
信号ＦＢＣＬＫは、周辺装置クロック信号ＰＣＬＫ
（１）から直接得られ、したがって４０ＭＨｚになる。
【００２３】これに対して、コンピュータ・システムが
低速モードのときは、電力を節約し発熱量を減らすため
に低いシステム・クロック周波数が望ましい。制御信号
ＣＴＬはＨＩＧＨと表明され、周波数制御器２５０は低
速モードに対応する第２の状態をとる。次に、第１およ
び第２の分周器２２０、２４０が除数をそれぞれ４およ
び１に変更する。第１の分周器２２０は入力ノード２２
１で１６０ＭＨｚのＰＬＬクロック信号ＰＬＬＣＬＫを
受け取り、周波数４０ＭＨｚの大域クロック信号ＧＣＬ
Ｋを生成し、それが出力バッファ２３１、２３
２、．．．２３９に提供される。第２の分周器２４０は
今度はヌル分周器で、出力ノード２４５で単に周波数４
０ＭＨｚの周辺装置クロック信号ＰＣＬＫ（１）を生成
するにすぎない。この例では、どちらのモードでも周辺
装置クロック信号ＰＣＬＫ（１）とフィードバック・ク
ロック信号ＦＢＬＫは両方とも定周波数すなわち４０Ｍ
Ｈｚのままであることに留意されたい。
低速モードのときは、電力を節約し発熱量を減らすため
に低いシステム・クロック周波数が望ましい。制御信号
ＣＴＬはＨＩＧＨと表明され、周波数制御器２５０は低
速モードに対応する第２の状態をとる。次に、第１およ
び第２の分周器２２０、２４０が除数をそれぞれ４およ
び１に変更する。第１の分周器２２０は入力ノード２２
１で１６０ＭＨｚのＰＬＬクロック信号ＰＬＬＣＬＫを
受け取り、周波数４０ＭＨｚの大域クロック信号ＧＣＬ
Ｋを生成し、それが出力バッファ２３１、２３
２、．．．２３９に提供される。第２の分周器２４０は
今度はヌル分周器で、出力ノード２４５で単に周波数４
０ＭＨｚの周辺装置クロック信号ＰＣＬＫ（１）を生成
するにすぎない。この例では、どちらのモードでも周辺
装置クロック信号ＰＣＬＫ（１）とフィードバック・ク
ロック信号ＦＢＬＫは両方とも定周波数すなわち４０Ｍ
Ｈｚのままであることに留意されたい。
【００２４】様々なクロック信号ＲＣＬＫ、ＧＣＬＫ、
ＰＣＬＫ（１）、ＦＢＣＬＫの周波数と分周器２２０、
２４０のそれぞれの除数に数値を割り当ててクロック発
生器２００の動作を例示したが、当業者は本発明の原理
を他の数値の組にも適用することができる。さらに、説
明したクロック発生器の２００の実施の形態には、本発
明の精神から逸脱することなく変更を加えることができ
る。
ＰＣＬＫ（１）、ＦＢＣＬＫの周波数と分周器２２０、
２４０のそれぞれの除数に数値を割り当ててクロック発
生器２００の動作を例示したが、当業者は本発明の原理
を他の数値の組にも適用することができる。さらに、説
明したクロック発生器の２００の実施の形態には、本発
明の精神から逸脱することなく変更を加えることができ
る。
【００２５】前述のように、位相ロック回路２１０の入
力ノード２１１、２１２でクロック信号の周波数はモー
ドに関係なく、コンピュータ・システムの活動モードと
低速モードの間で発生する重大な移行期間も含めて、一
定レベルに保たれる。周波数制御器２５０の制御の下に
分周器２２０、２４０がそれぞれの除数を同時に切り換
えると、大域クロック信号ＧＣＬＫはフィードバック・
クロック信号ＦＢＣＬＫの周波数に変化を起こすことな
く、高速周波数と低速周波数の間で切り替わる。したが
って、基準クロック信号ＲＣＬＫの周波数の変更は不要
である。その結果、位相ロック回路２１０は、大域クロ
ック信号ＧＣＬＫが十分に信頼できる程度に安定するま
での遅延期間を必要とするような周波数の突然の変化を
絶えず被らずに済むようになる。
力ノード２１１、２１２でクロック信号の周波数はモー
ドに関係なく、コンピュータ・システムの活動モードと
低速モードの間で発生する重大な移行期間も含めて、一
定レベルに保たれる。周波数制御器２５０の制御の下に
分周器２２０、２４０がそれぞれの除数を同時に切り換
えると、大域クロック信号ＧＣＬＫはフィードバック・
クロック信号ＦＢＣＬＫの周波数に変化を起こすことな
く、高速周波数と低速周波数の間で切り替わる。したが
って、基準クロック信号ＲＣＬＫの周波数の変更は不要
である。その結果、位相ロック回路２１０は、大域クロ
ック信号ＧＣＬＫが十分に信頼できる程度に安定するま
での遅延期間を必要とするような周波数の突然の変化を
絶えず被らずに済むようになる。
【００２６】クロック信号ＲＣＬＫおよびＦＢＣＬＫの
定周波数によってクロック発生器２００に与えられる本
質的な途切れのない安定性によって、コンピュータ・シ
ステムは活動モードと低速モードの間で迅速に（基準ク
ロック信号ＲＣＬＫの半サイクル以内で）切り替わるの
で有利である。したがって、本発明のクロック発生器２
００は、クロック発生器１００のような従来のＰＬＬ発
生器の安定化期間に通常伴う遅延時間の不利なしに動作
する。
定周波数によってクロック発生器２００に与えられる本
質的な途切れのない安定性によって、コンピュータ・シ
ステムは活動モードと低速モードの間で迅速に（基準ク
ロック信号ＲＣＬＫの半サイクル以内で）切り替わるの
で有利である。したがって、本発明のクロック発生器２
００は、クロック発生器１００のような従来のＰＬＬ発
生器の安定化期間に通常伴う遅延時間の不利なしに動作
する。
【００２７】図３は、本発明の１つの実施の形態に従っ
たクロック発生器２００の分周器２４０を示す論理図で
ある。分周器２４０は、除算制御回路３０５とデュアル
・エッジ・フリップフロップ３００ａを備えている。除
算制御回路３０５はフリップフロップ３００ａに制御信
号ＮＥＸＴＣＬＫとクロック信号ＧＣＬＫを与える。次
にフリップフロップ３００ａは第１の周辺装置クロック
信号ＰＣＬＫ（１）を生成する。クロック生成器２００
の周辺に配置して除算制御回路３０５に結合した追加の
デュアル・エッジ・フリップフロップ３００ｂ、３００
ｃ、．．．３００ｍを組み込むだけで、追加の周辺装置
クロック信号ＰＣＬＫ（２）、ＰＣＬＫ（３）、．．．
ＰＣＬＫ（ｍ）も出力できることに留意されたい。
たクロック発生器２００の分周器２４０を示す論理図で
ある。分周器２４０は、除算制御回路３０５とデュアル
・エッジ・フリップフロップ３００ａを備えている。除
算制御回路３０５はフリップフロップ３００ａに制御信
号ＮＥＸＴＣＬＫとクロック信号ＧＣＬＫを与える。次
にフリップフロップ３００ａは第１の周辺装置クロック
信号ＰＣＬＫ（１）を生成する。クロック生成器２００
の周辺に配置して除算制御回路３０５に結合した追加の
デュアル・エッジ・フリップフロップ３００ｂ、３００
ｃ、．．．３００ｍを組み込むだけで、追加の周辺装置
クロック信号ＰＣＬＫ（２）、ＰＣＬＫ（３）、．．．
ＰＣＬＫ（ｍ）も出力できることに留意されたい。
【００２８】図３Ｂは、２つのフリップフロップ（Ｆ／
Ｆ）３１０、３２０、インバータ３３０、およびマルチ
プレクサ３４０を備えたデュアル・エッジ・フリップフ
ロップ３００ａのブロック図である。Ｆ／Ｆ３１０、３
２０のＤ入力信号が制御信号ＮＥＸＴＣＬＫと結合され
ている。Ｆ／Ｆ３１０のＣＬＫ入力信号が大域クロック
信号ＧＣＬＫに結合され、Ｆ／Ｆ３２０のＣＬＫ入力信
号が、インバータ３３０の出力ノードで提供される相補
大域信号ＧＣＬＫ（上バー）に結合される。さらに、Ｆ
／Ｆ３１０、３２０の出力ノードがマルチプレクサ（Ｍ
ＵＸ）３４０の入力端と結合されている。
Ｆ）３１０、３２０、インバータ３３０、およびマルチ
プレクサ３４０を備えたデュアル・エッジ・フリップフ
ロップ３００ａのブロック図である。Ｆ／Ｆ３１０、３
２０のＤ入力信号が制御信号ＮＥＸＴＣＬＫと結合され
ている。Ｆ／Ｆ３１０のＣＬＫ入力信号が大域クロック
信号ＧＣＬＫに結合され、Ｆ／Ｆ３２０のＣＬＫ入力信
号が、インバータ３３０の出力ノードで提供される相補
大域信号ＧＣＬＫ（上バー）に結合される。さらに、Ｆ
／Ｆ３１０、３２０の出力ノードがマルチプレクサ（Ｍ
ＵＸ）３４０の入力端と結合されている。
【００２９】当業者には明らかなように、図３Ａおよび
３Ｂで図示されている分周器２４０の実施の形態は、単
に例示にすぎない。分周器２４０には、本発明から逸脱
することなく多くの変更や修正を加えることができる。
たとえば、分周器２２０および２４０の状態を決定する
ために用いられる制御信号ＣＴＬを発生する回路は、ク
ロック発生器２００の外部（遠隔）と内部のどちらにあ
ってもよい。
３Ｂで図示されている分周器２４０の実施の形態は、単
に例示にすぎない。分周器２４０には、本発明から逸脱
することなく多くの変更や修正を加えることができる。
たとえば、分周器２２０および２４０の状態を決定する
ために用いられる制御信号ＣＴＬを発生する回路は、ク
ロック発生器２００の外部（遠隔）と内部のどちらにあ
ってもよい。
【００３０】クロック信号ＧＣＬＫとＧＣＬＫ（上バ
ー）は、出力クロック信号ＰＣＬＫ（１）の相反する位
相を制御する。高周波数では特に、様々なサブシステム
間で適切な相互作用が確実に行われるようにするのに、
コンピュータ・システムの様々なクロック信号の同期化
が必要である。クロック発生器２００の分周器２２０は
図３、４の同じ論理回路を使用して実現することもでき
ることに留意されたい。
ー）は、出力クロック信号ＰＣＬＫ（１）の相反する位
相を制御する。高周波数では特に、様々なサブシステム
間で適切な相互作用が確実に行われるようにするのに、
コンピュータ・システムの様々なクロック信号の同期化
が必要である。クロック発生器２００の分周器２２０は
図３、４の同じ論理回路を使用して実現することもでき
ることに留意されたい。
【００３１】図５のタイミング図を参照すると、クロッ
ク発生器２００が活動モードと低速モードの間で切り替
わるときの様々なクロック信号が図示されている。この
実施の形態では、基準クロック信号ＲＣＬＫとフィード
バック・クロック信号ＦＢＣＬＫは同じ周波数に維持さ
れ、大域クロック信号ＧＣＬＫはクロック発生器３００
の活動モードと低速モードに応じて所定の高周波数と所
定の低周波数の間で切り替わる。たとえば、クロック発
生器２００は時間（ｔ）が０．０４マイクロ秒に達しな
いとき及びｔが０．０８マイクロ秒を超えたときには低
周波数（低速モード）である。それに対して、（ｔ）が
０．０４マイクロ秒と０．０８マイクロ秒の間のときに
は、クロック発生器２００は高周波数（活動モード）で
ある。基準クロック信号ＲＣＬＫとフィードバック・ク
ロック信号ＦＢＣＬＫは、モードに関係なく一定の周波
数の４０メガヘルツ（ＭＨｚ）に保たれる。さらに、位
相ロック回路２１０は１６０ＭＨｚの一定のＰＬＬクロ
ック周波数を発生する。
ク発生器２００が活動モードと低速モードの間で切り替
わるときの様々なクロック信号が図示されている。この
実施の形態では、基準クロック信号ＲＣＬＫとフィード
バック・クロック信号ＦＢＣＬＫは同じ周波数に維持さ
れ、大域クロック信号ＧＣＬＫはクロック発生器３００
の活動モードと低速モードに応じて所定の高周波数と所
定の低周波数の間で切り替わる。たとえば、クロック発
生器２００は時間（ｔ）が０．０４マイクロ秒に達しな
いとき及びｔが０．０８マイクロ秒を超えたときには低
周波数（低速モード）である。それに対して、（ｔ）が
０．０４マイクロ秒と０．０８マイクロ秒の間のときに
は、クロック発生器２００は高周波数（活動モード）で
ある。基準クロック信号ＲＣＬＫとフィードバック・ク
ロック信号ＦＢＣＬＫは、モードに関係なく一定の周波
数の４０メガヘルツ（ＭＨｚ）に保たれる。さらに、位
相ロック回路２１０は１６０ＭＨｚの一定のＰＬＬクロ
ック周波数を発生する。
【００３２】たとえば時間（ｔ）が０．０４マイクロ秒
のとき制御信号ＣＴＬのデアサートされると、大域クロ
ック信号ＧＣＬＫは基準クロック信号ＲＣＬＫの次の立
ち上がり区間の前に、低速周波数から高速周波数への移
行を完了する。移行の結果生ずる大域クロック信号ＧＣ
ＬＫの最初の立ち下がり区間は、（ｔ）が０．０５マイ
クロ秒のところで発生する。
のとき制御信号ＣＴＬのデアサートされると、大域クロ
ック信号ＧＣＬＫは基準クロック信号ＲＣＬＫの次の立
ち上がり区間の前に、低速周波数から高速周波数への移
行を完了する。移行の結果生ずる大域クロック信号ＧＣ
ＬＫの最初の立ち下がり区間は、（ｔ）が０．０５マイ
クロ秒のところで発生する。
【００３３】それに対して、たとえば（ｔ）が０．０８
マイクロ秒のときに制御信号ＣＴＬが再びアサートされ
ると、大域クロック信号ＧＣＬＫは、基準クロック信号
ＲＣＬＫの次の立ち上がり区間の前に、高周波数から低
周波数への移行を完了する。移行の結果生ずる大域クロ
ック信号ＧＣＬＫの最初の立ち下がり区間は、ｔが０．
０９５マイクロ秒のところで発生する。したがって、上
記の移行は両方とも、基準クロック信号ＲＣＬＫの１ク
ロック・サイクルの半分（すなわち０．０５マイクロ
秒）以内で十分に完了する。このタイミング図は、単に
本発明の原理の例示に過ぎないことに留意されたい。
マイクロ秒のときに制御信号ＣＴＬが再びアサートされ
ると、大域クロック信号ＧＣＬＫは、基準クロック信号
ＲＣＬＫの次の立ち上がり区間の前に、高周波数から低
周波数への移行を完了する。移行の結果生ずる大域クロ
ック信号ＧＣＬＫの最初の立ち下がり区間は、ｔが０．
０９５マイクロ秒のところで発生する。したがって、上
記の移行は両方とも、基準クロック信号ＲＣＬＫの１ク
ロック・サイクルの半分（すなわち０．０５マイクロ
秒）以内で十分に完了する。このタイミング図は、単に
本発明の原理の例示に過ぎないことに留意されたい。
【００３４】クロック発生器２００は活動モードと低速
モードの間の瞬時（透過）移行を実行することができる
ため、ホスト・コンピュータ・システムの性能を低下さ
せることなくきわめて多くの移行を行うことができる。
様々な刺激を用いてコンピュータ・システムを低速モー
ドにすることができる。たとえば、コンピュータ・シス
テムのキーボードでユーザが活動をしていない場合や、
コンピュータ・システムで可動しているソフトウェアが
「ループ」して割込みを待っているときなどが、低速モ
ードに入るための刺激の例である。逆に、ユーザがキー
ボードで入力を再開したり、ソフトウェアが「有用な」
コードの実行を開始したときには、コンピュータ・シス
テムを再び覚醒させて瞬時に活動モードにする。
モードの間の瞬時（透過）移行を実行することができる
ため、ホスト・コンピュータ・システムの性能を低下さ
せることなくきわめて多くの移行を行うことができる。
様々な刺激を用いてコンピュータ・システムを低速モー
ドにすることができる。たとえば、コンピュータ・シス
テムのキーボードでユーザが活動をしていない場合や、
コンピュータ・システムで可動しているソフトウェアが
「ループ」して割込みを待っているときなどが、低速モ
ードに入るための刺激の例である。逆に、ユーザがキー
ボードで入力を再開したり、ソフトウェアが「有用な」
コードの実行を開始したときには、コンピュータ・シス
テムを再び覚醒させて瞬時に活動モードにする。
【００３５】好ましい実施の形態では、図６のブロック
図に示すように、位相ロック回路２１０は位相及び周波
数検出器（ＰＦＤ）５１６、過活動検出修正（ＨＤＣ）
回路５１７、電圧制御発振器（ＶＣＯ）５１８、および
分周器５１９を備えている。位相ロック回路２１０は、
クロック発生器２００の周波数を制御する一対の外部抵
抗器Ｒ１とコンデンサＣ１にも結合されている。ＨＤＣ
回路５１７は、二重しきい値検出器５１７ａ、単相遅延
チェーン５１７ｂ、および開放ドレイン出力段５１７ｃ
を有する。詳細については、サン・マイクロシステムズ
に譲渡され、参照により本明細書に組み込まれる米国特
許第５２２０２９３号を参照されたい。
図に示すように、位相ロック回路２１０は位相及び周波
数検出器（ＰＦＤ）５１６、過活動検出修正（ＨＤＣ）
回路５１７、電圧制御発振器（ＶＣＯ）５１８、および
分周器５１９を備えている。位相ロック回路２１０は、
クロック発生器２００の周波数を制御する一対の外部抵
抗器Ｒ１とコンデンサＣ１にも結合されている。ＨＤＣ
回路５１７は、二重しきい値検出器５１７ａ、単相遅延
チェーン５１７ｂ、および開放ドレイン出力段５１７ｃ
を有する。詳細については、サン・マイクロシステムズ
に譲渡され、参照により本明細書に組み込まれる米国特
許第５２２０２９３号を参照されたい。
【００３６】
【発明の効果】まとめると、本発明はコンピュータ・シ
ステムが活動モードと低速モードの間の高速移行を実行
するための効率的な機構を提供し、それによってバッテ
リ寿命を延ばし、発熱量を少なくする。その結果、コン
ピュータ・システムの信頼性が向上し、電力消費量が減
少し、速度や機能は低下しない。その他の変更や追加も
可能である。たとえば、実施の形態によってはコンピュ
ータ・システムに、過熱や低バッテリ電力状態を検出し
てコンピュータ・システムを自動的に低速モードにする
センサを組み込むこともできる。
ステムが活動モードと低速モードの間の高速移行を実行
するための効率的な機構を提供し、それによってバッテ
リ寿命を延ばし、発熱量を少なくする。その結果、コン
ピュータ・システムの信頼性が向上し、電力消費量が減
少し、速度や機能は低下しない。その他の変更や追加も
可能である。たとえば、実施の形態によってはコンピュ
ータ・システムに、過熱や低バッテリ電力状態を検出し
てコンピュータ・システムを自動的に低速モードにする
センサを組み込むこともできる。
【図１】 従来の位相ロックループ（ＰＬＬ）クロック
発生器を示す図である。
発生器を示す図である。
【図２】 本発明に従った瞬時周波数シフトが可能なＰ
ＬＬクロック発生器を示すブロック図である。
ＬＬクロック発生器を示すブロック図である。
【図３】 図２の分周器を示すブロック図である。
【図４】 図３の分周器のデュアル・エッジ・フリップ
フロップのブロック図である。
フロップのブロック図である。
【図５】 図２のクロック発生器の様々なクロック信号
を示すタイミング図である。
を示すタイミング図である。
【図６】 図２の位相ロック回路の１つの実施の形態の
詳細ブロック図である。
詳細ブロック図である。
２００ クロック発生器 ２００ａ 周波数変換器 ２１０ 位相ロック回路 ２１１、２１２、２２１、２４１、２５１ 入力ノー
ド ２１５、２２５、２４５ 出力ノード ２２０ 分周器 ２２４ 制御ノード ２３１、３３２、３３９ バッファ ２４０ 分周器 ２４４ 制御ノード ２５０ 周波数制御器 ３００ａ デュアル・エッジ・フリップフロップ ３０５ 除算制御回路 ３１０ フリップフロップ ３２０ フリップフロップ ３３０ インバータ ３４０ マルチプレクサ
ド ２１５、２２５、２４５ 出力ノード ２２０ 分周器 ２２４ 制御ノード ２３１、３３２、３３９ バッファ ２４０ 分周器 ２４４ 制御ノード ２５０ 周波数制御器 ３００ａ デュアル・エッジ・フリップフロップ ３０５ 除算制御回路 ３１０ フリップフロップ ３２０ フリップフロップ ３３０ インバータ ３４０ マルチプレクサ
Claims (5)
- 【請求項１】 基準クロック信号およびフィードバック
・クロック信号に応答して第１のクロック信号を発生す
る位相ロック回路と、 前記第１のクロック信号に応答して大域クロック信号お
よび前記フィードバック・クロック信号を発生し、制御
信号に応答して前記大域クロック信号の周波数を変更す
ると同時に前記フィードバック・クロック信号を一定の
周波数に維持する周波数変換器とを備えた位相ロックル
ープ・クロック発生器。 - 【請求項２】 システム・クロック発生器と共に使用し
て有用な位相ロックループ・フィードバック回路におい
て、前記フィードバック回路が第１のクロック信号に応
答して大域クロック信号とフィードバック・クロック信
号を発生する周波数変換器を備え、前記周波数変換器が
制御信号に応答して前記大域クロック信号の周波数を変
更すると同時に前記フィードバック・クロック信号を一
定の周波数に維持する位相ロックループ・フィードバッ
ク回路。 - 【請求項３】 基準クロック信号およびフィードバック
・クロック信号に応答して第１のクロック信号を発生す
るステップと、 前記第１のクロック信号に応答して大域クロック信号お
よび前記フィードバック信号を発生させ、前記大域クロ
ック信号の周波数を外部制御信号に応答して変化させる
と同時に前記フィードバック信号の周波数を維持させる
ステップとを含む、大域クロック信号を発生する方法。 - 【請求項４】 直列に結合された第１および第２の分周
器を用いて生成される大域クロック信号の周波数を変更
する方法において、 前記第１の分周器の除数を変更して前記第１の分周器の
出力ノードで生成される前記大域クロック信号の前記周
波数をシフトさせるステップと、 同時に前記第２の分周期の除数を変更して前記第２の分
周器の出力ノードでフィードバック・クロック信号の周
波数を一定に維持するステップとを含む方法。 - 【請求項５】 位相ロックループ回路を使用して周波数
を瞬時に変化させることができる大域クロック信号の生
成方法において、 入力クロック信号をＰＬＬフィードバック信号と比較す
るステップと、 前記比較ステップに応答して第１のクロック信号を発生
するステップと、 前記第１のクロック信号を分周して前記大域クロック信
号を生成するステップと、 前記大域クロック信号を分周して前記ＰＬＬフィードバ
ック信号を生成するステップと、 前記第１の分周ステップの除数を変更して前記大域クロ
ック信号の周波数を瞬時に変更するステップと、 同時に前記第２の分周ステップの除数を変更して前記Ｐ
ＬＬフィードバック信号の周波数を一定の値に維持する
ステップとを含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/300028 | 1994-09-02 | ||
| US08/300,028 US5982210A (en) | 1994-09-02 | 1994-09-02 | PLL system clock generator with instantaneous clock frequency shifting |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181609A true JPH08181609A (ja) | 1996-07-12 |
Family
ID=23157370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7248248A Pending JPH08181609A (ja) | 1994-09-02 | 1995-09-04 | クロック周波数を瞬時に変える機能を備えたｐｌｌシステム・クロック |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5982210A (ja) |
| JP (1) | JPH08181609A (ja) |
| KR (1) | KR100379766B1 (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5586308A (en) * | 1994-10-19 | 1996-12-17 | Advanced Micro Devices, Inc. | Clock control unit responsive to a power management state for clocking multiple clocked circuits connected thereto |
| US6157694A (en) * | 1998-12-09 | 2000-12-05 | Lucent Technologies, Inc. | Fractional frequency divider |
| JP4091195B2 (ja) * | 1999-02-08 | 2008-05-28 | 富士通株式会社 | インタフェース制御装置及びインタフェース制御方法 |
| US6836824B1 (en) | 2000-09-26 | 2004-12-28 | Sun Microsystems, Inc. | Method and apparatus for reducing power consumption in a cache memory system |
| US6691215B1 (en) | 2000-09-26 | 2004-02-10 | Sun Microsystems, Inc. | Method and apparatus for reducing power consumption |
| US6718473B1 (en) | 2000-09-26 | 2004-04-06 | Sun Microsystems, Inc. | Method and apparatus for reducing power consumption |
| US6608476B1 (en) | 2000-09-26 | 2003-08-19 | Sun Microsystems, Inc. | Method and apparatus for reducing power consumption |
| US6748546B1 (en) | 2000-09-26 | 2004-06-08 | Sun Microsystems, Inc. | Method and apparatus for reducing power consumption |
| US6700421B1 (en) | 2000-09-26 | 2004-03-02 | Sun Microsystems, Inc. | Method and apparatus for reducing power consumption |
| US6728890B1 (en) | 2000-09-26 | 2004-04-27 | Sun Microsystems, Inc. | Method and apparatus for controlling a bus clock frequency in response to a signal from a requesting component |
| US7242229B1 (en) | 2001-05-06 | 2007-07-10 | Altera Corporation | Phase locked loop (PLL) and delay locked loop (DLL) counter and delay element programming in user mode |
| US7039323B2 (en) * | 2001-08-13 | 2006-05-02 | Sun Microsystems, Inc. | Optical transmitter for transmitting a plurality of output signals |
| US20030030878A1 (en) * | 2001-08-13 | 2003-02-13 | Jyh-Ming Jong | Optical receiver for receiving a plurality of input signals |
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| KR100762257B1 (ko) | 2006-07-24 | 2007-10-02 | 충북대학교 산학협력단 | 태그 칩을 위한 태리 길이 판독장치 및 방법 |
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| US8242818B2 (en) * | 2009-12-22 | 2012-08-14 | Massachusetts Institute Of Technology | Phase-locked loop frequency synthesizer |
| US8510487B2 (en) | 2010-02-11 | 2013-08-13 | Silicon Image, Inc. | Hybrid interface for serial and parallel communication |
| US8742957B2 (en) | 2010-12-15 | 2014-06-03 | Analog Bits, Inc. | Multi-variable multi-wire interconnect |
| US8760188B2 (en) | 2011-06-30 | 2014-06-24 | Silicon Image, Inc. | Configurable multi-dimensional driver and receiver |
| US9071243B2 (en) | 2011-06-30 | 2015-06-30 | Silicon Image, Inc. | Single ended configurable multi-mode driver |
| US8885435B2 (en) | 2012-09-18 | 2014-11-11 | Silicon Image, Inc. | Interfacing between integrated circuits with asymmetric voltage swing |
| US9306563B2 (en) | 2013-02-19 | 2016-04-05 | Lattice Semiconductor Corporation | Configurable single-ended driver |
| JP5748132B2 (ja) | 2013-03-23 | 2015-07-15 | ヤマハ株式会社 | Ｐｌｌ回路 |
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| US10749534B2 (en) | 2017-06-28 | 2020-08-18 | Analog Devices, Inc. | Apparatus and methods for system clock compensation |
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| US4043438A (en) * | 1976-04-27 | 1977-08-23 | Litton Business Systems, Inc. | Printing control circuit |
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| JPS5718129A (en) * | 1980-07-07 | 1982-01-29 | Nec Corp | Pulse swallow frequency divider |
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| US5133064A (en) * | 1987-04-27 | 1992-07-21 | Hitachi, Ltd. | Data processing system generating clock signal from an input clock, phase locked to the input clock and used for clocking logic devices |
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1994
- 1994-09-02 US US08/300,028 patent/US5982210A/en not_active Expired - Lifetime
-
1995
- 1995-09-02 KR KR1019950028693A patent/KR100379766B1/ko not_active IP Right Cessation
- 1995-09-04 JP JP7248248A patent/JPH08181609A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR100379766B1 (ko) | 2003-06-09 |
| US5982210A (en) | 1999-11-09 |
| KR960012737A (ko) | 1996-04-20 |
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