KR100388950B1 - 클록 신호를 디스큐잉하기 위한 방법 및 장치 - Google Patents

클록 신호를 디스큐잉하기 위한 방법 및 장치 Download PDF

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Abstract

본 발명은 동기식 디지털 시스템에서 클록 신호를 디스큐잉하기 위한 장치(20)에 관한 것으로서, 상기 장치(20)는 다수의 클록 신호를 수신하고 상기 클록 신호들 사이의 위상 관계에 근거하여 출력을 발생하는 위상 검출기(100)를 포함한다. 제어기(200)는 위상 검출기(100)의 출력을 수신하고, 상기 위상 검출기(100)의 출력과 지연 시프트 레지스터(300a,300b)로부터의 하나의 비트에 근거하여 상기 다수의 클록 신호 중 어느 것이 조정을 필요로 하는지 판단한다. 제어기(200)는 조정을 필요로 하는 것으로 판단한 클록 신호의 지연을 변경하는 지연 신호를 다수의 지연 회로(400a,400b) 중 하나로 전송한다.

Description

클록 신호를 디스큐잉하기 위한 방법 및 장치{METHOD AND APPRATUS FOR DESKEWING CLOCK SIGNALS}
초기의 마이크로프로세서 설계는 마이크로프로세서 전체에 걸쳐 클록 신호를 분배하기 위해 마이크로프로세서의 중앙에 위치된 단일 클록 분배 라인 또는 스파인(spine)을 이용한다. 마이크로프로세서 내에서의 그라이드 방식의 전력 분배(grided power distribution)는 분배된 클록 신호에서 다이 생성 스큐(die creating skew)를 통해 비균일한 열 경사도(thermal gradient) 및 전압 경사도를 발생한다. 몇몇 마이크로프로세서 설계는 이러한 효과를 감소시키기 위해 다이의 주변을 따라가는 2개의 클록 분배 라인을 이용한다. 그러나, 이 방법은 여전히 클록 분배 라인 사이에서 스큐를 초래한다. 마이크로프로세서 설계에서의 클록 주파수가 증가함에 따라, 클록 분배망에서의 스큐 관리는 더욱 중요해진다. 클록 스큐는 마이크로프로세서 입출력(I/O) 및 내부 회로 타이밍에 영향을 준다. 최대 지연 경로에서, 클록 스큐는 최대 동작 주파수를 제한한다. 최소 지연 경로에서, 클록 스큐는 소정의 주파수에서 마이크로프로세서의 고장을 유발한다. 클록 스큐는 부하, 네트워크 분배 및 장치 부정합 뿐만 아니라 온도 및 전압 경사도의 함수가 된다.
종래의 아날로그 동기 시스템에 있어서는, 제2 분배 라인이 조정되는 동안에 제1 분배 라인에서 중앙 테이핑 방식의 고정 지연(center taped fixed delay)이 사용된다. 이러한 아날로그 접근방법의 한가지 단점은 지연이 증가됨에 따라 시스템의 피드백 루프에서 잡음을 발생한다는 것이다.
본 발명은 클록 분배 관리 분야에 관한 것이다. 특히, 본 발명은 마이크로프로세서 내의 클록 분배 라인을 디지털방식으로 디스큐잉(deskewing)하는 것에 관한 것이다.
본 발명은 첨부도면의 예를 이용하여 설명되며, 도면에서 유사한 참조번호는 유사한 구성요소를 나타낸다.
도1은 본 발명의 일실시예에 있어서의 컴퓨터 시스템의 블록도.
도2는 클록 생성 및 디지털 디스큐잉 회로를 구비한 클록 분배망의 블록도.
도3은 위상 검출 회로를 도시한 도면.
도4a는 위상 검출기를 도시한 도면.
도4b는 교차 결합된 NAND 게이트를 도시한 도면.
도5a는 제어기의 상태도.
도5b는 제어기의 논리 블록도.
도6은 잡음 대역 시프트 레지스터를 도시한 도면.
도7은 지연 라인 및 지연 시프트 레지스터를 도시한 도면.
도8a는 4-비트 지연을 가진 지연 시프트 레지스터를 도시한 도면.
도8b는 3-비트 지연을 가진 지연 시프트 레지스터를 도시한 도면.
발명의 요약
마이크로프로세서 내에서 클록 분배 신호를 디지털 방식으로 디스큐잉하기 위한 장치가 개시된다. 디지털 디스큐잉 회로는 클록 분배 라인 내의 지연 라인, 위상 검출 회로 및 제어기를 포함한다. 위상 검출 회로는 잡음에 대해 조정하는 동안 클록 분배 라인들 사이의 위상 관계를 판단하고, 제어기를 위한 출력을 발생한다. 제어기는 위상 검출 정보와 지연 시프트 레지스터로부터 하나의 비트를 수신하고, 지연 라인 중 하나에 대한 불연속 조정(discrete adjustment)을 행한다.
본 발명의 다른 특징 및 장점은 다음의 상세한 설명 및 첨부도면으로부터 명백해질 것이다.
프리-글로벌(pre-global) 마이크로프로세서 클록 분배망 내의 지연 라인, 위상 검출 회로 및 제어 로직을 포함하는 디지털 디스큐잉 회로에 대해 설명한다. 제어 로직은 클록 스파인 위상 관계 정보를 수신하고, 클록 분배망에서 스큐를 보상하기 위해 지연 라인의 지연을 조정한다. 본 발명의 실시예의 의도된 장점은 실제적인 클록망 구성요소 및 상호접속 변화에 근거한 스큐 감소를 포함한다. 하나의 의도된 장점은 클록 분배망의 피드백 루프에서의 지연을 최소화하면서 스큐가 감소된다는 것이다.
도1은 본 발명의 일실시예를 포함하는 마이크로프로세서를 구비한 컴퓨터 시스템의 개략도이다. 일실시예의 컴퓨터 시스템은 배터리 전원 시스템이다. 다른 실시예에서, 컴퓨터 시스템은 교류(AC) 전원에 의해 전력이 공급될 수 있다. 컴퓨터 시스템은 랩탑 컴퓨터, 노트북 컴퓨터, 데스크탑 컴퓨터, 워크스테이션, 메인프레임, 또는 다른 형태의 컴퓨터가 될 수 있다. 또한, 컴퓨터 시스템은 프린터 시스템 또는 셀룰러폰 시스템과 같은 다른 형태의 데이터 처리 또는 신호 처리 시스템이 될 수 있다. 컴퓨터 시스템은 일반적으로, 디스플레이 장치(2), 키보드(6), 메모리(3), 배터리(4), 클록(9), 및 2개의 클록 스파인(30,40)과 하나의 위상 고정 루프(PLL)(10)를 구비한 마이크로프로세서(20)를 포함한다. 버스(7)는 다양한 구성요소 및 서브시스템을 함께 연결한다. 버스(7)는 신호 라인, 클록 라인 및 전원 공급 라인을 포함한다.
메모리(3)는 마이크로프로세서에 의해 이용하기 위한 정보를 저장한다. 메모리(3)는 DRAM, SRAM, 하드 디스크 드라이브, 플로피 디스크 드라이브, 콤팩트 디스트 판독전용 메모리(CD-ROM), 플래시 메모리 또는 다른 메모리 장치를 포함할 수 있다.
배터리(4)는 컴퓨터 시스템에 전력을 제공한다. 통상적으로, 컴퓨터 시스템은 AC 전원을 이용할 수 있지만, 그러나, AC 전원을 사용하는 것이 편리하지 않거나 사용불가능한 경우에 배터리 전원이 사용된다. 배터리(4)는 리듐, 니켈 카드뮴, 니켈 금속 하이드라이드(hydride) 또는 다른 배터리 장치가 될 수 있다. 배터리 전원 컴퓨터 시스템에서 에너지를 보존하기 위한 필요성 때문에, 이러한 시스템은 컴퓨팅 활동이 없을 때 마이크로프로세서를 포함하여 여러 구성요소 또는 서브시스템을 대기 모드 또는 저전력 모드에 있게 하는 것이 통상적이다. 저전력 모드에서는, 마이크로프로세서(20)의 일부 또는 전부가 턴오프될 수 있으며, 따라서 클록 스파인 중 하나 또는 둘다 턴오프된다. 이러한 상황하에서, 디스큐잉 회로도 역시 비활성화될 필요가 있다. 시스템이 정상 모드로 복귀하면, 디스큐잉 회로도 정상 상태로 복원되게 된다. 본 발명의 다른 실시예는 단지 시스템의 파워-업 동안에 클록 분배 스파인을 디스큐잉하도록 구성될 수 있다.
클록(9)은 동기화된 컴퓨터 시스템에서 연산이 이루어지는 타이밍 레퍼런스를 제공하기 위해 이용된다. 클록(9)은 수정 발진기, 타이머, 멀티바이브레이터 또는 다른 타이밍 장치가 될 수 있다. 이 클록(9)은 서브시스템들의 연산을 동기시키기 위해 마이크로프로세서와 같은 컴퓨터 서브시스템에 타이밍 신호를 제공한다.
마이크로프로세서(20)는 키보드(6)로부터 신호를 수신하고, 디스플레이 장치(2)로 정보를 전송한다. 대안의 실시예에서, 마이크로프로세서(20)는 코프로세서가 될 수 있다. 또다른 실시예에서, 마이크로프로세서(20)는 마이크로콘트롤러와 같은 다른 형태의 프로세서가 될 수 있다. 마이크로프로세서(20)는 메모리(3)로부터의 정보를 처리하고, 메모리(3)에 정보를 저장한다. 마이크로프로세서(20)는 컴퓨터 프로그램 또는 운영체제를 디코딩하고 실행할 수 있다.
후술되는 실시예에서, 디스큐잉 회로는 마이크로프로세서(20)의 PLL(10)에 연결된 2개의 클록 분배 스파인, 즉 라인(30,40)을 이용하여 구현된다. 그러나, 본 발명은 2개 이상의 클록 스파인이나 또는 단일의 분할된 클록 스파인을 포함할 수 있다.
도2는 본 발명의 일실시예를 구현하는 마이크로프로세서(20) 내의 디지털 디스큐잉 회로의 블록도이다. 마이크로프로세서(20) 내의 PLL(10)은 내부 클록을 외부 클록에 고정 또는 동기시키는 작용을 한다. 통상적으로, PLL 생성 내부 클록은 주파수 합성으로 불리는 잘 알려진 방법을 통해 외부 클록 보다 높은 주파수에서 동작한다. 일실시예에서, PLL(10)은 라인(15)을 통한 좌측 클록 스파인(30)을 입력 XCLK5를 통해 PLL에 공급되는 클록(9)과 동기시킨다.
PLL(10)은 동기화된 클록 신호를 지연 라인(400a,400b) 및 버퍼 분배장치(50a,50b)를 통해 출력한다. 버퍼 분배장치(50a,50b)는 클록망의 로딩 또는 구동 능력을 증가시킨다. 클록 스파인(30,40)은 PLL(10) 생성 내부 클록을 마이크로프로세서(20)의 코어(60)에 분배한다. 도2의 위상 검출 회로(100)는 좌측 스파인 클록(30)과 우측 스파인 클록(40) 사이의 위상 관계를 판단하고, 제어기(200)로 출력하기 위해 버스(165,166) 상에 2진 출력을 발생한다. 제어기(200)는 또한, 라인 LSB(310a) 및 LSB(310b)을 따라 좌측 지연 시프트 레지스터(300a) 및 우측 지연 시프트 레지스터(300b)의 최하위 비트(LSB)를 수신한다. 이들 입력을 이용하여, 제어기(200)는 클록 스큐를 보상하기 위해 지연 라인(400a,400b)을 따라 존재하는 용량성 부하(capacitive loading)를 조정한다. 부하 조정은 제어기(200)의 출력인 레지스터 데이터(315a) 및 레지스터 데이터(315b)를 통해 수행된다. 레지스터 데이터(315a) 및 레지스터 데이터(315b)는 좌측 지연 시프트 레지스터(300a) 및 우측 지연 시프트 레지스터(300b)의 저장된 값을 변경시킨다. 이들 지연 시프트 레지스터 내의 값은 좌측 지연 라인(400a) 및 우측 지연 라인(400b) 상에서의 용량성 부하의 제거 또는 추가를 통해 좌측 스파인 클록(30) 및 우측 스파인 클록(40)에서의 지연을 변화시키기 위해 이용된다.
일실시예에서, 레지스터 데이터(315a)는 "1"의 값을 좌측 지연 레지스터(300a)의 LSB로 시프트하여, 좌측 지연 라인(400a)에 용량성 부하를 추가한다. 따라서, 이것은 좌측 클록 스파인(30)에서의 지연을 증가시킨다. 레지스터 데이터(315a)는 "0"의 값을 좌측 지연 레지스터(300a)의 MSB로 시프트하여, 좌측 지연 라인(400a)에 대한 용량성 부하를 감소시킨다. 따라서, 이것은 좌측 클록 스파인(30)에서의 지연을 감소시킨다. 레지스터 데이터(315b)는 우측 지연 라인(400b)에 용량성 부하를 추가하기 위해 "1"의 값을 우측 지연 레지스터(300b)의 LSB로 시프트하며, 따라서, 이것은 우측 클록 스파인(40)에서의 지연을 증가시킨다. 레지스터 데이터(315b)는 우측 지연 라인(400b)에 대한 용량성 부하를 감소시키기 위해 "0"의 값을 우측 지연 레지스터(300b)의 MSB로 시프트하며, 따라서, 이것은 우측 클록 스파인(40)에서의 지연을 감소시킨다.
도3은 2개의 대칭 위상 검출기(160a,160b), 2개의 지연 부하(140a,140b) 및 잡음 대역 필터(150)를 포함하는 위상 검출 회로(100)를 도시하고 있다. 도2의 좌측 스파인 클록(30) 및 우측 스파인 클록(40)은 각각 위상 검출기(160a,160b)로의 입력이 된다. 위상 검출기(160a)는 또한, 입력으로서 라인(161)으로 도시된 지연된 좌측 스파인 클록(30)을 갖는다. 또한, 위상 검출기(160b)도 역시 입력으로서 라인(162)으로 도시된 지연된 우측 스파인 클록(40)을 갖는다. 이들 라인(161,162) 상의 신호는 각각 지연 부하(140a,140b)에 의해 제어되는 조정가능한 동일한 양 만큼 지연된다. 위상 검출기(160a)에서, 좌측 스파인 클록(30)으로부터의 신호는 일정한 양 만큼 지연되어, 우측 클록 스파인(40)으로부터의 비지연 신호와 비교가 이루어진다. 위상 검출기(160b)에서, 우측 스파인 클록(40)으로부터의 신호는 일정한 양 만큼 지연되어, 좌측 클록 스파인(30)으로부터의 비지연 클록 신호와 비교가 이루어진다. 각각의 위상 검출기는 지연된 클록 신호가 비지연 클록 신호에 앞서는지 여부를 판단하게 된다.
도4a는 위상 검출 회로(100)의 위상 검출기(160a)를 도시하고 있다. 이 위상 검출기(160a)는 4개의 RS 래치(470)들의 직렬 결합으로 이루어진다. 입력 지연 좌측 스파인 클록(161)은 지연 부하(140a), 인버터(460) 및 NAND 게이트(496)에 연결된다. 입력 우측 스파인 클록(40)은 지연 부하(163), 인버터(163) 및 NAND 게이트(496)에 연결된다. 인버터(460,462)의 출력은 제1 RS 래치(470a)의 입력이 된다. NAND 게이트(496)의 출력은 지연 로직(430)에 연결된다.
RS 래치(470a)의 하나의 출력은 인버터(464)와 NAND 게이트(480)를 통해 RS 래치(470b)에 연결되고, 그 제2 출력은 인버터(466)와 NAND 게이트(482)를 통해 RS 래치(470b)에 연결된다. NAND 게이트(480,482)의 입력은 지연 로직(430)의 출력이 된다. 이와 유사하게, RS 래치(470b)는 RS 래치(470c)에 연결되고, RS 래치(470c)는 RS 래치(470d)에 연결된다. 그러나, NAND 게이트(484,486)의 하나의 입력은 지연 로직(430)의 출력에 연결된 인버터(468)의 출력에 연결된다. RS 래치(470d)의 출력과 후술되는 입력은 NOR 게이트(492)에 연결된다. 이 NOR 게이트(492)는 2진 출력(165)을 발생한다.
본 발명의 일실시예에서, 지연 부하(140a)는 하나의 고정된 탭(tap)에 더하여 7개의 지연 부하 탭을 이용하여 조정될 수 있다. 지연 부하(140a)는 초기에 하나의 고정된 탭으로 셋트되고, 정합(matching)을 위해 셋트된 탭이 없는 지연 부하(163)가 이용된다. 하나의 탭 당 지연은 명목상으로 15 피코초(ps)로 셋트되는데, 설계 요건에 따라 변경될 수 있다. 위상 검출기(160b)는 상기 위상 검출기(160a)에 대해 전술한 바와 유사한 방식으로 동작한다.
도4b는 교차 결합된(cross coupled) NAND 게이트(471,472)를 포함하는 RS 래치(470)를 도시하고 있다. 이 교차 결합된 NAND 게이트(471,472)는 RS(Reset Set) 래치로서 구성된다. 준안정성(metastability)은 래치 성능에 영향을 주는 요소이다. 준안정성은 2개의 신호가 거의 동일한 시간에 래치로 들어오는 경우에 발생하며, 이것은 래치 출력이 "0"과 "1" 사이에 있게 되는 결과, 즉, 완전한 VCC 또는 VSS(접지) 레벨로부터 벗어나는 결과를 초래한다. 이러한 상태가 래치 체인을 따라 전파되면, 위상 검출기의 의사(false) 출력 상태를 초래할 수 있다. 래치들은 복수의 래치가 직렬로 연결된 경우에 준안정 상태가 전파될 가능성을 감소시키도록 설계되고 파이프라이닝된다.
종래의 위상 검출 방식은 아날로그 전압을 구동하는 펄스폭을 이용한다. 위상 검출기(160a,160b)는 제어기(200)를 위해 버스 라인(165,166) 상에 2진 출력을 제공한다. 라인(165,166) 상의 신호들의 가능한 출력 조합은 좌측 스파인 클록(30)과 우측 스파인 클록(40) 사이의 지연을 반영한다. 일실시예에서, "10"의 출력값은 좌측 스파인 클록(30)이 우측 스파인 클록(40)에 앞서는 것에 대응한다. "01"의 출력값은 우측 스파인 클록(40)이 좌측 스파인 클록(30)에 앞서는 것에 대응한다. "00"의 출력값은 좌측 스파인 클록(30) 및 우측 스파인 클록(40)이 모두 잡음 대역 필터(150)의 대역폭 내에서 유지되는 것에 대응한다. 출력 "11"은 통상적으로 발생하지 않는다. 위상 검출기(160a,160b)로의 지연된 입력(161,162)은 "11" 출력 상태가 발생하지 않도록 보장한다(출력 "11"은 각각의 지연된 입력이 다른 것에 앞선다는 것을 의미하고, 이러한 모순된 상태는 RS 래치(470)의 교차 결합된 NAND 게이트의 준안정성으로 인해 잘못 발생되지 않는 한 통상적으로는 발생되지 않는다).
본 발명의 다른 실시예에서, 마이크로프로세서는 모든 클록 스파인이 사용되는 것은 아닌 경우에 저전력 모드로 동작한다. 이러한 동작 모드에서, 디스큐잉 회로는 디스에이블되고, 시프트 레지스터 비트가 저장되고, 위상 검출기 회로(100)의 출력은 도2의 라인(168)을 통해 제어기(200)에 의해 강제로 "00" 상태로 된다. 이것은 정상 전력 모드로의 복귀시 디스큐 회로를 그 프리-셧다운(pre-shutdown) 상태로 다시 초기화하기 위해 수행된다.
도5a는 제어기(200)의 상태도이다. 디스큐잉 회로의 제어는 상태 머신에 의해 실행되는데, 이 상태 머신은 지연 시프트 레지스터의 최하위 비트(LSB)(310a,310b)와 함께 위상 검출기(100)의 출력(165,166)을 해석하고, 지연라인(400a,400b)을 갱신한다. 클록 스파인(30,40)을 샘플링하는 때로부터 지연 라인(400a,400b)에 대한 조정을 행할 때까지의 대기시간(latency) 3개의 클록 사이클을 겨우 넘는다. 5번째 사이클에서는 새로운 샘플이 취해진다. 매 4개 사이클 내에서, 최대로 하나의 시프트 이벤트가 있게 된다.
갱신은 체크 및 점프("CHKANDJUMP") 상태(225)에서 시작된다. 상태(225)에서, 제어기는 좌측 지연 시프트 레지스터(300a) 또는 우측 지연 시프트 레지스터(300b)를 상향 또는 하향으로 시프트시킨다. 제어기는 좌측 클록 스파인(30)과 우측 클록 스파인(40) 사이의 지연과 LSB(310a,310b)의 값에 근거하여 어떤 지연 시프트 레지스터를 시프트할 것인지 판단한다. 전술한 바와 같이, 위상 검출 출력(165,166)은 좌측 스파인 클록(30)과 우측 스파인 클록(40) 사이의 지연을 반영한다. 예를 들어, 만일 좌측 클록 스파인(30)이 우측 클록 스파인(40)에 앞서고 우측 지연 시프트 레지스터(300b)의 LSB(310b)가 "0"(현재 우측 지연 라인 상에 부하가 없다는 것을 나타냄)이면, 제어기는 상태(224)로 이동하여 좌측 지연 시프트 레지스터(300a)를 1비트 상향으로 시프트한다. 제어기(200)는 우측 시프트 레지스터(300b) 상에 부가된 지연이 없다는 것을 검출하였기 때문에, 좌측 클록 스파인(30)에 지연을 부가하도록 진행된다. 다음에, 만일 제어기가 업밴드(upband) 이벤트(상태 216)를 검출하면, 그것은 하나의 사이클을 홀드하고(상태 220), 다음에 체크 및 점프(CHKANDJUMP) 상태(225)로 복귀한다. 업밴드 이벤트는 지연 라인 중 하나에 변경된 지연이 실행되기 이전에 클록 스파인의 위상 관계가 반전되는 경우에 발생한다. 만일 제어기가 상태(224)에서 업밴드 이벤트를 검출하지 못하면,상태(222)로 진행한다. 만일 상태(222)에서 업밴드 이벤트가 검출되면, 제어기는 상태(218)로 진행하고, 그렇지 않으면 상태(219)로 진행하게 된다.
다른 실시예에서, 만일 좌측 클록 스파인(30)이 우측 클록 스파인(40)에 앞서고 우측 지연 시프트 레지스터(300b)의 LSB(310b)가 "1"(현재 지연 라인 상에 부하가 있다는 것을 나타냄)이면, 제어기는 상태(223)로 이동하여 우측 지연 시프트 레지스터(300b)의 MSB로 "0"을 시프트하고, 우측 시프트 레지스터의 LSB로부터 "1"을 시프트한다. 이전의 예에서 처럼, 제어기는 시프트 레지스터 비트를 홀드하고(상태 222), 업밴드 이벤트를 모니터한다(상태 219). 제어기 상태(221,217,213,211)는 제어기(200)가 우측 클록 스파인(40)이 좌측 클록 스파인(30)에 앞선다는 것을 검출한 경우에 각각 상태(223,224,222,218)에 대해 전술한 것과 유사한 방식으로 동작한다.
위법(ILLEGAL) 블록(212,214)은 정상적인 조건하에서는 존재하지 못하는 상태이며, 제어기(200)가 준안정성으로 인해 불가능한 조건을 검출하면, 그것은 체크 및 점프 상태(225)로 되돌아간다.
리셋(RESET) 블록(210)은 제어기(200)가 파워-업 또는 파워-리셋 상태("PWRRST")로 들어가는 초기 상태이다. 이러한 초기 상태에서는, 시프트 레지스터(300a,300b)에 아직 지연이 부가되지 않았다. 그러므로, 시프트 레지스터(300a,300b)는 모두 그 모든 비트 위치에서 "0"을 갖고 있으며, 제어기(200)는 단지 시프트 레지스터(300a) 또는 시프트 레지스터(300b)에 지연을 부가할 수 있다. 이와 같이, 단지 2개의 가능한 후속 상태는 상태(224) 또는상태(217)이며, 이것은 좌측 시프트 레지스터(300a)가 그 가장 좌측 비트(310a)로 "1" 시프트한 상태 또는 우측 시프트 레지스터(300b)가 그 가장 좌측 비트로 "1" 시프트한 상태에 각각 대응한다. 다음에, 제어기는 전술한 방식으로 진행된다.
본 발명의 일실시예에서, 제어기(200)의 상태 머신은 루프 지연을 최소화하기 위한 인터록(interlock)을 포함한다. 인터록은 다른 라인에 지연이 존재할 때 한 라인에 지연을 부가하는 것을 방지한다. 조정되었던 지연 라인이 이전의 갱신에서 지연없이 구동되고 위상 검출 회로(100)가 이러한 지연을 더 감소시킬 필요가 있다는 것을 나타내는 경우에만, 제어기는 다른 지연 라인의 지연을 증가시키기 시작하게 된다. 예시를 위해, 이전의 예에서, 만일 우측 지연 시프트 레지스터(300b)의 LSB(310b)가 "1"이었으면(지연 라인 상에 현재 부하가 있다는 것을 나타냄), 우측 지연 시프트 레지스터(300b)는 1비트 하향 시프트된다. 그러므로, 제어기(200)는 좌측 클록 스파인(30)에 지연을 부가하기 전에 우측 클록 스파인(40) 상의 지연을 감소시킨다. 지연 시프트 레지스터의 LSB들 모두에 "1"을 가진 시프트 레지스터 패턴의 검출시에 상태(215)로 들어간다. 지연 시프트 레지스터의 변조(corruption)는 준안정 이벤트에 의해 유발되었을 수도 있으며, 상태(215)에서 지연 시프트 레지스터 모두의 LSB로부터 "1"을 시프트함으로써 정상으로 정정되게 된다. 전원(power supply) 잡음 유도 지터는 전원 잡음 및 클록 루프 지연의 양의 함수이기 때문에, 인터록 기능은 클록 지터를 최소화하기 위해 뒤떨어진(lagging) 클록 스파인이 최소 지연으로 유지되도록 보장한다.
도5b는 도5a에 도시된 상태도의 바람직한 실시예를 구현하기 위한 논리도이다. 도5a에 도시된 상태도의 다양한 변형 및 구현예가 가능하다. 도5b는 피드백 경로의 메모리 소자(520)에 연결된 조합 논리 블록(LB)(500,510)을 포함한다. 이 메모리 소자(520)에 저장된 2진 정보는 도5a에 도시된 바와 같이 제어기(200)의 상태를 정의한다.
일실시예에서, 메모리 소자(520)는 교차 결합된 인버터로 이루어진 RS 플립-플롭을 포함한다. 대안의 실시예에서, 메모리 소자(520)는 예를 들어, 로딩가능/리셋가능 카운터, D 플립-플롭, JK 플립-플롭 또는 상태 조사 테이블을 포함한다.
제어기(200)는 여러 입력(165, 166, PWRRST, 310a, 310b)을 갖고 있다. 입력(165,166)은 도3의 위상 검출 회로(100)의 2진 출력이다. 이들 입력(165,166)은 좌측 스파인 클록(30)이 앞서있는지, 우측 스파인 클록(40)이 앞서있는지, 또는 좌측 및 우측 스파인 클록(30,40)이 모두 도3의 잡음 대역 필터의 대역폭 내에 있는지를 제어기(200)에 알려준다. 입력 PWRRST는 파워-업 또는 파워 리셋을 제어기(200)에 알려준다. 입력(310a,310b)은 좌측 지연 시프트 레지스터(300a) 및 우측 지연 시프트 레지스터(300b)의 LSB를 각각 나타낸다. 메모리 소자(520)의 현재 상태와 함께 이들 입력은 제어기(200)의 2진 출력을 결정한다. 제어기(200)의 2진 출력은 레지스터 데이터(315a)와 레지스터 데이터(315b)이다. 출력 레지스터 데이터(315a)는 좌측 지연 시프트 레지스터(300a) 내의 값을 변경시키고, 이것은 다음에 좌측 클록 스파인(30) 상의 클록 지연을 변화시킨다. 출력 레지스터 데이터(315a)는 지연을 증가시키기 위해 좌측 지연 시프트 레지스터(300a)의 LSB로 "1"의 값을 시프트하거나 또는 지연을 감소시키기 위해 좌측 지연 시프트레지스터(300a)의 MSB로 "0"의 값을 시프트하기 위해 이용된다. 출력 레지스터 데이터(315b)는 우측 지연 시프트 레지스터(300b) 내의 값을 변경시키고, 이것은 다음에 우측 클록 스파인(40) 상의 클록 지연을 변화시킨다. 출력 레지스터 데이터(315b)는 지연을 증가시키기 위해 우측 지연 시프트 레지스터(300b)의 LSB로 "1"의 값을 시프트하거나 또는 지연을 감소시키기 위해 우측 지연 시프트 레지스터(300b)의 MSB로 "0"의 값을 시프트하기 위해 이용된다.
따라서, 출력 레지스터 데이터(315a) 및 출력 레지스터 데이터(315b)를 변화시킴으로써, 도5a의 상태도를 따라, 제어기(200)는 우측 클록 스파인(40) 또는 좌측 클록 스파인(30)에 대한 불연속적인 조정을 수행한다. 이러한 클록 조정은 위상 검출 회로(100)의 출력과 좌측 지연 시프트 레지스터(300a) 및 좌측 지연 시프트 레지스터(300b)의 LSB에 의존한다.
도5a의 상태 입력은 메모리 소자(520)에 저장된다. 메모리 소자(520)는 입력 PWRRST에 연결된 리셋 입력, 상태 입력(570)을 통해 LB(500)에 연결된 4비트 데이터 입력 및 4비트 데이터 출력, 즉 상태 출력(550)을 포함한다.
리셋 입력은 표명(asserted)될 때, 상태 출력(550)의 출력을 도5a의 상태(210)에 대응하는 "0000"으로 변화시킨다. 리셋 입력은 입력 PWRRST을 통해 표명된다.
LB(500)는 메모리 소자(520)의 현재 상태를 변화시킨다. 특히, 현재 상태를 변화시키기 위해, LB(500)는 입력 상태 입력(570)을 통해 메모리 소자(520)로 4비트 값을 로딩한다. 로딩값을 결정하기 위해, LB(500)는 입력(165,166), 상태입력(550) 및 입력 LSB(310a,310b)를 샘플링한다. 이들 입력에 따라, LB(500)는 도5a의 상태도의 상태 전이를 따라간다. 이러한 상태 전이는 다음의 4개의 카테고리, 즉 업밴드 이벤트, 위법 상태, 인터록 및 정상 동작에 속한다.
업밴드 이벤트는 클록 라인 중 하나의 지연이 실행되기 전에 클록 스파인의 위상 관계가 반전될 때 발생한다. 이러한 이벤트 동안에, LB(500)는 상태 출력(550)이 "0111" 또는 "1111"인지 판단하고, 이 경우에 LB(500)는 하나의 사이클 동안 홀딩되고, 메모리 소자(520)로 "1111"의 값을 로딩한다. 만일 상태 출력(550)이 "1100" 또는 "0011"이면, LB(500)는 지연없이 메모리 소자(520)로 "1111"의 값을 로딩한다. 이러한 상태 시프트는 도5a의 상태(213,216,217,219,220,222,224)에 대응한다.
위법 상태는 준안정성과 같은 비정상적인 조건으로 인해 발생한다. 이들 상태는 출력(550) 상에서 "0010" 및 "0100"의 값을 발생한다. 이들 상태가 발생하면, LB(500)는 메모리 소자(520)로 "1111"의 값을 로딩한다.
또한, LB(500)는 인터록, 즉, 출력 상태 "0101"를 처리한다. 인터록은 다른 클록 라인에 지연이 존재할 때 한 클록 라인에 지연을 부가하는 것을 방지한다. 특히, 제어기(200)는 (LB 500를 통해) 출력 신호, 즉 레지스터 데이터(315a) 및 레지스터 데이터(315b)가 인터록을 따라가도록 보장한다. 따라서, 가능하다면, 이들 출력은 주어진 클록 라인에 단순히 지연을 부가하는 것과 달리, 반대쪽 클록 라인으로부터 지연을 감소시킴으로써 클록 스큐를 보상한다. 이러한 상태 시프트는 도5a의 상태(212,214,215)에 대응한다.
정상 동작은 전술한 것을 제외하고 도5a의 모든 상태 전이를 포함한다. 정상 동작 동안에, LB(500)는 상태 출력(550)의 현재 상태에 따라 제어기(200)의 다음 상태를 로딩한다. LB(500)는 다음의 값, 즉 "1101", "1110", "1100", "1000", "1011", "0111", "0011", "0001", 및 "1111" 중 하나를 메모리 소자(520)로 로딩할 수 있다. 이러한 상태 시프트는 도5a의 상태(211,213,217,218,221,222,223,224 또는 225)에 대응한다.
LB(510)는 입력 상태 출력(550)과 출력 레지스터 데이터(315a,315b)를 갖고 있다. 출력 레지스터 데이터(315a)는 제어기(200)가 "1"의 값을 좌측 지연 시프트 레지스터(300a)의 LSB로 시프트하거나 또는 "0"의 값을 좌측 지연 시프트 레지스터(300a)의 MSB로 시프트해야 하는지 여부를 결정한다. 출력 레지스터 데이터(315b)는 제어기(200)가 "1"의 값을 우측 지연 시프트 레지스터(300b)의 LSB로 시프트하거나 또는 "0"의 값을 우측 지연 시프트 레지스터(300b)의 MSB로 시프트해야 하는지 여부를 결정한다. "1101", "1000", "1011" 또는 "0001"의 값을 가진 상태 출력(550)은 LB(510)가 신호 라인 레지스터 데이터(315a,315b)를 통해 레지스터 시프트를 표명해야 하는지 여부를 결정한다. 이러한 상태 시프트는 도5a의 상태(211,218,223)에 대응한다.
본 발명의 다른 실시예에서, 도3의 잡음 대역 필터(150)는 고주파 AC 전압 잡음을 필터링하기 위해 사용된다. 이것은 시스템을 안정화시키고, 클록 스파인(30,40)에 위상 에러를 부가할 수 있는 접속을 피할 수 있게 한다. 잡음 대역 필터(150)는 대역폭을 제어하기 위해 버스 라인(165,166)을 통해 적절하게 조정가능한 7비트 시프트 레지스터이다. 잡음 대역 필터(150)는 먼저 최소 대역폭으로 시작된다(모든 시프트 레지스터 비트가 "0"임). 만일 좌측 스파인 클록(30)과 우측 스파인 클록(40) 사이의 관계가 정정(correction)이 수행되기 전에 반전되면, 업밴드 이벤트가 발생하게 된다. 잡음 대역폭은 도6에 도시된 바와 같이 레지스터로 "1"을 시프트함으로써 증가되고, 지연 부하(140a,140b)로부터의 지연 부하 탭이 위상 검출기 입력(161,162)에 부가되게 된다. 예를 들어, 한 사이클 동안에 좌측 스파인(30)이 우측 스파인(40)에 앞서면, 좌측 스파인(30)을 지연시키기 위해 클록망으로 단계 지연(step delay)이 도입된다. 그러나, 만일 지연이 실행되기 전에, 위상 검출기(160am160b)가 우측 스파인(40)이 좌측 스파인(30)에 앞서는 것을 검출하면, 현재 잡음 대역폭 보다 더 큰 크기를 갖고 시스템이 따라갈 수 있는 것보다 더 빠른 잡음이 클록망에 존재한다는 것을 나타내는 업밴드 이벤트가 발생하게 된다. 이러한 조건하에서는, 클록 스파인의 지연이 조정되지 않으며, 잡음 필터(150)의 대역폭이 버스 라인(165,166)을 통해 증가된다. 이러한 잡음 필터링 방식은 시스템이 과도 전압으로 인한 클록 분배망에서의 스큐 변화의 저속 AC 성분을 정정할 수 있도록 허용하는 디지털 신호 처리(DSP) 방식에 비해 대기시간을 감소시킨다.
그러나, 잡음 대역폭이 클수록 스큐가 더 커지게 된다. 일실시예에서, 본 발명은 보존성(conservative) 잡음 대역폭을 제거하기 위해 약 10 마이크로초(㎲)에서 종료(time out)되는 도3의 아날로그 타이머(151)를 포함한다. 타이머가 종료될 때, 만일 업밴드 이벤트가 발생하지 않으면, 잡음 대역 시프트 레지스터는 라인(153)을 통해 1 만큼 감소되고, 그 대응하는 잡음 대역 지연(140a,140b)이 하나의 지연 탭 만큼 감소되게 된다. 그러나, 만일 업밴드 이벤트가 발생하면, 라인(152)을 통해 타이머를 리셋하기 위해 제어기로부터 잡음 대역 필터로 전송된 신호가 이용된다.
도7은 좌측 지연 라인(400a) 및 좌측 시프트 레지스터(300a)를 도시하고 있다. 본 발명의 일실시예에서, 디지털 지연 라인은 직렬로된 2개의 인버터(401a,401b)를 이용하여 구현되며, 이들 각각의 인버터의 출력에는 패스(pass) 게이트 스위치를 통해 8개의 용량성 부하로된 뱅크(410a,420a)가 연결되어 있다. 용량성 부하의 추가 또는 제거는 패스 게이트 스위치를 개폐하는 지연 시프트 레지스터(300a)에 의해 제어된다. 2개의 인버터를 이용함으로써, 부하가 2개의 드라이버 사이에서 분할될 수 있도록 허용되고, 또한 비-반전 지연을 제공한다. 캐패시턴스의 전압 감도를 감소시키고 인버터(401a,401b)의 상승 엣지 및 하강 엣지 지연의 평형을 맞추기 위해 각각의 용량성 부하에 NMOS(440) 및 PMOS(430) 부하가 모두 사용된다.
지연 시프트 레지스터(300a)는 17개의 단조로운(monotonic) 지연 단계(16개의 지연 증분과 하나의 무지연)을 허용하는 16 비트(0-15)로 이루어진다. 한 단계 당 지연은 명목상 15ps로 셋트되지만, 설계 요건에 따라 증감될 수 있다. 16 비트는 각각 16개의 용량성 부하 중 하나에 교대로 대응한다. 이러한 방식으로, 용량성 부하가 2개의 인버터(401a,402a) 출력으로/으로부터 교대로 추가 또는 제거된다. 2씩 교호하는 비트 0-14는 뱅크(420a) 내의 8개의 용량성 부하에 대응하고, 2씩 교호하는 비트 1-15는 뱅크(410a) 내의 8개의 용량성 부하에 대응한다. 제어기(200)가 지연 조정을 신호할 때마다, 증가된 지연 및 감소된 지연에 대응하여, "1"이 LSB(310a)로 시프트되거나 또는 "0"이 MSB(320a)로 시프트된다. 이것은 각각 용량성 부하 뱅크(410a,420a) 내의 용량성 부하 중 하나를 온오프시킨다.
예를 들어, 도8a는 LSB(310a)에서 시작되는 첫 번째 4개의 비트 각각에 "1"로 표시된 4비트 지연이 프로그램된 시프트 레지스터(300a)의 현재 상태를 도시하고 있다. 만일 제어기(200)가 우측 스파인 클록(40)이 좌측 스파인 클록(30)에 앞서고 좌측 지연 시프트 레지스터(300a)가 LSB(310a)에 "1"을 포함하는 것으로 판단하면, 제어기(200)는 MSB(320a)로 "0"을 시프트하게 되고, 그에 따라 도8b에 도시된 시프트 레지스터 상태를 초래하게 된다.
도2에 도시된 지연 라인(400b)과 지연 시프트 레지스터(300b)도 상기 지연 라인(400a)과 지연 시프트 레지스터(300a)에 대해 전술한 것과 유사한 방식으로 동작한다.
전술한 설명에서, 본 발명은 특정 실시예를 참조하여 설명되었다. 그러나, 첨부된 청구범위에 기재된 본 발명의 넓은 사상 및 범위를 벗어나지 않고 다양한 수정 및 변경이 이루어질 수 있다는 것을 이해할 것이다. 따라서, 명세서 및 도면은 제한적 의미가 아닌 예시적 의미로 간주되어야 한다.

Claims (25)

  1. 동기식 디지털 시스템에서 클록 신호를 디스큐잉하기 위한 장치에 있어서,
    다수의 클록 신호를 수신하고 상기 다수의 클록 신호들 사이의 위상 관계에 기초하여 출력을 생성하기 위한 위상 검출 회로;
    다수의 지연 회로 - 상기 각각의 지연 회로는 지연 신호에 기초하여 상기 다수의 클록 신호 중 하나를 조정하기 위해 상기 다수의 클록 신호 중 대응하는 하나의 신호에 연결됨 - ; 및
    상기 위상 검출 회로와 상기 다수의 지연 회로에 연결되어, 상기 위상 검출 회로의 출력을 수신하고, 지연 신호를 생성하며, 상기 위상 검출 회로의 출력에 기초하여 상기 지연 신호를 상기 다수의 지연 회로 중 하나로 전송하기 위한 제어기
    를 포함하는 동기식 디지털 시스템에서 클록 신호를 디스큐잉하기 위한 장치.
  2. 제 1 항에 있어서,
    상기 위상 검출 회로는,
    제1 클록 신호를 소정의 양 만큼 지연시키기 위한 제1 지연 블록;
    제2 클록 신호를 소정의 양 만큼 지연시키기 위한 제2 지연 블록;
    지연된 클록 신호 중 하나의 신호와 지연되지 않은 클록 신호 중 하나의 신호를 수신하기 위한 제1 위상 검출기; 및
    상기 지연된 클록 신호 중 다른 하나의 신호와 상기 지연되지 않은 클록 신호 중 다른 하나의 신호를 수신하기 위한 제2 위상 검출기 - 여기서, 상기 위상 검출기들은 상기 지연된 클록 신호 및 상기 지연되지 않은 클록 신호들을 비교하여 출력을 생성하도록 구성됨 -
    를 포함하는 동기식 디지털 시스템에서 클록 신호를 디스큐잉하기 위한 장치.
  3. 제 2 항에 있어서,
    상기 위상 검출기들의 출력은 3개의 상태를 갖고, 제1 출력 상태는 상기 제1 클록 신호가 상기 제2 클록 신호에 앞선다는 것을 나타내고, 제2 출력 상태는 상기 제2 클록 신호가 상기 제1 클록 신호에 앞선다는 것을 나타내고, 제3 출력 상태는 상기 제1 및 제2 클록 신호가 동기되어 있다는 것을 나타내는
    동기식 디지털 시스템에서 클록 신호를 디스큐잉하기 위한 장치.
  4. 제 3 항에 있어서,
    상기 제1 출력 상태는 2진수 "10"이고, 상기 제2 출력 상태는 2진수 "01"이고, 상기 제3 출력 상태는 2진수 "00"인
    동기식 디지털 시스템에서 클록 신호를 디스큐잉하기 위한 장치.
  5. 제 4 항에 있어서,
    상기 제1 및 제2 지연 블록은 2진수 "11" 출력 상태를 방지하는
    동기식 디지털 시스템에서 클록 신호를 디스큐잉하기 위한 장치.
  6. 제 2 항에 있어서,
    상기 위상 검출기들은 래치로서 구성된 교차 결합된 논리 게이트들을 포함하는
    동기식 디지털 시스템에서 클록 신호를 디스큐잉하기 위한 장치.
  7. 제 1 항에 있어서,
    상기 다수의 지연 회로 각각은,
    직렬로 연결된 2개의 인버터와 상기 2개의 인버터의 출력에 선택적으로 연결되는 다수의 용량성 부하를 포함하는 지연 라인; 및
    상기 제어기로부터 지연 신호를 수신하고, 상기 지연 신호에 기초하여 상기 다수의 용량성 부하를 결합 또는 분리시키기 위한 지연 시프트 레지스터
    를 포함하는 동기식 디지털 시스템에서 클록 신호를 디스큐잉하기 위한 장치.
  8. 제 7 항에 있어서,
    모든 상기 다수의 용량성 부하는 다른 지연 라인 인버터 출력이 상기 용량성 부하에 연결되기 전에 상기 용량성 부하들을 포함하는 하나의 지연 라인으로부터 분리되는
    동기식 디지털 시스템에서 클록 신호를 디스큐잉하기 위한 장치.
  9. 제 7 항에 있어서,
    상기 제어기는 상기 위상 검출 회로의 출력과 상기 지연 시프트 레지스터의 현재 상태에 기초하여 상기 지연 시프트 레지스터를 조정하기 위한 수단을 포함하는
    동기식 디지털 시스템에서 클록 신호를 디스큐잉하기 위한 장치.
  10. 제 1 항에 있어서,
    상기 제어기는 상기 다수의 클록 신호 중 다른 신호에 지연이 존재하는 경우에 상기 다수의 클록 신호 중 한 신호에 지연을 부가하는 것을 방지하는
    동기식 디지털 시스템에서 클록 신호를 디스큐잉하기 위한 장치.
  11. 제 7 항에 있어서,
    상기 다수의 클록 신호 중 하나는 디스에이블되고, 상기 제어기는 상기 다수의 지연 회로의 상기 지연 시프트 레지스터의 현재 상태를 유지시키고, 상기 제어기는 상기 위상 검출 회로의 출력을 소정의 상태로 구동시키는
    동기식 디지털 시스템에서 클록 신호를 디스큐잉하기 위한 장치.
  12. 동기식 디지털 시스템에 있어서,
    소정의 주파수를 가진 클록; 및
    프로세서
    를 포함하고,
    상기 프로세서는,
    시스템 클록의 주파수를 수신하고, 다수의 클록 신호 - 그중 일부가 상기 시스템 클록과 동기됨 - 를 생성하기 위한 발생기;
    상기 다수의 클록 신호를 수신하고, 상기 다수의 클록 신호의 위상 관계에 기초하여 출력을 생성하기 위한 위상 검출 회로;
    다수의 지연 회로 - 상기 각각의 지연 회로는 지연 신호에 기초하여 상기 다수의 클록 신호 중 하나를 조정하기 위해 상기 다수의 클록 신호 중 대응하는 하나의 신호에 연결됨 - ; 및
    상기 위상 검출 회로의 출력을 수신하고, 지연 신호를 생성하고, 상기 위상 검출 회로의 출력에 기초하여 상기 지연 신호를 상기 다수의 지연 회로 중 하나로 전송하기 위한 제어기
    를 포함하는 동기식 디지털 시스템.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 클록 신호를 디스큐잉하도록 구성된 장치에 있어서,
    다수의 클록 신호를 수신하고, 상기 클록 신호들 사이의 위상 관계에 기초하여 데이터를 생성하기 위한 위상 검출 회로;
    다수의 지연 회로에 각각 연결된 다수의 레지스터 - 상기 각각의 지연 회로는 상기 다수의 클록 신호 중 대응하는 하나의 신호에 연결되고, 상기 지연 회로는 상기 레지스터에 저장된 값에 기초하여 상기 다수의 클록 신호 중 하나의 신호에 대한 지연을 조정함 - ; 및
    상기 위상 검출 회로 및 상기 다수의 레지스터에 연결된 제어기 - 상기 제어기는 상기 다수의 클록 신호들 사이의 지연을 판단하기 위해 상기 위상 검출 회로로부터 데이터를 판독하고, 또한 상기 다수의 레지스터 중 하나를 이용하여 상기 다수의 클록 신호들 사이의 지연을 선택적으로 조정함 -
    를 포함하는 클록 신호를 디스큐잉하도록 구성된 장치.
  18. 제 17 항에 있어서,
    상기 장치는 또한 저전력 모드를 가진 디지털 시스템에서 클록 신호를 디스큐잉하도록 구성되고, 여기서, 상기 위상 검출 데이터는 저장되고 상기 제어기는 상기 저전력 모드 동안에 다수의 클록 라인에 지연을 삽입하는
    클록 신호를 디스큐잉하도록 구성된 장치.
  19. 제 18 항에 있어서,
    상기 제어기는 상기 디지털 시스템의 상기 저전력 모드로부터 정상 동작 모드로의 전이 동안에 상기 저장된 위상 검출 데이터를 이용하여 상기 다수의 클록 신호에 대해 지연을 복원하는
    클록 신호를 디스큐잉하도록 구성된 장치.
  20. 제 17 항에 있어서,
    상기 제어기에는 하나의 레지스터의 출력이 연결되고, 상기 제어기는 상기 위상 검출 회로로부터의 데이터와 상기 레지스터의 출력을 이용하여 상기 다수의 클록 신호 중 하나에 대한 지연을 선택적으로 조정하는
    클록 신호를 디스큐잉하도록 구성된 장치.
  21. 제 20 항에 있어서,
    상기 레지스터의 출력은 상기 레지스터에 저장된 단일 비트 값을 포함하는
    클록 신호를 디스큐잉하도록 구성된 장치.
  22. 제 20 항에 있어서,
    상기 지연 회로는 용량성 부하를 추가하거나 제거함으로써 클록 라인 상의 지연을 조정하는
    클록 신호를 디스큐잉하도록 구성된 장치.
  23. 디지털 시스템을 디스큐잉하는 방법에 있어서,
    다수의 클록 신호들 사이의 위상 관계를 판단하는 단계 - 여기서, 상기 다수의 클록 신호들은 각각 지연 회로에 연결되고, 상기 지연 회로는 하나의 출력을 가짐 - ;
    상기 다수의 클록 신호를 동기시키기 위해 상기 지연 회로의 출력과 위상 관계에 기초하여 상기 다수의 클록 신호들 중 적어도 하나의 신호를 조정하는 단계;
    상기 위상 관계를 제어기에 인가하는 단계 - 여기서, 상기 제어기는 상기 지연 회로의 출력 및 상기 위상 관계에 기초하여 상기 다수의 클록 신호 중 어느 것이 조정을 필요로 하는지 판단함 - ;
    상기 제어기에 의해 조정을 필요로 하는 것으로 판단이 이루어진 상기 다수의 클록 신호 중 하나의 신호의 지연 회로로 제어기 신호를 전송하는 단계 - 여기서, 상기 지연 회로는 상기 다수의 클록 신호 중 하나에 연결되고, 그 신호의 지연에 영향을 줌 - 및
    상기 제어기 신호에 기초하여 상기 다수의 클록 신호 중 하나의 신호의 지연을 변경하는 단계
    를 포함하는 디지털 시스템을 디스큐잉하는 방법.
  24. 제 23 항에 있어서,
    상기 위상 관계를 판단하는 단계는,
    제1 클록 신호를 제1 위상 검출기에 인가하는 단계;
    제2 클록 신호를 소정의 양만큼 지연시키는 단계;
    상기 제1 위상 검출기에 제2 클록을 인가하는 단계;
    상기 제1 클록 신호를 소정의 양만큼 지연시키는 단계; 및
    상기 제1 클록 신호를 제2 위상 검출기에 인가하는 단계 - 여기서, 상기 제1 및 제2 위상 검출기들은 상기 제1 클록 신호가 상기 제2 클록 신호에 앞선다는 것과, 상기 제2 클록 신호가 상기 제1 클록 신호에 앞선다는 것과, 상기 제1 및 제2 클록 신호가 동기되어 있다는 것에 대응하는 위상 관계를 생성함 -
    를 포함하는 디지털 시스템을 디스큐잉하는 방법.
  25. 제 24 항에 있어서,
    상기 지연 변경 단계는 상기 다수의 클록 신호의 지연을 증가시키기 전에 지연이 없도록 상기 다수의 클록 신호의 지연을 감소시키는 단계를 포함하는
    디지털 시스템을 디스큐잉하는 방법.
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